KR101318126B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 안테나에 접근하는 경우에서와 같이 강한 자계에서 내부에서 발생되는 전압이 과도하게 증가하지 않게 되는, 신뢰도가 높고, 칩 에어리어가 작으며, 및 전력 소모가 낮은 무선 칩을 성취하는 것이다. 소정의 문턱 전압을 갖는 MOS 용량 소자를 포함하는 공진 회로가 무선 칩을 성취하기 위하여 사용된다. 이것은 전압 진폭이 강한 자계에서 소정 값을 초과하는 경우에 공진 회로의 파라미터가 변화되지 않도록 하여, 무선 칩은 공진 조건으로부터 떨어져 유지될 수 있도록 한다. 따라서, 제한기 회로 또는 정전압 발생 회로의 사용 없이 과전압의 발생이 방지된다.
안테나, 무선 칩, MOS 용량 소자, 전압 진폭, 공진 조건

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 데이터를 무선으로 송신하거나 수신할 수 있는 반도체 장치에 관한 것이다.
최근에, 무선으로 데이터를 송신하거나 수신할 수 있는 반도체 장치의 개발이 전개되었다. 이와 같은 반도체 장치는 RFID(무선 주파수 식별) 태그, RF 칩, RF 태그, IC 칩, IC 태그, 무선 칩, 무선 태그, 전자 칩, 전자 태그, 무선 프로세서, 무선 메모리, 등으로 칭해진다. 단결정 실리콘 기판 상에 형성되는 통합될 집적 회로는 현재 실제적으로 사용되고 있는 반도체 장치들의 주류이다(예를 들어, 특허 문서 1 참조).
[특허 문서 1]
일본 특허 공개 번호 11-133860
무선으로 데이터를 송신하거나 수신할 수 있는 반도체 장치(이하에서 무선 칩이라 칭해짐)는 내부에서 발생되는 전압이 안테나에 접근하는 경우에서와 같이 강한 자계에서 과도하게 증가하여 회로를 구성하는 트랜지스터와 같은 소자를 파손시킨다는 것이다.
이에 응답하여, 제한기 회로 및 정전압 발생 회로(특허 문서: 일본 특허 출 원 번호 2005-111799 참조)와 같은 회로들을 추가함으로써 과도한 고전압이 발생되지 않도록 하는 방법이 존재한다. 그러나, 이 방법은 여분의 회로들을 추가함으로써 회로 에어리어를 증가시킨다.
게다가, 흡수된 전력은 과도한 전압을 발생시켜 고 전력 소모의 문제를 초래하는 경우와 동일하다.
본 발명은 상술된 것을 고려하여 안출되었다. 본 발명의 목적은 안테나에 접근하는 경우에서와 같이 강한 자계에서 내부에서 발생되는 전압이 과도하게 증가하지 않도록 하고 제한기 회로 및 정전압 발생 회로와 같은 여분의 회로들을 추가하지 않도록 함으로써 신뢰도가 높고, 칩 에어리어가 작으며, 전력 소모가 낮은 무선 칩을 성취하는 것이다.
상기 목적을 성취하기 위한 수단으로서, 본 발명자는 공진 회로에서 발생되는 전압이 소정 전압을 초과하는 경우에 공진 조건으로부터 떨어져 유지되도록 공진 회로의 파라미터를 변화시킴으로써 과도한 전압의 발생을 방지하는 것을 고려하였다. 게다가, 이와 같은 구조를 갖는 공진 회로를 구성하기 위하여, MOS 용량 소자의 비선형성에 초점이 맞춰진다.
본 발명은 제한기 회로 및 정전압 발생 회로의 사용 없이, 소정의 문턱 전압을 갖는 MOS 용량 소자를 포함하는 공진 회로를 사용함으로써 과전압이 발생되지 않도록 할 수 있는 신규한 무선 칩을 제공한다.
본 발명에서 사용될 MOS 용량 소자는 도2A 내지 도2C를 참조하여 설명될 것이다. 용량 소자는 도전막, 절연막, 및 도전막의 적층된 층들로 구성되며, 2개의 단자들(이하에서 MOS 용량 소자와 구별하여 통상의 용량 소자라고 또한 칭해짐)을 갖는다. 이와 같은 통상의 용량 소자는 전압에 의존하지 않고, 도2C에 도시된 바와 같이 일정한 용량 값을 갖는다. 본 발명에서와 같이 칩 내에 공진 용량을 제공하는 경우에, 용량 소자의 양단부들에 정 또는 부의 신호 중 하나가 입력될 때 용량 소자의 기능을 하는 것이 필요로 되기 때문에, 도전막, 절연막, 및 도전막의 적층된 구조를 갖는 용량 소자를 사용하는 것이 바람직하다.
한편, MOS 용량 소자는 도전막, 절연막, 및 반도체 영역의 적층된 층들로 구성되는 용량 소자이며, 반도체 영역 측(전압: Vs) 상의 전극 및 도전막 측(전압: Vm) 상의 전극의 2개의 단자들을 갖는다. 이하에서, 자신들 사이에 개재되는 절연막을 갖는 도전막 측 상의 전극 및 상기 도전막 측 상의 전극과 중첩되는 반도체 영역은 각각 트랜지스터의 명칭들을 유추함으로써 게이트 전극 및 채널 형성 영역으로서 칭해질 것이다.
N-형 MOS 용량 소자는 문턱 전압(Vthn)을 가지며, 여기서 Vm > Vs + Vthn이 충족될 때 N-형 반전 층이 채널 형성 영역에 형성된다. 따라서, 채널 형성 영역은 Vm > Vs + Vthn에서 도전성을 가지며, 정상적인 용량 소자의 기능을 한다. P-형 MOS 용량 소자는 문턱 전압(Vthp)을 가지며, 여기서 Vm < Vs + Vthn이 충족될 때 P-형 반전 층이 채널 형성 영역에 형성된다. 따라서, 채널 형성 영역은 Vm < Vs + Vthn에서 도전성을 가지며, 정상적인 용량 소자의 기능을 한다. 상기에 대한 것을 제외한 조건들에서, 용량 값들은 거의 0이다.
이들의 동작들이 도2A 및 2B에 도시되어 있다. 도2A는 문턱 전압(Vthn1)을 갖는 N-형 MOS 용량 소자의 용량 값(C) 및 전압(V) 사이의 관계(201) 및 문턱 전압(Vthn2)을 갖는 N-형 MOS 용량 소자의 용량 값(C) 및 전압(V) 사이의 관계(202)를 도시한다. 도2B는 문턱 전압(Vthp1)을 갖는 P-형 MOS 용량 소자의 용량 값(C) 및 전압(V) 사이의 관계(203) 및 문턱 전압(Vthp2)을 갖는 P-형 MOS 용량 소자의 용량 값(C) 및 전압(V) 사이의 관계(204)를 도시한다. 도면들이 Vthn2 < Vthn1 및 Vthp1 < Vthp2인 경우들을 나타낸다는 것이 유의되어야 한다.
본 발명을 따른 무선 칩의 특성은 도2A 또는 도2B에 도시된 바와 같이 소정의 문턱 전압을 갖는 MOS 용량을 포함한 공진 회로를 포함하는 것이다.
소정 전압을 가지도록 MOS 트랜지스터 소자의 문턱 전압을 제어하는 방법들은 이온 도핑 또는 이온 주입에 의해 MOS 트랜지스터 소자의 채널 형성 영역에 포함된 불순문 원소의 농도를 제어하는 방법을 포함한다. 게다가, 문턱 전압은 도전막, 절연막, 및 반도체 영역에 대한 재료들을 적절하게 선택함으로써 어느 정도까지 제어될 수 있다.
본 발명을 따른 무선 칩에 포함된 공진 회로의 특성은 부의 문턱 전압을 갖는 N-형 MOS 용량 소자 또는 정의 문턱 전압을 갖는 P-형 MOS 용량 소자를 포함하게 된다는 점이 유의되어야 한다.
본 발명에서, MOS 용량 소자는 고전압이 발생되지 않은 조건 하에서 일정한 용량 값을 갖는다. 한편, 일정한 용량 값을 가지기 위하여 N-형 MOS 용량 소자가 부의 문턱 전압(Vthn < 0)을 가지며 P-형 MOS 용량 소자가 정의 문턱 전압(Vthp > 0)을 가지는 것이 필요로 되는데, 그 이유는 본 발명에서 사용되는 MOS 용량 소자에 교류 전압이 인가되고 정 및 부의 전압들 둘 모두가 용량 소자의 2개의 단자들 사이에서 인가되기 때문이다.
본 발명은 또한 전력 소모에서 우수하다. 제한기 회로 및 정전압 발생 회로를 사용하는 경우에, 흡수된 전력은 이러한 회로들이 과전압의 발생을 방지하는 기능을 할 때에도 변하지 않은 채로 유지된다. 본 발명을 따른 공진 회로가 공진 포인트를 시프팅시킴으로써 과전압의 발생을 방지하기 때문에, 전력 흡수 자체가 억제될 수 있다. 따라서, 전력 소모가 감소될 수 있다.
이것은 특히 다수의 칩들 등을 판독하는 경우에 유용하다. 다수의 칩들이 자계 내에 놓일 때, 각 칩의 전력 흡수는 자계에 영향을 주어 칩들의 공진 포인트들을 벗어나게 한다. 따라서, 다수의 칩들을 판독하는 성능이 감소된다는 문제점이 존재한다. 본 발명은 특히 고 전력 흡수의 조건 하에서 전력 흡수를 억제할 수 있고, 다수의 칩들을 판독하는 경우에도 우수한 특성들을 제공한다.
게다가, 본 발명에서, 회로 에어리어는 제한기 회로 및 정전압 발생 회로와 같은 회로가 추가되지 않기 때문에 더 작아질 수 있다. 또한, MOs 용량 소자의 절연막으로서 게이트 절연막이 사용될 때, 용량 소자의 에어리어는 게이트 절연막이 얇고 양호한 막 품질을 가지기 때문에 다른 절연막을 사용하는 용량 소자의 에어리어에 비하여 더 작아질 수 있다.
본 발명을 따른 무선 칩은 단결정 실리콘 기판 위에서, 또는 유리 기판 또는 플라스틱 기판과 같은 가요성 베이스 위에서 형성될 수 있다.
특히, 가요성 기판 위에 칩을 형성하는 모드는 무선 칩 자체의 가요성 값이 부가된다는 점에서 종이 내의 내장 및 곡선면으로의 부착과 같은 다양한 애플리케이션들에서 유용하다. 이것은 종종 다수의 칩들을 판독하는 능력이 이들 애플리케이션들에서 중요한 경우이므로, 본 발명의 양상은 바람직하다.
특히, 유리 기판 위에 무선 칩을 형성하는 모드 또는 유리 기판 위에 형성된 칩을 가요성 베이스에 전달하는 모드가 단결정 실리콘 기판 위에 칩을 형성하는 모드에 비하여 비용면에서 더 우수하다. 이는 유리 기판이 단결정 실리콘 기판보다 훨씬 더 크기 때문이다. 반면에, 칩을 유리 기판 상에 형성하는 모드는 칩 에어리어가 크다는 문제점을 갖는다. 그러나, 본 발명의 양상은 MOS 용량 소자가 작고 제한기 또는 정전압 발생 회로를 제공할 필요가 없기 때문에 바람직하다고 할 수 있다.
본 발명의 특정 양상들이 본원에 서술되어 있다.
본 발명을 따른 반도체 장치의 한 양상은 부의 문턱 전압을 갖는 N-형 MOS 용량 소자를 포함하는 공진 회로를 갖는 것이며, 여기서 데이터는 안테나를 통하여 무선으로 송신 및 수신된다.
특히, N-형 MOS 용량 소자의 문턱 전압이 -0.1V 내지 -24V의 범위 내에 있는 것이 바람직하다.
게다가, N-형 MOS 용량 소자의 문턱 전압이 최소 동작 전원 전압의 절반 내지 최대 동작 전원 전압 2배의 범위 내에 있는 절대치를 갖는 것이 바람직하다.
게다가, N-형 MOS 용량 소자의 반도체 영역이 1 × 1017 atoms/cm3 내지 1 × 1020 atoms/cm3 농도의 N-형 불순물 원소를 포함하는 것이 바람직하다.
본 발명을 따른 반도체 장치의 또 다른 양상은 정의 문턱 전압을 갖는 P-형MOS 용량 소자를 포함하는 공진 회로를 갖는 것이며, 여기서 데이터는 안테나를 통해 무선으로 송신 및 수신된다.
특히, P-형 MOS 용량 소자의 문턱 전압이 0.1V 내지 24V의 범위 내에 있는 것이 바람직하다.
게다가, P-형 MOS 용량 소자의 문턱 전압이 최소 동작 전원 전압의 절반 내지 최대 동작 전원 전압 2배의 범위 내에 있는 절대치를 갖는 것이 바람직하다.
게다가, P-형 MOS 용량 소자의 반도체 영역이 1 × 1017 atoms/cm3 내지 1 × 1020 atoms/cm3 농도의 P-형 불순물 원소를 포함하는 것이 바람직하다.
본 발명을 따른 반도체 장치는 유리 기판 및 가요성 기판 위에 제공된 집적 회로를 가질 수 있다.
본 발명을 따른 반도체 장치는 박막 트랜지스터를 포함하는 집적 회로를 가질 수 있다.
본 발명의 또 다른 양상은 상술된 반도체 장치를 구비한 지폐, 동전, 유가증권, 증서, 무기명 채권, 포장용 용기, 서적, 기록 매체, 탈 것, 식품, 의류, 보건 용품, 생활 용품, 약품, 또는 전자 기기가다.
본 발명은 안테나에 접근하는 경우에서와 같이 강한 자계에서 내부에서 발생되는 전압이 과도하게 증가하지 않도록 하는 신뢰도가 높은 무선 칩을 성취할 수 있다.
게다가, 제한기 회로 및 정전압 발생 회로와 같은 여분의 회로가 추가되지 않기 때문에 칩 에어리어가 작은 무선 칩이 성취될 수 있다.
또한, 본 발명을 따른 공진 회로가 공진 포인트를 시프팅시킴으로써 과전압의 발생을 방지하기 때문에, 제한기 회로 및 정전압 발생 회로를 사용하는 경우와 달리, 전력 흡수 자체가 억제될 수 있다. 따라서, 전력 소모가 감소될 수 있다. 본 발명은 특히 다수의 칩들이 판독될 필요가 있는 애플리케이션에서 큰 효과를 갖는다.
게다가, 가요성 베이스 위에 무선 칩을 형성하는 모드가 각종 애플리케이션들에 대해 고려될 수 있고, 전력 흡수를 억제하기 위한 본 발명의 양상은 다수의 칩들을 판독하는 경우에 효과적이다. 따라서, 각종 애플리케이션들에서 시너지 효과들이 달성될 수 있다.
도1A 내지 1D는 본 발명을 따른 반도체 장치의 간소화된 도면 및 이의 동작을 설명하는 그래프들.
도2A 내지 2C는 본 발명을 따른 반도체 장치들에 포함되는 MOS 용량 소자들의 특성 곡선들.
도3A 내지 3C는 종래의 반도체 장치의 간소화된 도면 및 이의 동작을 설명하는 그래프들.
도4A 내지 4D는 본 발명을 따른 반도체 장치의 간소화된 도면 및 이의 동작을 설명하는 그래프들.
도5는 본 발명을 따른 반도체 장치의 블록도.
도6A 내지 6C는 본 발명을 따른 반도체 장치의 전원 회로도.
도7A 내지 7C는 본 발명을 따른 반도체 장치의 전원 회로도 .
도8은 본 발명을 따른 반도체 장치의 간소화된 도면.
도9는 본 발명을 따른 반도체 장치의 간소화된 도면.
도10A 및 10B는 본 발명을 따른 반도체 장치의 간소화된 도면 및 이의 동작을 설명하는 그래프.
도11A 및 11B는 본 발명을 따른 반도체 장치의 간소화된 도면 및 이의 동작을 설명하는 그래프.
도12는 본 발명을 따른 반도체 장치에 포함된 MOS 용량 소자의 레이아웃도.
도13A 내지 13C는 본 발명을 따른 반도체 장치를 제조하는 방법을 도시한 도면들.
도14A 및 14B는 본 발명을 따른 반도체 장치를 제조하는 방법을 도시한 도면들.
도15A 및 15B는 본 발명을 따른 반도체 장치를 제조하는 방법을 도시한 도면들.
도16A 및 16B는 본 발명을 따른 반도체 장치를 제조하는 방법을 도시한 도면들.
도17은 본 발명을 따른 반도체 장치를 제조하는 방법을 도시한 도면.
도18은 본 발명을 따른 반도체 장치를 제조하는 방법을 도시한 도면.
도19는 본 발명을 따른 반도체 장치에 포함된 회로의 레이아웃도.
도20은 본 발명을 따른 반도체 장치에 포함된 회로의 레이아웃도.
도21은 본 발명을 따른 반도체 장치의 회로의 레이아웃도.
도22는 본 발명을 따른 반도체 장치에 포함된 반도체 소자들의 단면도.
도23A 내지 23E는 본 발명을 따른 반도체 장치에 포함된 반도체 소자들의 레이아웃도들.
도24A 내지 24G는 본 발명을 따른 반도체 장치들이 구비된 전자 기기들을 도시한 도면들.
도25A 및 25B는 본 발명을 따른 반도체 장치에 포함된 회로의 레이아웃도들.
도26A 내지 26B는 본 발명을 따른 반도체 장치에 포함된 회로의 레이아웃도 들.
도27A 및 27B는 본 발명을 따른 반도체 장치에 포함된 회로의 레이아웃도들.
도28A 및 28B는 본 발명을 따른 반도체 장치들이 적용되는 예들의 흐름도들.
도29는 본 발명을 따른 반도체 장치들이 적용되는 시스템 구성 예의 도면.
도30A 및 30B는 본 발명을 따른 반도체 장치들이 적용되는 예들의 도면들.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체 층, 12: 게이트 와이어링, 13: 게이트 와이어링, 14: 게이트 와이어링, 15: 와이어링, 17: 와이어링, 21: N-채널 트랜지스터, 23: N-채널 트랜지스터, 24: N-채널 트랜지스터, 25: P-채널 트랜지스터, 26: P-채널 트랜지스터, 32: 도전층, 33: 도전층,34: 와이어링, 35: 반도체 층, 36: 불순물 영역, 37: 불순물 영역, 38: 불순물 영역, 39: 게이트 전극, 40: 마스크 패턴, 41: 마스크 패턴, 42: 마스크 패턴, 51: N-채널 트랜지스터, 52: N-채널 트랜지스터, 53: P-채널 트랜지스터, 54: 용량 소자, 55: 저항 소자, 90: 무선 칩, 91: 무선 칩, 93: 무선 칩, 94: 무선 칩, 95: 무선 칩, 96: 무선 칩, 97: 무선 칩, 100: 반도체 층, 101: 판독기, 102: 안테나, 103: 공진 용량, 104: 회로 부분, 105:N-형 MOS 용량 소자, 110:판독기/기록기, 312: 불순물 영역, 400: 반도체 장치, 401: N-형 MOS 용량 소자, 501: 반도체 장치, 502: 공진 회로, 503: 전원 회로, 504: 클록 발생 회로, 505: 복조 회로, 506: 제어 회로, 507: 메모리 부, 508: 변조 회로, 509: 판독기, 601: 다이오드, 603: 용량 소자, 611: 다이오드, 615: 용량 소자, 701: 기판, 702: 분리 층, 703: 절연 층, 704: 비정질 반도체 층, 705: 게이트 절연 층, 706: 결정질 반도체 층, 707: 결정질 반도체 층, 708: 결정질 반도체 층, 709: 불순물 영역, 711: 불순물 영역, 712: 불순물 영역, 713: 불순물 영역, 716: 도전 층, 726: 불순물 영역, 727: 불순물 영역, 728: 불순물 영역, 734: 절연 층, 739: 절연 층, 744: 박막 트랜지스터, 745: 박막 트랜지스터, 746: N-형 MOS 용량 소자, 749: 절연 층, 750: 절연 층, 751: 절연 층, 752: 도전 층, 756: MOS 용량 소자, 758: 도전 층, 762: 절연 층, 765: 도전 층, 766: 절연 층, 769: 개구, 772: 절연 층, 773: 개구, 775: 기판, 776: 기판, 777: 도전 층, 780: 채널 형성 영역, 781: 채널 형성 영역, 782: 채널 형성 영역, 791: 박막 집적 회로, 801: P-형 MOS 용량 소자, 900: 반도체 장치, 901: 판독기, 902: 안테나, 903: 공진 회로, 904: 회로 부분, 905: P-형 MOS 용량 소자, 1000: 반도체 장치, 1001: 판독기, 1002: 안테나, 1003: 공진 회로, 1004: 회로 부분, 1005: 용량 소자, 1006: N-형 MOS 용량 소자, 1100: 반도체 장치, 1101: 판독기, 1102: 안테나, 1103: 공진 회로, 1104: 회로 부분, 1105: N-형 MOS 용량 소자, 1106: N-형 MOS 용량 소자, 1201: 영역, 1202: 영역, 1203: 영역, 1205: 영역, 2910: 각각의 판독기/기록기, 2920: 정보 처리 장치, 2920: 각각의 정보 처리 장치, 2921: 인터페이스 부, 2922: 연산 처리부, 2923: 데이터베이스, 2924: 전송 및 수신부, 3000: 무선 칩
본 발명의 실시예 모드들 및 실시예들이 도면들을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 여러 상이한 모드들로 실행될 수 있고, 본 발명의 정신 및 범위를 벗어남이 없이 형태 및 세부사항들에서의 다양한 변화들이 행해질 수 있다는 것이 당업자들에 의해 용이하게 이해될 것이다. 따라서, 본 발명은 실시예 모드들 및 실시예들의 설명에 국한되어 해석되는 것으로 간주되지 않아야 한다. 실시예 모드들 및 실시예들을 설명하기 위한 모든 도면들 사이에서, 동일한 부분들 또는 같은 기능들을 갖는 부분들에 대하여 동일한 번호들이 사용되며, 이의 반복 설명들이 생략될 것이라는 점이 유의되어야 한다.
(실시예 모드 1)
본 실시예 모드에서, 본 발명에서 사용되는 공진 회로가 설명될 것이다. 이것은 본 발명을 따른 무선 칩의 가장 간소화된 모드인 것으로 간주될 수 있다.
우선, 종래의 공진 회로가 도3A 내지 3C를 참조하여 설명될 것이다. 도3A는 직렬로 접속되는 인덕턴스(L)를 갖는 코일링된 안테나, 저항 값(R)을 갖는 저항 소자, 및 용량 값(C)을 갖는 용량 소자를 포함하는 공진 회로를 도시하며, 이 공진 회로에 전력을 공급하는 안테나(인덕턴스: LR; 전류: iR)를 도시한다. 이것은 종래의 무선 칩 및 상기 무선 칩을 갖는 데이터를 송신 및 수신하는 장치(이하 판독기라 언급됨)를 나타내는 간소화된 모델인 것으로 간주될 수 있다. M 및 ω가 각각 도3A에서 2개 안테나들 간의 상호 인덕턴스 및 각 주파수를 나타낼 때, 용량 소자의 대향 단부들 사이에서 유도된 교류 전압의 진폭(V)은 수학식 1에 의해 제공된다. 특히, ω2LC=1을 충족시키는 경우는 공진 조건이라 칭해지며, 여기서 전압 진폭(V)이 최대이다.
Figure 112007094575012-pct00001
도3B는 용량 값(C) 및 전압 진폭(V) 간의 관계를 도시한다. 곡선들 (1) 및 (2)는 상호 인덕턴스 값이 상이하며, 곡선 (2)가 보다 큰 상호 인덕턴스를 갖는다. 상호 인덕턴스는 무선 칩 및 판독기 사이의 거리 또는 무선 칩 및 판독기의 배열이 변화될 때, 가변되는데, 예를 들어, 무선 칩 및 판독기 사이의 거리가 더 감소될수록, 상호 인덕턴스는 더 커진다. 도3C는 상호 인덕턴스(M) 및전압 진폭(V) 간의 관계를 도시한다. 전압 진폭(V)은 도3C에 도시된 바와 같이 상호 인덕턴스(M)에 비례한다.
다음으로, 본 발명에서 사용되는 공진 회로가 도4A 내지 4D를 참조하여 설명될 것이다. 도4A는 직렬로 접속되는 인덕턴스(L)를 갖는 코일링된 안테나, 저항 값(R)을 갖는 저항 소자, 및 N-형 MOS 용량 소자(401)를 갖는 공진 회로를 도시하며, 이 공진 회로에 전력을 공급하는 안테나(인덕턴스 LR; 전류: iR)를 도시한다. 이것은 본 발명을 따른 무선 칩 및 판독기를 나타내는 간소화된 모델인 것으로 간주될 수 있다.
M, ω, 및 CMOS가 각각 도4A에서 2개의 안테나들 간의 상호 인덕턴스, 각 주파수, 및 N-형 MOS 용량 소자(401)의 용량 값을 나타낸다고 가정할 때, 용량 소자의 대향하는 단부들 사이에서 유도된 교류 전압의 진폭(V)은 도3A에서와 같이 수학식 1에 의해 제공된다.
한편, 도4A에 도시된 반도체 장치(400)에 대해 교류 전압이 유도될 때, 전압 진폭(V)에 대한 용량(CMOS)의 작용은 도4B에 도시된 바와 같이 표현된다. N-형 MOS 용량 소자(401)의 용량 값(CMOS)은 전압 진폭(V)이 문턱 전압의 절대치(-Vthn)보다 더 큰지 아닌지에 따라 가변된다. 전압 진폭(V)이 문턱 전압의 절대치를 초과하지 않는 경우(V < -Vthn), N-형 MOS 용량 소자(401)는 통상의 용량 소자(용량 값 C1)로서 동작한다. 전압 진폭(V)이 문턱 전압의 절대치를 초과할 때(V > -Vthn), N-형 MOS 용량 소자(401)의 용량 값은 C1 및0 사이의 값이다. 전압 진폭(V)이 증가할수록, 반전 층이 형성되는 기간이 더 짧아지고, 용량 값이 0에 접근한다.
따라서, 용량 값(C1)이 공진 조건(ω2LC1=1)을 충족시킬 때 유도되는 교류 전압 진폭(V)은 도4C에서와 같이 표현된다. 도4C에서, 실선은 교류 전압 진폭(V) 및 용량 값(CMOS) 간의 관계를 나타낸다. 점선들은 용량 값이 변화하는 경우에, 용량 값 및 교류 전압 진폭(V) 간의 관계들을 나타낸다.
도4C의 실선은 상호 인덕턴스가 변화될 때 전압 진폭의 궤도에 대응한다. 상호 인덕턴스가 작을 때(점선 (1)), 전압 진폭(V)은 N-형 MOS 용량 소자(401)의 절대치보다 더 작고, 용량 값(CMOS)은 용량 값(C1)(포인트 A)과 일치한다. 한편, 예를 들어, 무선 칩을 판독기에 접근하도록 함으로써 상호 인덕턴스가 증가될 때(점선 (2)), 통상의 용량 소자의 경우에 점선 (2)의 피크 값(포인트 C)의 전압이 발생된다. 그러나, 포인트(C)의 전압 진폭(V)이 N-형 MOS 용량 소자(401)의 문턱 전압의 절대치보다 더 크기 때문에, 용량 값(CMOS)이 감소되어, 공진 조건을 벗어나게 되므로, 유도된 전압이 제어된다(포인트 B).
도4D는 상호 인덕턴스(M) 및 전압 진폭(V) 사이의 관계를 도시한다. 전압 진폭(V)이 N-형 MOS 용량 소자(401)의 문턱 전압의 절대치를 초과할 때, 용량 값(CMOS)이 변화되어 공진 조건을 벗어나게 되므로, 유도된 전압이 제어된다. 따라서, 저압 진폭(V) 및 상호 인덕턴스(M)는 더 이상 비례 관계를 갖지 않는다.
작은 진폭을 갖는 교류 전압이 MOS 용량 소자에 인가될 때 통상의 용량 소자의 기능을 하는 것이 필요로 되기 때문에, N-형 MOS 용량 소자의 문턱 전압이 음일(Vth < 0) 필요가 있다는 점이 유의되어야 한다.
도4C 및 4D의 상술된 동작들에 응답하여, 본 발명은 칩에서 과전압이 발생되지 않도록 할 수 있는, 즉 제한기 기능을 갖는 무선 칩을 성취한다. 게다가, 무선 칩 내의 논리 회로에 공급되는 전원 전압은 용량 소자에 대해 발생되는 교류 전압에 토대로 발생된다. 따라서, MOS 용량 소자의 문턱 전압에 적절한 값에 의하여 내부의 논리 회로에 공급되는 전원 전압이 과도하게 증가하지 않게 된다.
상술된 바와 같이, 본 발명은 문턱 전압이 제어되는 MOS 용량 소자를 사용함으로써 안테나에 접근하는 경우에서도 내부의 논리 회로에 공급되는 전원 전압이 과도하게 증가하지 않도록 하는 신뢰도가 높은 무선 칩을 성취한다. 게다가, 제한기 회로 및 정전압 발생 회로와 같은 여분의 회로가 추가되지 않기 때문에, 작은 칩 에어리어를 갖는 무선 칩이 성취될 수 있다.
또한, 본 발명을 따른 공진 회로가 공진 포인트를 벗어나게 함으로써 과전압 발생을 방지하기 때문에, 제한기 회로 또는 정전압 발생 회로를 사용하는 경우와 달리, 전력 흡수 자체가 방지될 수 있다. 따라서, 전력 소모가 감소될 수 있다.
N-형 MOS 용량 소자가 도4A 내지 4D에 도시된 모드에서 MOS 용량 소자로서 사용될지라도, 본 발명에서 P-형 MOS 용량 소자를 사용하는 것이 또한 가능하다는 점이 유의되어야 한다. 이 경우에, 모드는 도8에 도시된 바와 같이 P-형 MOS 용량 소자(801)를 포함하는 회로도로 표현된다. 게다가, N-형 MOS 용량 소자의 문턱 전압의 절대치(-Vthn)가 변화되어 P-형 MOS 용량 소자의 문턱 전압의 절대치(Vthp)로 간주될 때, 도4B 내지 4D 및 본 실시예 모드의 설명은 변화 없이 적용된다. 특히, 본 발명은 P-형 MOS 용량 소자를 사용하는 경우에 문턱 전압이 양이다(Vthp > 0)라는 특성을 갖는다.
(실시예 모드 2)
본 실시예 모드에서, 본 발명을 따른 무선 칩이 도1A 내지 1D를 참조하여 설명될 것이다. 도1A는 병렬로 접속되는 인덕턴스(L), 기생 저항(ra), 및 기생 용량(Ca)를 갖는 안테나(102); N-형 MOS 용량 소자(105)를 포함한 공진 용량(103); 저항 값(RL)을 갖는 저항 소자; 및 용량 값(CL)을 갖는 용량 소자를 포함하는 회로를 도시하며, 이 회로에 전력을 공급하는 안테나(인덕턴스: LR; 전류: iR)를 도시한다. 저항 값(RL)을 갖는 저항 소자; 및 용량 값(CL)을 갖는 용량 소자는 무선 칩의 회로 부분(104)을 나타내고, 도1A는 본 발명을 따른 반도체 장치(100) 및 판독기(101)를 나타내는 간소화된 모델인 것으로 간주될 수 있다.
M, ω, Ctot가 각각 도1A에서 2개의 안테나들 간의 상호 인덕턴스, 각 주파수, 및 안테나의 기생 용량 값(Ca), N-형 MOS 용량 소자(105)의 용량 값, 및 회로 부분의 용량 값(CL)을 나타낸다라고 가정될 때, 용량 소자의 대향하는 단부들 사이에서 유도된 교류 전압은 수학식 2에 의해 제공된다.
Figure 112007094575012-pct00002
한편, 도1A에 도시된 반도체 장치(100)에 대해 교류 전압이 유도될 때, 전압 진폭(V)에 대한 용량 값(Ctot)의 동작은 도1B에 도시된 바와 같이 표현된다. N-형 MOS 용량 소자(105)의 용량 값은 전압 진폭(V)이 문턱 전압의 절대치(-Vthn)보다 더 큰지 아닌지에 따라 가변된다. 전압 진폭(V)이 문턱 전압의 절대치를 초과하지 않을 때(V < -Vthn), N-형 MOS 용량 소자(105)는 통상의 용량 소자로서 동작한다(V < -Vthn이 충족될 때 Ctot가 C1인 경우에, 용량 값은 C1-Ca-CL이다). 전압 진폭(V)이 문턱 전압 크기를 초과할 때(V > -Vthn), N-형 MOS 용량 소자(105)의 용량 값은 C1-Ca-CL 및 0 사이의 값이다. 전압 진폭(V)이 증가할수록, 반전 층이 형성되는 기간이 더 짧아지며, 용량 값은 0에 접근한다. 따라서, Ctot의 용량은 Ca+CL에 접근한다.
따라서, 용량 값(C1)이 공진 조건을 충족시킬 때 유도된 교류 전압 진폭(V)은 도1C에서와 같이 표현된다. 도1C에서, 실선은 교류 전압 진폭(V) 및 용량 값(Ctot) 간의 관계를 나타낸다. 점선들은 용량 값을 변화시키는 경우에 용량 값 및 교류 전압 진폭(V) 간의 관계들을 나타낸다.
도1C의 실선은 상호 인덕턴스가 변화될 때 전압 진폭의 궤도에 대응한다. 상호 인덕턴스가 작을 때(점선 (1)), 전압 진폭(V)은 N-형 MOS 용량 소자(105)의 문턱 전압의 절대치보다 더 작고, 용량 값(Ctot)은 용량 값(C1)(포인트 A)과 일치한다. 한편, 예를 들어, 무선 칩을 판독기에 접근하도록 함으로써 상호 인덕턴스가 증가될 때(점선 (2)), 통상의 용량 소자의 경우에 점선 (2)의 피크 값의 전압이 발생된다. 그러나, 포인트 (C)의 전압 진폭(V)이 N-형 MOS 용량 소자(105)의 문턱 전압의 절대치보다 더 크기 때문에, 용량 값(Ctot)이 감소되어 공진 조건을 벗어나게 되므로, 유도된 전압이 제어된다(포인트 B).
도1D는 상호 인덕턴스(M) 및 전압 진폭(V) 사이의 관계를 도시한다. 전압 진폭(V)이 N-형 MOS 용량 소자(105)의 문턱 전압을 초과할 때, 용량 값(Ctot)이 변화되어 공진 조건을 벗어나게 되므로, 유도된 전압이 제어된다. 따라서, 전압 진폭(V) 및 상호 인덕턴스(M)는 더 이상 비례 관계를 가지지 않는다.
도1C 및 1D의 상술된 동작들에 응답하여, 본 발명은 칩에서 과전압이 발생되지 않도록 할 수 있는, 즉, 제한기 기능을 가지는 무선 칩을 성취한다. 게다가, 무선 칩 내의 논리 회로에 공급되는 전원 전압은 용량 소자에 대해 발생되는 교류 전압에 토대로 발생된다. 따라서, MOS 용량 소자의 문턱 전압에 적절한 값에 의하여 내부의 논리 회로에 공급되는 전원 전압이 과도하게 증가하지 않게 된다.
상술된 바와 같이, 본 발명은 문턱 전압이 제어되는 MOS 용량 소자를 사용함으로써 안테나에 접근하는 경우에서도 내부의 논리 회로에 공급되는 전원 전압이 과도하게 증가하지 않도록 하는 신뢰도가 높은 무선 칩을 성취한다. 게다가, 제한기 회로 및 정전압 발생 회로와 같은 여분의 회로가 추가되지 않기 때문에, 작은 칩 에어리어를 갖는 무선 칩이 성취될 수 있다.
또한, 본 발명을 따른 공진 회로가 공진 포인트를 벗어나게 함으로써 과전압 발생을 방지하기 때문에, 제한기 회로 또는 정전압 발생 회로를 사용하는 경우와 달리, 전력 흡수 자체가 방지될 수 있다. 따라서, 전력 소모가 감소될 수 있다.
N-형 MOS 용량 소자가 도1A 내지 1D에 도시된 모드에서 MOS 용량 소자로서 사용될지라도, 본 발명에서 P-형 MOS 용량 소자를 사용하는 것이 또한 가능하다는 점이 유의되어야 한다. 이 경우에, 모드는 도9에 도시된 바와 같이, 안테나(902), 공진 회로(903), 및 회로 부분(904)을 갖는 반도체 장치(900)를 포함하고 판독기(901)를 포함하는 회로도로 표현된다. 공진 회로(903)는 P-형 MOS 용량 소자(905)를 갖는다. 게다가, N-형 MOS 용량 소자의 문턱 전압의 절대치(-Vthn)가 변화되어 P-형 MOS 용량 소자의 문턱 전압의 절대치(Vthp)로 간주될 때, 도1B 내지 1D 및 본 실시예 모드의 설명은 변화 없이 적용된다.
(실시예 모드 3)
도5는 본 발명을 따른 반도체 장치의 구성을 도시한다. 본 발명을 따른 반도체 장치(501)는 판독기(509)로부터 방출되는 전자기파들에 의해 전력을 공급받고, 판독기에 의해 데이터를 무선으로 송신 및 수신한다. 게다가, 도면에 도시되지 않았지만, 판독기는 컴퓨터의 제어 하에서 반도체 장치와 데이터를 송신 및 수신하기 위하여 통신선들을 통해 컴퓨터에 접속될 수 있다.
반도체 장치(501)는 MOS 용량 소자를 포함한 공진 회로(502), 전원 회로(503), 클록 발생 회로(504), 복조 회로(505), 제어 회로(506), 메모리 부(507), 및 인코딩 및 변조 회로(508)를 갖는다. 안테나는 공진 회로 내의 MOS 용량 소자와 전기적으로 접속된다. 안테나에 관해서, 반도체 장치(501)에 포함된 안테나, 또는 접속 단자를 통하여 MOS 용량 소자에 전기적으로 접속된 외부 안테나 중 하나가 사용된다.
공진 회로(502)에서, 판독기(509)로부터 방출된 전자기파가 수신될 때 교류 전압이 유도된다. 이 교류 전압은 판독기로부터 데이터를 송신하도록 하고, 또한 반도체 장치(501)에 대한 클록 신호 및 전원에 대한 기초이다.
전원 회로(503)는 공진 회로(502)에서 발생되는 교류 전압을 정류 소자에 의해 정류하고, 용량 소자의 사용에 의해 안정화된 전원을 각 회로에 공급한다. 공진 회로(502)에서 발생되는 교류 전압에 토대로, 클록 발생 회로(504)는 소정 빈도로 클록 신호를 발생시킨다. 복조 회로(505)는 공진 회로(502)에서 발생된 고류 전압에 응답하여 데이터를 복조한다. 제어 회로(506)는 메모리 부(507)를 제어하여 복조된 데이터에 따라 메모리로부터의 판독, 메모리 내로의 기록, 등을 수행한다. 메모리 부(507)는 비휘발성 EEPROM 및 FeRAM, 휘발성 SRAM, 등으로 구성되며, 메모리 부(507)가 적어도 비휘발성 메모리를 가지는 것이 바람직하다. 반도체 장치(501) 등에 특정된 데이터는 비휘발성 메모리에서 유지된다. 인코딩 및 변조 회로(508)는 송신될 데이터를 인코딩된 신호로 변환하고, 반송파를 변조한다.
반도체 장치(501)가 안테나를 포함하거나 안테나가 접속되는 단자를 가질 수 있다는 점이 유의되어야 한다. 게다가, 반도체 장치(501)는 상술된 구성에 국한되는 것이 아니며, 정보 결정 회로, 중앙 처리 장치(CPU), 정체 제어 회로, 등을 가질 수 있다. 배터리가 없는 수동 구성이 설명되었을지라도, 배터리를 갖는 능동 구성이 사용될 수 있다.
전원 회로(503)는 전원(VDD)을 발생시키고 상기 전원을 각 회로에 공급한다. 무선 칩은 신뢰 가능한 동작을 보장하기 위하여 전원 전압(VDD)이 Vmin 내지 Vmax의 범위를 갖는다. 이들 최소 동작 전원 전압(Vmin) 및 최대 동작 전원 전압(Vmax)의 값들은 집적 회로 기술에 따르며, 집적 회로가 단결정 실리콘 상에 형성되는 경우에, Vmin 및 Vmax는 각각 대략 0.2 내지 1 V 및 대략 1 내지 5 V이다. 게다가, 집적 회로가 유리 기판 또는 가요성 기판 상에 형성되는 경우에, Vmin 및 Vmax는 각각 대략 1 내지 4 V 및 대략 3 내지 12 V이다.
이러한 범위들의 전원 전압에 응답하여, 본 발명은 제한기 회로 또는 정전압 발생 회로를 제공함이 없이 소정의 문턱 전압을 갖는 MOS 용량 소자를 사용함으로써 내부의 전압이 과도하게 증가하지 않도록 할 수 있는 무선 칩을 성취한다. 본 발명은 소정의 문턱 전압이 N-형 MOS 용량 소자의 경우에 -0.1 V 내지 -24 V의 범위 내에 있고, P-형 MOS 용량 소자의 경우에 0.1 V 내지 24 V의 범위 내에 있을 때 효과적이다. 특히, 게이트 길이가 2 μm 또는 그 이하인 집적 회로를 갖는 유리 기판 또는 가요성 기판 상에 MOS 용량 소자를 형성하는 경우에, 소정의 문턱 전압이 -2 V 내지-15 V(N-형 MOS 용량 소자)이고 2 V 내지 15 V(P-형 MOS 용량 소자)인 것이 바람직하다.
(실시예 1)
본 발명을 따른 무선 칩에 포함된 전원 회로의 예들이 도6A 내지 6C 및 도7A 내지 7C를 참조하여 설명될 것이다.
도6A는 반파 정류 전원 회로의 구성 예를 도시한다. 상기 전원 회로는 안테나의 대향하는 단부들에 또는 용량 소자, 등을 통하여 상기 안테나의 대향하는 단부들에 접속되는 2개의 입력 단자들, GND 및 VDD를 출력하는 2개의 출력 단자들, 2개의 다이오드들(601 및 602), 및 용량 소자(603)를 포함한다. 2개의 입력들 중 하나 및 2개의 출력들 중 하나는 접지 전압(GND)을 갖도록 직접 접속된다. 상기 구성을 갖는 전원 회로에서, 입력될 교류 신호가 도6B에 도시된 바와 같을 때, 출력은 도6C에 도시된 바와 같고, 전원 전압(VDD)은 (2 × V - 2 × Vthd)이거나 이보다 더 작다. Vthd가 다이오드의 문턱 전압을 나타낸다는 점이 유의되어야 한다.
도7A는 전파 정류 전원 회로의 구성예를 도시한 것이다. 이 전원 회로는 용량 소자등을 통해서 안테나의 대향 단부들 또는 이에 접속되는 2개의 입력 단자들, GND 및 VDD를 출력하는 2개의 출력 단자들, 4개의 다이오드들(611, 612, 613 및 614), 및 용량 소자(615)를 포함한다. 이 구성을 갖는 전원에서, 입력될 교류 신호가 도7B에 도시된 바와 같을 때, 출력은 도7C에 도시된 바와 같고 전원 전압 (VDD)는 대략 V-2×Vthd 이다. Vthd는 다이오드의 문턱 전압을 나타낸다.
무선 칩은 신뢰할 수 있는 동작을 보장하기 위한 전원 전압에서 Vmin 내지 Vmax 의 범위를 갖는다. 본 발명을 따른 공진 회로을 사용하는 경우에, 억제 작용은 교류 전압 진폭(V)이 MOS 용량 소자의 문턱 전압의 절대치(Vth) 이상일 때 실행된다. 그러므로, 전압 Vmin 내지 Vmax 및 문턱 전압의 절대치(Vth)가 다음 관계를 갖는 것이 바람직하다.
첫 번째, 회로부를 손상시킴이 없이 고 신뢰성을 가지면서 동작을 실행하도 록 하기 위하여, Vmax 이하까지 발생될 전원 전압을 억제할 필요가 있다. 따라서, 전원 전압이 도6A에 도시된 전원 회로에서 2×Vth-2×Vthd <Vmax이고 도7A에 도시된 전원 회로에서 Vth-2×Vthd <Vmax인 것이 바람직하다.
게다가, 발생된 전압이 MOS 용량에 의해 제어되고 동작 보장 전압 이하일 때, 무선칩이 판독기에 근접하게 되는 경우조차도 무선칩이 동작하지 않는 상황이 초래된다. 이 상황을 피하기 위하여, 전원 전압은 도6A에 도시된 전원 회로에서 Vmin< 2×Vth-2×Vthd 이고 도7A에 도시된 전원 회로에서 Vmin < Vth-2×Vthd인 것이 바람직하다.
게다가, 또 다른 방식으로 표현하면, 반파 정류 전원 회로를 갖는 무선칩에 대한 식 3을 충족하는 Vth 및 전파 정류 전원 회로를 갖는 무선칩에 대해 식4를 충족하는 Vth를 각각 갖는 MOS 용량 소자들을 사용하는 것이 바람직하다라고 일컬을 수 있다. Vth는 MOS 용량의 문턱 전압의 절대치를 나타낸다 라는 점에 유의하여야 한다.
Figure 112007094575012-pct00003
Figure 112007094575012-pct00004
또한, 또 다른 방식으로 표현하면, 관계 VDD=c×V가 교류 전압 진폭(V) 및 전원 전압(VDD) 간에서 충족될 때 식5를 충족하는 Vth를 갖는 MOS 용량 소자를 사용하는 것이 바람직하다라고 일컬을 수 있다. 계수(c)가 전형적으로 1/4 내지 1의 범위에 있기 때문에, 식 6을 충족하는 Vth를 갖는 MOS 용량 소자를 사용하는 것이 바람직하다.
Figure 112007094575012-pct00005
Figure 112007094575012-pct00006
집적 회로 기술에 따라서, 단결정 실리콘 기판상에 형성된 집적 회로의 경우에, Vmin 및 Vmax 는 대략 0.2 내지 1V이고 대략 1 내지 5V이다. 게다가, 유리 기판상에 형성되는 집적 회로의 경우에, Vmin 및 Vmax 는 각각 대략 1 내지 4V이고 대략 3 내지 12V이다. 따라서, 본 발명에 포함되는 MOS 용량 소자의 문턱 전압은 -0.1V 내지 -24V(N형 MOS 용량 소자)이고 0.1V 내지 24V(P-형 MOS 용량 소자)인 것이 바람직하다. 특히, 단결정 실리콘 기판 MOS 용량 소자를 형성하는 경우에, 문턱 전압은 -0.1V 이상 또는 -10V이상(N-형 MOS 용량 소자)이고 0.1V 이상 및 10V 이항(P-형 MOS 용량 소자)인 것이 바람직하다. 유리 기판 또는 가요성 기판 상에 MOS 용량 소자를 형성하는 경우에, 문턱 전압은 -0.5V 내지 -24V(N형 MOS 용량 소자)이고 0.5V 내지 24V(P형 MOS 용량 소자)인 것이 바람직하다. 특히, 2㎛ 이하의 게이트 길이의 집적 회로를 갖는 유리 기판 또는 가요성 기판상에 MOS 용량을 형성하는 경우에, 소정의 문턱 전압은 -2V 내지 -15V(N형 MOS 용량 소자)이고 2V 내지 15V(P형 MOS 용량 소자)인 것이 바람직하다.
[실시예 2]
본 발명의 또 다른 구성 예가 도10A 및 10B를 참조하여 설명될 것이다. 도10A에 도시된 예는 공진 회로를 배열하도록 통상의 용량 소자(1005) 및 N-형 MOS 용량 소자(1006)(문턱 전압:Vthn<0)을 사용하는 예이고 용량 소자의 구성에서 도1A에 도시된 회로와 상이하다. 도10A는 안테나(1002), 공진 회로(1003), 및 회로부(1004)를 도시하고 판독기(1001)를 도시한다. 안테나의 기생 용량 값(Ca), 통상의 용량 소자(1005)의 용량 값, N-형 MOS 용량 소자(1006)의 용량 값 및 회로부의 용량 값(CL)의 총합은 Ctot로 표시된다.
도10A에 도시된 2가지 유형들의 용량 소자들(1005 및 1006)을 사용하는 경우에, 용량 값(Ctot) 및 교류 전압 진폭(V) 간의 관계는 도10B에서 처럼 표시된다. 용량 값(Ctot)은 안테나의 기생 용량 값(Ca), 통상의 용량 소자(1005)의 용량 값, 회로부의 용량 값(CL)의 합으로 표시되는 일정값의 용량 값(C0)으로 및 N-형 MOS 용량 소자(1006)의 용량 값(C1-CO)으로 분리함으로써 고려될 수 있다. 여기서, 전압 진폭(V)이 N-형 MOS 용량 소자(1006)(V<-Vthn)의 문턱 전압의 절대치를 초과하지 않을 때 C1은 Ctot의 용량 값이다. 게다가, 도1A와 비교하면, 정성적인 작용은 CO의 성분이 유일한 차이기 때문에 도1B와 유사하다는 것을 이해한다.
도10B에 도시된 바와 같이, 용량 값(Ctot)은 전압 진폭(V)이 N-형 MOS 용량 소자(1006)의 문턱 전압의 절대치(-Vthn)보다 큰 지 여부에 따라서 가변된다. 전압 진폭(V)이 N-형 MOS 용량 소자(1006)의 문턱 전압의 절대치를 초과하지 않을 때(V<-Vthn), N-형 MOS 용량 소자(1006)는 통상의 용량 소자(용량 값:C1-C0)로서 작용한다. 전압 진폭(V)이 문턱 전압의 절대치를 초과할 때(V>-Vthn), N-형 MOS 용량 소자(1006)의 용량 값은 C1-C0 및 0사이의 값이다. 그 후, 전압 진폭(V)이 증가되면 될 수 록, 반전층이 형성되는 기간은 짧게되고 용량 값은 0에 접근한다. 따라서, Ctot의 용량 값은 C0에 접근한다.
용량 값(C1)이 도10A에 도시된 반도체 장치(1000)의 공진 조건을 충족할 때, 공진 조건은 유도된 전압 진폭(V)이 작을 때 충족되는 반면, 용량 값은 유도된 전압 진폭(V)이 MOS 용량 소자의 문턱 전압의 절대치를 초과하도록 증가될 때 공진 조건으로부터 벗어나도록 가변된다라고 도10B의 작용으로부터 결정된다. 따라서, 유도된 전압 진폭이 제어된다.
상술된 바와 같이, 도10A에 도시된 반도체 장치(1000)는 칩에서 과전압이 발생되는 것을 방지할 수 있는데, 즉 제한기 기능을 갖는 무선칩을 성취한다. 게다가, 무선 칩에서 논리 회로에 공급되는 전원 전압은 용량 소자를 위하여 발생되는 교류 전압을 토대로 발생된다. 그러므로, MOS 용량 소자의 문턱 전압을 위한 적절한 값은 내부 논리 회로에 공급되는 전원 전압이 과도하게 증가하는 것을 방지하도록 한다.
상술된 바와 같이, 본 발명은 제어된 문턱 전압을 갖는 MOS 용량 소자를 사용함으로써 안테나에 접근하는 경우조차도 내부 논리 회로로 공급되는 전원 전압이 과도하게 증가하는 것을 방지하는 고 신뢰성을 지닌 무선칩을 성취한다. 게다가, 소형 칩 에어리어를 갖는 무선칩은 제한기 회로와 같은 여분의 회로(extra circuit) 및 일정 전압 발생 회로가 부가되지 않기 때문에 성취될 수 있다.
N-형 MOS 용량 소자가 본 실시예에서 MOS 용량 소자로서 사용되지만 본 발명에서 P-형 MOS 용량 소자를 사용할 수 있다는 점에 유의하여야 한다. 이 경우에, 도10B에서 -Vthn이 Vthp로서 간주되도록 변경될 때, 도10B의 그래프는 P-형 MOS 용량 소자에 적용된다.
게다가, 용량 소자들로서 하나의 N-형 MOS 용량 소자 및 하나의 통상의 용량 소자를 병렬로 접속하는 예가 본 실시예에서 도시된다. 물론, 다수의 N-형 MOS 용량 소자들 및 다수의 통상의 용량 소자들은 병렬로 접속될 수 있다.
[실시예 3]
본 발명의 또 다른 구성 예는 도11A 및 도11B와 관련하여 설명될 것이다. 도11A에 도시된 예는 공진 회로를 배열하도록 상이한 문턱 전압들을 갖고 용량 소자의 구성에서 도1A에 도시된 회로와 상이한 2개의 N-형 MOS 용량 소자들(105 및 1106)을 사용하는 예이다. 도11A는 안테나(1102), 공진 회로(1103), 및 회로부(1104)를 포함하는 반도체 장치(1100)를 도시하고 판독기(1101)를 도시한다. N-형 MOS 용량 소자들(1105 및 1106) 각각은 문턱 전압들(Vthn1 및 Vthn2)을 갖고 Vthn2 < Vthn1<0이 충족되어야 한다. 안테나의 기생 용량 값(Ca), N-형 MOS 용량 소자들(1105 및 1106) 및 회로부의 용량 값(CL)의 총합은 Ctot로 표시된다.
도11A에 도시된 상이한 문턱 전압들을 갖는 2개의 N-형 MOS 용량 소자들(1105 및 1106)을 사용하는 경우에, 용량 값(Ctot) 및 교류 전압 진폭(V) 간의 관계는 도11B에서처럼 표시된다. 용량 값(Ctot)은 안테나의 기생 용량 값(Ca) 및 회로부의 용량 값(CL)의 합으로 표시되는 일정값의 용량 값(C0)으로,N-형 MOS 용량 소자(1006)의 용량 값(C1-CO)으로, 및 N-형 MOS 용량 소자(1106)의 용량 값(C2-C0)으로 분리함으로써 고려될 수 있다. 여기서, C1은 용량 값(C0), N-형 MOS 용량 소자(1105)의 용량 값 및 N-형 MOS 용량 소자(1106)의 용량 값의 합이며, 즉 전압 진폭(V)이 N-형 MOS 용량 소자(1105)(V<-Vthn1)의 문턱 전압의 절대치를 초과하지 않을 때 Ctot의 용량 값이고, C2는 전압 진폭(V)이 N-형 MOS 용량 소자(1106) (V<-Vthn2)의 문턱 전압의 절대치를 초과하지 않을 때 용량 값(C0) 및 N-형 MOS 용량 소자(1106)의 용량 값의 합이다.
N-형 MOS 용량 소자(1105)의 용량 값은 전압 진폭(V)이 문턱 전압의 절대치(-Vthn1)보다 큰지 여부에 따라서 가변된다. 전압 진폭(V)이 문턱 전압(V<-Vthn1)의 크기를 초과하지 않을 때, N-형 MOS 용량 소자(1105)는 통상의 용량 소자(용량 값: C1-C2)으로서 작용한다. 전압 진폭(V)이 문턱 전압(V>-Vthn1)의 크기를 초과할 때, N-형 MOS 용량 소자(1105)의 용량 값은 C1-C2 및 0 사이의 값이다. 그 후, 전압 진폭(V)이 증가되면 될수록, 반전층이 형성되는 기간은 짧게되고 용량 값은 0에 접근한다. 따라서, Ctot의 용량 값은 C2에 접근한다.
유사하게, N-형 MOS 용량 소자(1106)의 용량 값은 전압 진폭(V)이 문턱 전압의 절대치(-Vthn2)보다 큰지 여부에 따라서 가변된다. 전압 진폭(V)이 문턱 전압(V<-Vthn2)의 크기를 초과하지 않을 때, N-형 MOS 용량 소자(1106)는 통상의 용량 소자(용량 값: C2-C2)으로서 작용한다. 전압 진폭(V)이 문턱 전압(V>-Vthn2)의 크기를 초과할 때, N-형 MOS 용량 소자(1106)의 용량 값은 C2-C0 및 0 사이의 값이다. 그 후, 전압 진폭(V)이 증가되면 될수록, 반전층이 형성되는 기간은 짧게되고 용량 값은 0에 접근한다. 따라서, Ctot의 용량 값은 C0에 접근한다.
따라서, 용량 값(Ctot) 및 교류 전압 진폭(V) 간의 관계를 도시하는 도11B로부터 알 수 있다.
용량 값(C1)이 도11A에 도시된 반도체 장치(1100)의 공진 조건을 충족할 때, 공진 조건은 유도된 전압 진폭(V)이 작을 때 충족되는 반면, 용량 값은 유도된 전압 진폭(V)이 N-형 MOS 용량 소자(1105)의 문턱 전압의 절대치를 초과하도록 증가될 때 공진 조건으로부터 벗어나도록 가변된다라고 도11B의 작용으로부터 결정된다. 게다가, 전압 진폭(V)이 N-형 MOS 용량 소자(1106)의 문턱 전압의 절대치를 초과하도록 더욱 증가될 때, 용량 값은 공진 조건으로부터 벗어나도록 더욱 가변된다. 따라서, 유도된 전압 진폭이 제어된다.
상술된 바와 같이, 도11A에 도시된 반도체 장치(1100)는 칩에서 과전압이 발생되는 것을 방지할 수 있는데, 즉 제한기 기능을 갖는 무선칩을 성취한다. 게다가, 무선 칩에서 논리 회로에 공급되는 전원 전압은 용량 소자를 위하여 발생되는 교류 전압을 토대로 발생된다. 그러므로, MOS 용량 소자의 문턱 전압을 위한 적절한 값은 내부 논리 회로에 공급되는 전원 전압이 과도하게 증가하는 것을 방지하도록 한다.
N-형 MOS 용량 소자가 본 실시예에서 MOS 용량 소자로서 사용되지만 본 발명에서 P-형 MOS 용량 소자를 사용할 수 있다는 점에 유의하여야 한다. 이 경우에, 도11B에서 -Vthn1이 -Vthn2이 Vthp1이 Vthp2 각각으로서 간주되도록 변경될 때, 도11B의 그래프는 P-형 MOS 용량 소자에 적용된다.
게다가, N-형 MOS 용량 소자 및 P-형 MOS 용량 소자 둘 다를 본 발명에서 사용할 수 있다. 게다가, 다수의 N-형 MOS 용량 소자들, 다수의 P-형 MOS, 용량 소자들 또는 다수의 통상의 용량 소자들은 병렬로 접속될 수 있다.
[실시예 4]
본 발명을 따른 MOS 용량 소자의 레이아웃 예가 설명될 것이다. 도12는 본 발명에서 사용되는 MOS 용량 소자의 레이아웃 예를 도시한다.
도12에서, 영역(1201) 및 영역(1202)는 반도체 영역 및 게이트 전극 각각을 도시한다. 영역들(1203 및 1204)은 와이어링 영역들이고 반도체 영역 및 게이트 전극 각각에 접속된다. 영역(1205)은 불순물 원소로 도핑되고 N-형 MOS 용량 소자용 N-형 불순물 원소 또는 P-형 MOS 용량 소자용 P-형 불순물 원소로 도핑되는 영역이다.
이 레이아웃을 갖는 MOS 용량 소자를 사용하면 본 발명을 따른 반도체 장치를 성취한다.
[실시예 5]
본 발명을 따른 반도체 장치를 제조하는 방법이 도면들을 참조하여 설명될 것이다. 특히, N-형 및 P-형 박막 트랜지스터들, N-형 MOS 용량 소자, 및 안테나로서 기능하는 도전층을 포함하는 반도체 장치를 제조하는 방법이 도면들을 참조하여 설명될 것이다. 박막 트랜지스터들은 전원 회로와 같은 반도체 장치를 구성하는 각 회로를 구성하는 소자들이라는 점에 유의하여야 한다.
분리층(702)은 기판(701)(또한 베이스라 칭함)의 표면 위에 형성된다(도13A 참조). 이 기판(701)은 절연면을 갖는다. 기판(701)이 플라스틱을 포함할 때, 제조 프로세스에서 프로세싱 온도에 견디는 열저항 플라스틱을 사용할 필요가 있다. 후술되는 바와 같이, 유리를 포함한 기판(701) 위에 박막 트랜지스터를 형성하며, 박막 트랜지스터를 분리시키고 분리된 박막 트랜지스터를 플라스틱을 포함한 기판 위에 제공하는 것이 바람직하다.
분리층(702)은 이 프로세스에서 기판(701)의 전체 표면 위에 형성된다는 점에 유의하라. 그러나, 분리층을 기판(701)의 전체 표면 위에 형성한 후, 분리층은 처리될 수 있는데, 즉 필요한 경우 선택적으로 제공될 포토리소그래피 방법, 에칭 방법 등을 사용함으로써 패턴닝된다. 게다가, 분리층(702)이 기판(701)과 접촉하도록 형성되지만, 베이스로서 작용하는 절연층은 필요한 경우 기판(701)과 접촉하도록 형성될 수 있고 분리층(702)은 절연층과 접촉하도록 형성될 수 있다.
분리층(702)에 대해서, 단일층 또는 적층된 층들은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 및 실리콘(Si) 등 또는 주 성분으로서 상기 요소를 함유하는 화합물 재료 또는 함금 재료 를 포함하는 층을 사용함으로써 스퍼터링, 플라즈마 CVD, 등에 의해 형성된다. 실리콘을 함유하는 층은 비정질 구조, 마이크로결정질 구조 및 다결정질 구조중 임의의 결정질 구조를 가질 수 있다.
다음에, 베이스로서 작용하는 절연층(703)은 분리층(702)을 커버하도록 형성된다. 절연층(703)에 대해서, 단일 층 또는 적층된 층들은 실리콘의 산화물 또는 실리콘의 질화물을 포함한 층의 사용으로 인해 스퍼터링, 플라즈마 CVD 등에 의해 형성된다. 실리콘의 산화물 재료는 산화 실리콘, 질소를 함유한 산화 실리콘 등에 대응하는 실리콘(Si) 및 산소(O)를 함유하는 물질이다. 실리콘의 질화물 재료는 질화 실리콘, 산소를 함유한 질화 실리콘 등에 대응하는 실리콘 및 질소(N)를 함유하는 물질이다. 베이스로서 작용하는 절연층은 기판(701)으로부터 불순들의 침입을 방지하는 차단막으로서 기능한다.
다음에, 비정질 반도체 층(704)은 절연층(703) 위에 형성된다. 비정질 반도체 층(704)은 스퍼터링, LPCVD, 플라즈마 CVD 등에 의해 형성된다. 다음에, 비정질 반도체 층(704)은 레이저 결정화, RTA를 이용한 열 결정화 또는 어닐링 노, 결정화를 촉진하는 금속 원소를 이용한 열 결정화, 결정화를 촉진시키는 금속 원소를 사용한 열 결정화와 조합되는 레이저 결정화 등에 의해 결정화되어 결정질 반도체 층을 형성한다. 그 후, 얻어진 결정질 반도체 층은 원하는 형상으로 패턴닝되어 결정질 반도체 층들(706 내지 708)을 형성한다(도13B을 참조).
결정질 반도체 층들(706 내지 708)를 위한 제조 프로세스의 예가 후술될 것이다. 첫 번째, 비정질 반도체 층은 플라즈마 CVD에 의해 형성된다. 결정화를 촉진 하는 금속 원소인 니켈을 함유하는 용액이 비정질 반도체 층 상에 보유된 후, 비정질 반도체 층은 탈수소화 처리(1시간 동안 500℃) 및 열결정화(4시간 동안 550℃)를 겪어 결정질 반도체 층을 형성한다. 그 후, 결정질 반도체 층은 필요한 경우 레이저 광으로 조사되고 포토리소그래피, 에칭 방법 등에 의해 패턴닝되어 결정질 반도체 층들(706 내지 708)을 형성한다. 레이저 결정화에 의해 결정질 반도체 층들(706 내지 708)을 형성하는 경우에, 연속파 레이저 또는 펄싱된 레이저 중 어느 하나일 수 있는 가스 레이저 또는 고상 레이저가 사용된다.
결정화를 촉진하는 금속 원소의 사용에 의한 비정질 반도체 층의 결정화는 결정화가 짧은 시간에 저온에서 실행될 수 있고 결정들이 동일한 방향으로 정렬될 수 있다는 이점을 갖지만, 금속 원소가 결정질 반도체 층들에 유지되어 불안정한 특성들을 야기하기 때문에 오프 전류가 증가된다라는 단점들을 갖는다. 따라서, 게터링 사이트로서 기능하는 비정질 반도체 층은 결정질 반도체 층 상에 형성되는 것이 바람직하다. 게터링 사이트로서 기능하는 비정질 반도체 층은 인과 아르곤과 같은 불순물 원소들을 포함할 필요가 있어, 비정질 반도체 층이 고농도 아르곤을 포함할 수 있는 스퍼터링에 의해 형성되는 것이 바람직하다. 그 후, 금속 원소는 열처리(가령 RTA 또는 어닐링 노를 이용한 열 어닐링)에 의해 비정질 반도체 층에서 확산되고 나서 금속 원소를 함유하는 비정질 반도체 층은 제거된다. 따라서, 결정질 반도체 층들에서 금속 원소는 감소되거나 제거될 수 있다.
다음에, 게이트 절연층(705)은 결정질 반도체 층들(706 내지 708)을 커버하도록 형성된다. 게이트 절연층(705)에 대해서, 단일 층 또는 적층된 층들은 실리콘 의 산화물 또는 실리콘의 질화물을 포함한 층의 사용에 의해 플라즈마 CVD, 스퍼터링 등에 의해 형성된다.
특히, 제조를 위한 고밀도 플라즈마 처리를 이용하면 고품질 게이트 절연막을 형성한다. 고밀도 플라즈마 처리는 마이크로파들과 같은 고주파수(예를 들어, 2.45GHz의 주파수)를 사용함으로써 1×1011cm-3 이상의 플라즈마 밀도, 바람직하게는 1×1011 내지 9×1015cm- 3 로 실행된다. 이 조건하에서의 프라즈마 생성은 0.2 내지 2eV의 저 전자 온도를 결과로 낸다. 활성종들이 이 저 전자 온도에 의해 특징화되는 고밀도 플라즈마에서 저 운동 에너지을 갖기 때문에, 거의 플라즈마 손상이 업고 거의 결정들이 없는 막이 형성될 수 있다. 이와 같은 플라즈마 처리가 실행될 수 있는 증착 챔버에서, 막이 형성될 물체, 게이트 절연막을 형성하는 경우를 위하여 형성되는 패턴닝된 반도체 막을 갖는 기판이 배치된다. 그 후, 플라즈마를 발생시키는 전극, 즉 안테나 및 막이 형성될 물체간의 거리가 20 내지 80mm, 바람직하게는 20 내지 60mm가 되도록 하는 동안 증착 처리가 실행된다. 이와 같은 고밀도 플라즈마 처리는 저온 프로세스(기판 온도:400℃ 이하)를 성취하도록 한다. 그러므로, 막은 또한 유리 기판 및 단결정 실리콘 기판과 비교하여 저 열저항을 갖는 플라스틱 기판 위에 형성될 수 있다.
이와 같은 절연막을 위한 증착 분위기는 질소 분위기 또는 산호 분위기 일 수 있다. 질소 분위기는 전형적으로 질소와 희가스의 혼합 분위기 또는 질소, 수소 및 희가스의 혼합 분위기이다. 희가스로서, 헬륨, 네온, 아르곤, 크립톤, 및 제논 중 적어도 하나가 사용될 수 있다. 산소 분위기는 전형적으로 산소 및 희가스의 혼합 분위기, 산소, 수소 및 희가스의 혼합 분위기 또는 일산화이질소 및 희가스의 혼합 가스이다. 희가스로서, 헬륨, 네온, 아르곤, 크립톤 및 제논 중 적어도 하나가 사용될 수 있다.
이에 따라서 형성된 절연막은 또 다른 막에 대새 거의 손상을 갖지 않는 조밀한 막이다. 게다가, 고밀도 플라즈마 처리에 의해 형성되는 절연막은 자신과 접촉하는 인터페이스의 조건을 개선시키다. 예를 들어, 고밀도 플라즈마 처리가 게이트 절연막을 형성하도록 사용될 때, 반도체 막들 및 게이트 절연막 간의 인터페이스들이 조건이 개선될 수 있다. 따라서, 게이트 절연막의 누설 전류는 감소되어, 박막 트랜지스터들의 전기 특성들이 개선될 수 있다. 게다가, 게이트 절연막이 더욱 얇게되기 때문에, 짧은 채널 영향을 억제, 문턱 전압의 변화들을 억제, 박막 트랜지스터들의 구동 전류들을 개선 등을 할 수 있다. 게다가, 게이트 절연막을 더욱 얇게 만들 수 있기 때문에, 박막 트랜지스터들의 소형화가 허용된다.
게다가, 본 발명의 MOS 용량 소자에서, 상술된 바와 같은 고밀도 플라즈마 처리에 의해 형성되는 게이트 절연막은 MOS 용량 소자의 누설 전류를 감소시킨다. 게다가, 게이트 절연막은 더욱 얇게되어, MOS 용량 소자의 에어리어는 감소되거나 용량 값은 증가될 수 있다.
여기서, 게이트 절연막을 형성하기 위한 고밀도 플라즈마 처리를 이용하는 경우가 서술되었지만, 고밀도 플라즈마 처리는 게이트 절연막 등뿐만 아니라 층간 절연막과 같은 다른 절연막들을 형성하는데 사용될 수 있다. 게다가, 고밀도 플라 즈마 처리는 반도체 막에 대해 실행될 수 있다. 따라서, 인터페이스들의 조건들이 개선되어 박막 트랜지스터들의 전기 특성들은 개선될 수 있다.
다음에, 레지스트의 마스크는 포토리소그래피에 의해 형성되고 결정질 반도체 층(708)은 이온 도핑 또는 이온 주입에 의해 N-형 도전성을 부여하는 불순물 원소로 도핑되어 불순물 영역(709)을 형성한다. N-형 도전성을 부여하는 불순물 원소로서, 그룹 15에 속하는 원소가 사용될 수 있는데, 예를 들어, 인(P) 또는 비소(As)가 사용된다.
결정질 반도체 층(708)은 후에 N-형 MOS 용량 소자의 반도체 층으로서 작용할 것이다. 그러므로, 결정질 반도체 층(708)을 도핑하는 불순물 원소의 농도가 N-형 MOS 용량의 문턱 전압을 제어하도록 한다. 본 발명에서, 도우즈가 제어됨으로써, 불순물 원소가 1×1017atoms/cm3 내지 1×1020atoms/cm3 의 농도로 포함된다. 이 설정된 범위는 문턱 전압이 적절한 값을 갖도록 함으로써 과도한 전원 전압이 발생되는 것을 방지할 수 있는 본 발명을 따른 반도체 장치가 성취될 수 있다. 지금부터, N-형 MOS 용량 소자의 제1 전극 및 반전층이 형성되는 이의 영역 각각을 박막 트랜지스터들에 대한 명칭들에 따라서 채널 형성 영역 및 게이트 전극이라 칭한다는 점에 유의하여야 한다.
다음에, 제1 도전층 및 제2 도전층은 게이트 절연층(705) 위에 적층되도록 형성된다(도13C 참조). 제1 도전층은 20 내지 100nm의 두께를 갖도록 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 제2 도전층은 또한 100 내지 400nm의 두께를 갖도록 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 제1 도전층 및 제2 도전층은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 등으로부터 선택된 원소; 또는 주 성분으로서 원소를 함유하는 합금 재료 또는 화합물 재료을 사용하거나 인과 같은 불순물 원소로 도핑되는 다결정 실리콘으로 대표되는 반도체 재료를 사용함으로써 형성된다. 제1 도전층 및 제2 도전층의 조합의 예들은 질화 탄탈을 포함한 층 및 텅스텐을 포함하는 층의 조합, 질화 텅스텐을 포함하는 층 및 텅스텐을 포함하는 층의 조합 및 질화 몰리브덴을 포함하는 층 및 몰리브덴을 포함하는 층의 조합을 포함한다. 텅스텐 및 질화 탄탈이 고열 저항을 갖기 때문에, 열 처리는 제1 도전층 및 제2 도전층을 형성한 후 열 활성화를 위하여 실행될 수 있다. 게다가, 2층 구조 대신에 3층 구조의 경우에, 몰리브덴을 포함하는 층, 알루미늄을 포함하는 층, 및 몰리브덴을 포함하는 층의 적층 구조가 바람직하게 사용된다.
다음에, 레지스트의 마스크는 포토리소그래피 방법에 의해 형성되고 게이트 전극들 및 게이트 와이어링들을 형성하기 위한 에칭은 게이트 전극들로서 기능하도록 하기 위하여 도전층들(716 내지 721)을 형성하도록 실행된다.
다음에, 레지스트의 마스크는 포토리소그래피 방법에 의해 형성되고 결정질 반도체 층들(706 및 708)은 이온 도핑 또는 이온 주입에 의해 N-형 도전성을 부여하는 저농도의 불순물 원소로 도핑되어 불순물 영역들(711 및 713) 및 채널 형성 영역들(780 및 782)을 형성한다. N-형 도전성을 부여하는 불순물 원소로서, 그룹(15)에 속하는 원소가 사용될 수 있고, 예를 들어, 인(P) 또는 비소(As)가 사용 된다.
다음에, 레지스트의 마스크는 포토리소그래피 방법에 의해 형성되고 결정질 반도체 층(707)은 P-형 도전성을 부여하는 불순물 원소로 도핑되어 불순물 영역(712) 및 채널 형성 영역(781)을 형성한다. P-형 도전성을 부여하는 불순물 원소로서, 예를 들어, 붕소(B)가 사용된다.
다음에, 절연층은 게이트 절연층(705) 및 도전층들(716 내지 721)을 커버하도록 형성된다. 절연층에 대해서, 단일 층 또는 적층된 층들은 실리콘, 실리콘의 산화물, 또는 실리콘의 질화물과 같은 무기 재료를 포함하는 층 또는 유기 수지와 같은 유기 재료를 포함하는 층의 사용으로 인해 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 다음에, 절연층은 수직 방향에 대해서 주로 비등방성 에칭에 의해 선택적으로 에칭되어 도전층들(716 내지 721)의 측면들과 접촉하는 절연층들(또한 측벽들이라 칭함)(739 내지 741)을 형성한다(도14A 참조). 게다가, 절연층들(739 내지 741)의 형성과 동시에, 게이트 절연층(705)은 절연층들(734 내지 736)을 형성하도록 에칭된다. 이 절연층들(739 내지 741)DMS 다음에 LDD(얇게 도핑된 드레인) 영역들을 형성시 도핑을 위한 마스크들로서 사용된다.
다음에, 레지스트의 마스크는 포토리소그래피 방법에 의해 형성되고 결정질 반도체 층들(706 및 708)은 마스크들로서 절연층들(739 내지 741) 및 레지스트 마스크를 사용함으로써 N-형 도전성을 부여하는 불순물 원소로 도핑되어 제1 불순물 영역들(또한 LDD 영역들이라 칭함)(727 및 729) 및 제2 불순물 영역들(726 및 728)을 형성한다. 제1 불순물 영역들(727 및 729)의 불순물 원소의 농도는 제2 불순물 영역들(726 및 728)의 불순물 원소의 농도보다 낮다. 상술된 프로세스들을 통해서, N-형 박막 트랜지스터(744), P-형 박막 트랜지스터(745), 및 N-형 MOS 용량 소자(746)가 완성된다.
본 실시예는 N-형 MOS 용량 소자를 제조하는 경우를 설명한다. P-형 MOS 용량 소자를 제조하는 경우에, 극성이 다른 P-형 불순물 원소는 MOS 용량 소자를 위한 불순물 원소로서 사용될 수 있다. 특히, 게이트 절연층(705)을 형성한 후 불순물 영역(709)를 형성하는 공정에서, 결정질 반도체 층(708)은 P-형 도전성을 부여하는 불순물 원소로 도핑된다. 도우즈가 제어됨으로써, 불순물 원소가 1×1017atoms/cm3 내지 1×1020atoms/cm3 의 농도로 포함된다. 불순물 영역(713) 및 채널 형성 영역(782)를 형성하기 위하여, 도핑은 불순물 영역(712) 및 제2 불순물 영역(718)의 형성과 동시에 P-형 도전성을 부여하는 불순물 원소로 실행될 수 있다. 게다가, 제1 불순물 영역(727) 및 제2 불순물 영역(726)을 형성하는 동안, 결정질 반도체 층(708)은 레지스트의 마스크로 커버됨으로써, 불순물 영역들(728 및 729)은 형성되지 않도록 한다. 도18은 이 방식으로 P-형 MOS 용량 소자를 형성하는 경우에 도14A에 대응하는 도면을 도시한다.
N-형 박막 트랜지스터(744) 후, P-형 박막 트랜지스터(745) 및 N-형 MOS 용량 소자(746)가 완성되며, 단일 층 또는 적층된 층들의 절연층은 이들 트랜지스터들 및 용량 소자를 커버하도록 형성된다(도14B를 참조). 박막 트랜지스터들(744 및 745) 및 MOS 용량 소자(746)을 커버링하는 절연층에 대해서, 단일 층 또는 적층된 층들은 실리콘의 산화물 또는 실리콘의 질화물과 같은 무기 재료; 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 또는 에폭시 수지와 같은 유기 재료; 실록산 등의 사용으로 SOG 방법, 드롭릿 방출 방법 등에 의해 형성된다. 실록산은 Si-O-Si 본드를 포함한 수지에 대응한다. 실록산은 실리콘(Si) 및 산소(O)의 본딩에 의해 형성되는 스켈리톤 구조를 갖는다. 적어도 수소(가령 알킬 그룹 또는 아로마틱 탄화수소)을 함유하는 유기 그룹은 치환기로서 사용된다. 대안적으로, 플루오르 그룹은 치환기로서 사용될 수 있거나 적어도 수소를 함유하는 유기 그룹 및 플루오르 그룹은 치환기들로서 사용될 수 있다.
예를 들어, 박막 트랜지스터들(744 및 745) 및 MOS 용량 요소(746)을 커버하는 절연층은 3층 구조를 가질 때, 산화 실리콘을 포함하는 층, 수지를 포함하는 층 및 질화 실리콘을 포함하는 층은 제1 절연층(749), 제2 절연층(750) 및 제3 절연층(751)으로서 각각 형성되는 것이 바람직하다.
열 처리는 반도체 층들의 결정도의 복구, 반도체층들을 도핑하는 불순물 원소들의 활성화, 및 반도체 층들의 탈수소화를 위하여 절연층들(749 내지 751)을 형성하기 전 또는 절연층들(749 내지 751) 중 하나 이상을 형성한 후 바람직하게 실행된다. 열 처리에,열 어닐링, 레이저 어닐링, RTA, 등이 바람직하게 적용된다.
다음에, 절연층들(749 내지 751)은 포토리소그래피 방법, 에칭 방법 등에 의해 에칭되어 제2 불순물 영역들(726 및 728) 및 불순물 영역(712)을 노출시키기 위한 개구들을 형성한다. 다음에, 도전층이 형성되고 패턴닝되어 와이어링들로서 기능하는 도전층들(752 내지 758)을 형성한다.
도전층들(752 내지 758)에 대해서, 단일 층 또는 적층된 층들은 티타늄(Ti), 알루미늄(Al), 네오디뮴(Nd) 등으로부터 선택되는 원소; 또는 주 성분으로서 상기 성분을 함유하는 화합물 재료 또는 합금 재료의 사용으로 인해 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 주성분으로서 알루미늄을 함유하는 합금 재료는 예를 들어 주성분으로서 알루미늄과 니켈을 함유하는 재료에 대응하고, 주 성분으로서 알루미늄을 함유하고 실리콘을 함유하는 재료, 또는 주성분으로서 알루미늄을 함유하고 니켈, 탄소 및 실리콘 중 하나 이상을 함유하는 재료에 대응한다. 도전층들(752 내지 758)은 바람직하게는, 예를 들어 배리어 층의 적층 구조, 실리콘을 함유하는 알루미늄 층, 및 배리어 층 또는 배리어 층의 적층 구조, 실리콘을 함유하는 알루미늄 층, 티타늄 질화층, 및 배리어 층을 갖는다. 알루미늄-실리콘에 함유된 실리콘은 0.1 내지 5wt%가 된다. 게다가, 배리어 층은 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물을 포함하는 박막에 대응한다. 알루미늄 및 실리콘을 함유하는 알루미늄은 저저항 값들을 갖고 값이 싸, 도전층들(752 내지 758)을 형성하기 위한 재료로서 최적이다. 배리어 층들이 최상부 및 최하부 층들로서 제공되 때, 힐록 발생은 알루미늄 또는 실리콘을 함유하는 알루미늄을 위하여 방지될 수 있다. 게다가, 배리어 층이 높은 환원율을 갖는 원소로서 티타늄을 포함할 때, 얇은 천연 산화막은 천연 산화막이 결정질 반도체 층상에 형성될 때조차도 감소되어, 배리어층 및 결정질 반도체 층 간의 접속 해제는 방지될 수 있다.
다음에, 절연층(762)은 도전층들(752 내지 758)(도15A 참조)를 커버하도록 형성된다. 절연층(762)에 대해서, 단일층 또는 적층된 층들은 무기 재료 또는 유기 재료의 사용으로 SOG 방법, 드롭릿 방출 방법 등에 의해 형성된다. 절연층(762)은 바람직하게는 0.75 내지 3㎛의 두께를 갖도록 형성된다.
다음에, 절연층(762)은 포토리소그래피 방법에 의해 에칭되어 도전층(758)을 노출시키는 개구를 형성한다. 다음에, 도전층은 개구에 충전하도록 형성된다. 도전층은 도전 재료의 사용으로 인해 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 다음에, 도전층은 도전층(765)을 형성하도록 패턴닝된다. 단일 층 또는 척층된 층들이 티타늄, 또는 주성분으로서 티타늄을 포함하는 화합물 재료 또는 합금 재료의 사용으로 도전층(765)에 대해서 형성되는 것이 바람직하다. 게다가, 도전층(765)을 형성하기 위한 패턴닝 프로세스에서, 습식 에칭은 바람직하게는, 도전층(765) 아래의 N-형 MOS 용량 소자 및 박막 트랜지스터들(744 및 745)에 손상을 입히지 않도록 실행되고 불화 수소 또는 암모니아와 과산화수소의 혼합물은 에칭제로서 사용될 수 있다.
다음에, 절연층(766)은 도전층(765)을 커버하도록 형성된다. 절연층(766)에 대해서, 단일층 또는 적층된 층들은 무기 재료 또는 유기 재료의 사용으로 SOG 방법, 드롭릿 방출 방법 등에 의해 형성된다. 절연층(762)은 바람직하게는 0.75 내지 3㎛의 두께를 갖도록 형성된다. 다음에, 절연층(766)은 도전층(765)을 노출시키기 위하여 개구(769)를 형성하도록 에칭된다.
다음에, 안테나로서 기능하는 도전층(777)은 도전층(765)과 접촉하여 형성된다(도15B 참조). 도전층(777)은 도전 재료의 사용으로 플라즈마 CVD, 스퍼터링, 프린팅, 드롭릿 방출 방법, 등에 의해 형성된다. 도전층(777)에 대해서, 단일 층 또 는 적층된 층들은 바람직하게는, 알루미늄(Al), 티타늄(Ti), 은(Ag) 및 구리(Cu) 또는 주성분으로서 상기 원소를 주로 함유하는 화합물 재료 또는 합금 재료의 사용으로 형성된다. 특히, 도전층(777)은 은을 함유하는 페이스트의 사용으로 스트린 프린팅하고 나서 50 내지 350℃로 열처리를 실행함으로써 형성된다. 대안적으로, 도전층(777)은 스퍼터링에 의해 알루미늄 층을 형성하고 나서 알루미늄 층을 패턴닝함으로써 형성될 수 있다. 알루미늄 층의 패턴닝을 위하여, 습식 에칭이 바람직하게 사용되고 300 내지 300℃에서 열처리는 바람직하게는 습식 에칭 후 실행된다.
다음에, 보호층으로서 기능하는 절연층(772)은 안테나로서 기능하는 도전층을 커버하기 위하여 SOG 방법, 드롭릿 방출 방법 등에 의해 형성된다. 절연층(772)은 DLC(Diamond Like Carbon)과 같은 탄소를 함유하는 층, 질화 실리콘을 함유하는 층, 산질화 실리콘을 함유하는 층, 또는 유기 재료(바람직하게는, 에폭시 수지)를 사용함으로써 형성된다.
다음에, 절연층들(703, 749, 750, 및 751)은 분리층(702)을 노출시키도록 에칭되어 개구들(773 및 774)을 형성한다(도16A 참조).
다음에, 에칭제는 개구들(773 및 774)로 주입되어 분리층(702)을 제거한다(도16B 참조). 할로겐 불화물을 함유하는 액체 또는 가스는 에칭제로서 사용된다. 예를 들어, 3불화 염소(CIF3), 3불화 질소(NF3), 3불화 브롬(BrF3), 또는 불화 수소(HF)가 사용된다. 불화 수소가 에칭제로서 사용될 때, 산화 실리콘을 함유하는 층은 분리층(702)으로서 사용된다는 점에 유의하여야 한다. 상술된 프로세스들을 통해서, 박막 트랜지스터들(744 및 745), N-형 MOS 용량 소자(746), 및 안테나로서 기능하는 도전층(777)을 포함하는 박막 집적 회로(791)는 기판(701)으로부터 분리된다.
박막 집적 회로(791)가 분리되는 기판(701)은 바람직하게는 비용 절감을 위하여 재사용된다. 절연층(772)은 박막 집적 회로(791)가 분리층(702)이 제거된 후 스캐터되는 것을 방지하도록 형성된다. 박막 직접 회로(791)는 작고, 얇고, 가벼움으로, 분리층(702)이 제거된 후 기판(701)에 확고하게 부착됨이 없이 손쉽게 스캐터된다. 그러나, 박막 집적 회로(791) 위에 절연층(772)을 형성함으로써, 박막 집적 회로(791)는 무게가 증가됨으로 기판으로부터(791)스캐터링되는 것을 방지할 수 있다. 게다가, 박막 집적 회로(791) 자체가 얇고 가볍지만, 절연층(772)의 형성은 박막 집적 회로(791)가 롤링되지 않도록 하고 어느 정도의 세기를 확보하도록 한다.
다음에, 박막 집적 회로(791)의 한 표면은 기판(701)으로부터 완전히 분리될 제1 기판(776)에 부착된다(도17 참조). 다음에, 박막 집적 회로(791)의 다른 표면은 제2 기판(775)에 부착되고 나서 박막 집적 회로(791)를 위한 실링은 열처리 및 압력 처리 중 하나 또는 둘 다를 실행함으로써 제1 기판(776) 및 제2 기판(775)에 의해 실행된다. 제1 기판(776) 및 제2 기판(775) 각각은 폴리프로필렌, 폴리에스테르, 비닐, 폴리비닐 불화물, 폴리비닐 염화물, 등을 포함하는 막, 섬유상 재료의 종이, 베이스 막(폴리에스테르, 폴리아미드, 무기 증착 마, 종이 등)의 적층막 및 접착 합성 수지막(아크릴-계 합성 수지, 에폭시계 합성 수지 등) 등에 대응한다. 이 막은 열압축 본딩에 의해 처리될 물체에 부착된다. 열처리 및 압력 처리를 실행시, 막의 최외곽 표면상에 제공되는 접착층 또는 막의 최외곽 표면상에 제공되는 층(접착층 아님)은 열 처리에 의해 용융되고 압력을 가함으로써 부착된다. 접착층들은 반드시 필요한 것은 아니지만 제1 기판(776) 및 제2 기판(775)의 표면들 위에 제공될 수 있다. 접착증은 열경화성 수지, 자외선 경화 수지, 비닐 아세테이트 수지계 접착 재료, 비닐 공중합체 수지계 접착제 재료, 에폭시 수지계 접착제 재료, 우레탄 수지계 접착제 재료, 고무계 접착제 재료 또는 아크릴 수지계 접착제 수지와 같은 접착 재료를 함유하는 층에 대응한다.
제1 기판(776) 및 제2 기판(775) 각각이 플라스틱을 포함할 때, 플라스틱이 얇고 경량이고 구부려질 수 있기 때문에 이 장치는 가요성 형상으로 손쉽게 설계되고 처리될 수 있다. 게다가, 이 장치는 고충격 저항을 갖고 다양한 물품들에 부착되거나 또는 결합될 수 있다. 따라서, 이 장치는 다양한 분야들에서 적용될 수 있다.
[실시예 6]
본 실시예에서, 무선 칩에 포함되는 회로의 레이아웃 예들이 설명될 것이다.
실시예 5에 설명된 바와 같이, 반도체 층은 절연면을 갖는 기판위에 형성되는데, 이들 간에는 베이스막 등이 개재된다. 그 후, 포토마스크 상에 형성된 패턴은 포토리소그래피 기술에 의해 반도체 층상에 형성되는 레지스트 등으로 전달되어 패턴을 형성한다. 마스크 패턴을 사용함으로써 반도체 층을 에칭하면은 박막 트랜지스터의 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 특정 형상을 갖 는 섬형 반도체 영역을 형성한다.
반도체 영역들을 형성하기 위한 포토마스크 상의 패턴이 직사각형들을 갖는 경우가 종종 있다. 그러나, 본 발명에서, 직사각형들의 코너들(볼록부들)은 패턴을 형성하도록 제거된다. 특히, 패턴은 측상에 10㎛ 이하의 정삼각형을 제거함으로써 둥글게 되거나 측상에 10㎛ 이하의 정삼각형 영역의 일부로서 다각형 및 곡선을 포함한 영역을 제거함으로써 얻어지는 둥근 형상을 갖는다.
게다가, 반도체 영역들을 형성하기 위한 포토마스크 상의 패턴은 일반적으로 채널폭보다 개구를 위한 더 큰 영역을 고정시키는 경우 및 하나의 반도체 영역을 사용함으로써 상이한 채널 폭들을 갖고 외측들(볼록부들) 또는 내측들(오목부)로 이루어진 코너들을 갖는 박막 트랜지스터들을 형성하는 경우와 같은 직사각형들뿐만 아니라 다양한 형상들을 갖는다. 본 발명에서, 직사각형들의 코너들(볼록부들 및 오목부들)이 패턴을 형성하도록 제거된다.
특히, 오목부로 이루어진 코너의 경우에, 이 패턴은 측상에 10㎛ 이하의 정삼각형을 부가함으로서 둥글게된 형상을 갖거나 측상에 10㎛ 이하의 정삼각형 영역의 일부로서 다각형 및 곡선을 포함한 영역을 부가함으로써 얻어지는 둥근 형상을 갖는다.
도19는 이 마스크 패턴을 전달함으로써 형성되는 반도체 영역들을 도시한다. 점선들은 도19에서 다음에 형성될 게이트 전극들 및 와이어링들을 나타낸다는 점에 유의하여야 한다. 게다가, 마스크 패턴을 전달함으로써 형성되는 반도체 영역들의 코너들은 포토마스크 패턴의 코너들보다 더욱 둥글게 형성될 수 있다. 즉, 반도체 영역들의 코너들은 포토마스크 패턴의 코너들보다 더욱 형상을 스무드하게 함으로써 더욱 둥글게될 수 있다.
다음에, 게이트 절연막은 반도체 영역들을 형성한 후 형성된다. 그 후, 반도체 영역들 및 게이트 와이어링들의 일부와 중첩되는 게이트 전극들은 동시에 형성된다. 게이트 전극들 및 게이트 와이어링들은 금속층 또는 반도체 층을 형성하며, 포토리소그래피 기술에 의해 포토마스크 상에 형성되는 패턴을 레지스트 등으로 전달하고 마스크 패턴을 사용함으로써 반도체 층 또는 금속층을 에칭함으로써 형성될 수 있다.
이들 게이트 전극들 또는 게이트 와이어링들을 형성하기 위한 포토마스크 상의 패턴은 오목부(외측들) 또는 오목부(내측들)로 이루어진 코너들 또는 볼록부(외측들) 또는 오목부(내측들)로 이루어진 벤딩부들을 갖는다. 벤딩부들이 패턴을 휨으로써 형성되는 부분들을 나타낸다는 점에 유의하여야 한다. 본 발명에서, 코너들 또는 벤딩부들은 패턴을 형성하도록 둥글게 된다.
특히, 오목부들로 이루어진 벤딩부 또는 코너의 경우에, 이 패턴은 측상에 10㎛ 이하의 정삼각형 또는 와이어링 폭의 1/5 내지 1/2의 크기를 갖는 정삼각형을 제거함으로써 둥글게 되는 형상을 갖거나 측상에 10㎛ 이하의 정삼각형 영역 또는 와이어링 폭의 1/5 내지 1/2의 정삼각형의 일부로서 다각형과 곡선을 포함한 영역을 제거함으로써 얻어지는 둥근 형상을 갖는다.
대안적으로, 오목부들로 형성된 벤딩부 또는 코너의 경우에, 이 패턴은 측상에 10㎛ 이하의 정삼각형 또는 와이어링 폭의 1/5 내지 1/2의 크기를 갖는 정삼각 형을 부가함으로써 둥글게 되는 형상을 갖거나 측상에 10㎛ 이하의 정삼각형 또는 와이어링 폭의 1/5 내지 1/2의 정삼각형의 일부로서 다각형과 곡선을 포함한 영역을 부가함으로써 얻어지는 둥근 형상을 갖는다.
도20은 이 마스크 패턴을 전달함으로써 형성되는 게이트 와이어링들 및 게이트 전극들을 도시한다. 도20에서, 점선은 이하에 형성될 와이어링들을 나타낸다. 마스크 패턴을 전달함으로써 형성되는 게이트 와이어링들 및 게이트 전극들의 코너들이 포토마스크 패턴의 코너들보다 더욱 둥글게되도록 형성될 수 있다는 것에 유의하여야 한다. 다른 말로서, 게이트 전극들 및 게이트 와이어링들의 코너들은 포토마스크 패턴의 코너들보다 이 형상을 스무드하게 함으로써 더욱 둥글게될 수 있다.
이들 게이트 전극들 및 게이트 와이어링들에서, 둥근 볼록부들은 플라즈마에 의한 건식 에칭 동안 비이상적인 전기 방전으로 인해 미세 분말의 발생을 억제할 수 있다. 게이트 전극들 및 게이트 와이어링들의 코너 부분의 볼록부들은 플라즈마를 이용하여 건식 에칭에서 비이상적인 전기 방전에 의해 미세 분말의 발생을 억제할 수 있는 효과를 갖는다. 오목부들은 미세 분말이 기판에 부착되는 경우조차도 와이어링 패턴의 볼록부에서 클린닝 용액들의 정체(retention) 없이 미세분말을 세척제거할 수 있다.
다음에, 절연층 등은 게이트 전극들 및 게이트 와이어링들을 형성한 후에 형성된다. 그 후, 와이어링들은 절연층의 소정 위치들에 개구들을 형성한 후 형성된다. 이 개구들은 반도체 층 또는 그 아래에 위치되는 게이트 와이어링 층에 와이어 링 층을 전기적으로 접속시키도록 제공된다. 이 와이어링들은 금속층을 형성, 포토리소그래피 기술에 의해 포토마스크 상에 형성되는 패턴을 전달하고 마스크 패턴을 사용함으로써 마스크 층을 에칭함으로써 형성될 수 있다.
이들 와이어링들을 형성하기 위한 포토마스크 상의 패턴은 볼록부(외측들) 또는 오목부(내측들)로 이루어진 코너들 또는 볼록부(외측들) 또는 오목부(내측들)로 이루어진 벤딩부들을 갖는다. 벤딩부들은 패턴의 휨에 의해 형성되는 부분들을 나타낸다는 점에 유의하여야 한다. 본 발명에서, 코너들 또는 벤딩부들은 패턴을 형성하도록 둥글게 된다.
특히, 오목부들로 이루어진 코너 또는 벤딩부의 경우에, 이 패턴은 측상에 10㎛ 이하의 정삼각형 또는 와이어링 폭의 1/5 내지 1/2의 크기를 갖는 정삼각형을 제거함으로써 둥글게되는 형상을 갖거나 측상에 10㎛ 이하의 정삼각형 또는 와이어링 폭의 1/5 내지 1/2의 크기를 정삼각형의 일부로서 다각형 및 곡선을 포함하는 영역을 제거함으로써 얻어지는 둥근 형상을 갖는다.
대안적으로, 오목부들로 이루어진 벤딩부 또는 코너의 경우에, 이 패턴은 측상에 10㎛ 이하의 정삼각형 또는 와이어링 폭의 1/5 내지 1/2의 크기를 갖는 정삼각형을 부가함으로써 둥글게되는 형상을 갖거나 측상에 10㎛ 이하의 정삼각형 또는 와이어링 폭의 1/5 내지 1/2의 크기를 정삼각형의 일부로서 다각형 및 곡선을 포함하는 영역을 부가함으로써 얻어지는 둥근 형상을 갖는다.
도21은 이 마스크 패턴을 전달함으로써 형성되는 와이어링들을 도시한다. 마스크 패턴을 전달함으로써 형성되는 와이어링들의 코너들은 포토마스크 패턴의 코 너들보다 더욱 둥글게되도록 형성될 수 있다는 점에 유의하여야 한다. 다른 말로서, 와이어링들의 코너들은 포토마스크 패턴의 코너들보다 형상을 스무드하게 함으로써 더욱 둥글게될 수 있다.
이들 게이트 와이어링들에서, 둥근 볼록부들은 플라즈마에 의한 건식 에칭 동안 비이상적인 전기 방전으로 인해 미세 분말의 발생을 억제할 수 있다. 게다가, 둥근 오목부들은 코너들에서 손쉽게 수집되는 어쨋든 생성되는 미세 분말을 일소할 수 있다. 특히, 많은 병렬 회로들이 제공된 구동 회로 등의 와이어링들에서, 이것은 먼지를 일소하도록 하는데 매우 유용하다. 따라서, 제조 프로세스에서 먼지 또는 미세 분말의 문제가 제거됨으로써 수율을 크게 개선할 것으로 기대하는 이점을 제공한다. 게다가, 특히 고주파수에서 전기 도전성을 개선시킬 것으로 기대된다.
본 실시예가 반도체 층들, 게이트 와이어링들, 및 와이어링들의 3개의 레이아웃들에서 둥근 코너들 또는 벤딩부들의 모드를 설명하였지만, 본 발명은 모드로 제한되는 것으로 간주되면은 안된다. 다른 말로서, 코너들 또는 벤딩부들의 전부 또는 일부는 어떤 한 층에서 둥글게됨으로써, 제조 프로세스에서 먼지 또는 미세 분말의 문제가 해결될 수 있다.
[실시예 7]
실시예 모드 3에 설명된 반도체 장치(도5 참조)를 구성하는 소자 구조 및 소자 레이아웃의 예들이 설명될 것이다.
본 발명을 따른 반도체 장치(501)는 MOS 용량 소자를 포함하는 공진 회로(502), 전원 회로(503), 클럭 발생 회로(504), 복조 회로(505), 제어 회로(506), 메모리 부(507) 및 엔코딩과 변조 회로(508)를 포함한다. 공진 회로(502) 및 전원 회로(503)는 아날로그 회로들로 이루어지고 제어 회로(506) 및 메모리 부(507)는 디지털 회로들로 구성된다. 클럭 발생 회로(504), 복조 회로(505) 및 엔코딩과 변조 회로(508)는 아날로그 부들 및 디지털 부들을 갖는다.
이들 회로들은 트랜지스터들을 포함한다. 트랜지스터들은 단결정 기판위에 형성되는 MOS 트랜지스터들로 구성될 수 있고 또한 박막 트랜지스터들(TFTs)로 구성될 수 있다. 도22는 이들 회로들을 구성하는 트랜스터들의 단면 구조들을 도시한 도면이다. 도22는 N-채널 트랜지스터(51), N-채널 트랜지스터(52), 용량 소자(54), 저항 소자(55), 및 P-채널 트랜지스터(53)를 도시한다. 각 트랜지스터는 반도체 층(55), 절연층(38), 및 게이트 전극(39)를 포함한다. 게이트 전극(39)은 제1 도전층(33) 및 제2 도전층(32)의 라미네이트된 구조를 갖도록 형성된다. 게다가, 도23A 내지 도23E는 도22에 도시된 N-채널 트랜지스터, N-채널 트랜지스터(52), 용량 소자(54), 저항 소자(55) 및 P-채널 트랜지스터(53)에 각각 대응하는 상부도들이고 도22와 결합하여 도시될 수 있다.
도22에서, N-채널 트랜지스터(51)는 또한 얇게 도핑된 드레인들(DDDs)라 칭하고 와이어링들(34)과 접촉하는 소스 및 드레인 영역들을 형성하는 불순물 영역들(36)의 불순물 농도보다 낮은 농도를 갖도록 도핑되는 채널 길이 방향(캐리어들이 흐르는 방향)에서 게이트 전극의 양측 상에 반도체 층(35)에 형성되는 불순물 영역들(37)을 갖는다. 불순물 영역들(36 및 37)은 N-채널 트랜지스터(51)의 경우에 N-형 도전성을 부여하는 불순물로서 인 등으로 도핑된다. LDDs는 열전자 저하 및 짧은 채널 영향을 억제하는 수단으로서 형성된다.
도23A에 도시된 바와 같이, N-채널 트랜지스터(51)의 게이트 전극(39)은 제2 도전층(32)의 양측상에 확장되도록 형성되는 제1 도전층(33)을 갖는다. 이 경우에, 제1 도전층(33)은 제2 도전층보다 얇은 막 두께를 갖도록 형성된다. 제1 도전층(33)은 10 내지 100kV의 전계에 의해 가속되는 이온종들이 통과되도록 하는 두께를 갖도록 형성된다. 불순물 영역들(37)은 게이트 전극(39)의 제1 도전층(33)과 중첩하도록 형성되는데, 즉 게이트 전극(39)과 중첩하는 LDD 영역들을 형성한다. 이 구조에서, 불순물 영역들(37)은 마스크로서 사용되는 제2 도전층(32)을 갖는 게이트 전극(39)의 제1 도전층(33)을 통해서 하나의 도전형 불순물로 도핑함으로써 자체 정렬 방식으로 형성된다. 다른 말로서, 게이트 전극과 중첩하는 LDD는 자체 정렬된 방식으로 형성된다.
양측상에 LDDs를 갖는 트랜지스터는 도5에서 전원 회로(503)에서 정류를 위한 TFT 및 논리 회로에서 사용되는 송신 게이트(또한 아날로그 스위치라 칭함)을 구성하는 트랜지스터에 적용된다. 이들 TFTs에 대해서, 정의 및 부의 전압들 둘 다가 소스 및 드레인 전극들 간에 인가되기 때문에 게이트 전극의 양측상에 LDDs를 제공하는 것이 바람직하다.
도22에서, N-채널 트랜지스터(52)는 불순물 영역들(36)의 불순물 농도보다 낮은 농도를 갖도록 도핑되는 게이트 전극의 한 측 상에 반도체 층(35)에 형성되는 불순물 영역(37)을 갖는다. 도23B에 도시된 바와 같이, N-채널 트랜지스터(52)의 게이트 전극(39)은 제2 도전층(32)의 한 측상에 연장되도록 형성되는 제1 도전 층(33)을 갖는다. 또한 이 경우에, LDD는 마스크로서 사용되는 제2 도전층(32)과 제1 도전층(33)을 통해서 하나의 도전형 불순물로 도핑함으로써 자체 정렬된 방식으로 형성될 수 있다.
한 측상에 LDD를 갖는 트랜지스터는 단지 정전압 또는 부전압이 소스 및 드레인 전극들 간에 인가되는 트랜지스터에 인가될 수 있고 특히 인버터 회로, NAND 회로, NOR 회로, 및 래치 회로와 같은 논리 게이트를 구성하는 트랜지스터 및 감지 증폭기, 정전압 발생 회로 및 VCO와 같은 아날로그 회로를 구성하는 트랜지스터에 인가될 수 있다.
도22에서, 용량 소자(54)는 제1 도전층(33) 및 반도체 층(35) 간에 샌드위치된 절연층(38)을 갖도록 형성된다. 용량 소자(54)를 형성하는 반도체 층(35)은 불순물 영역들(36) 및 불순물 영역들(37)을 포함한다. 불순물 영역들(37)은 반도체 층(35) 내의 제1 도전층(33)과 중첩하는 위치들에서 형성된다. 게다가, 불순물 영역들(36)은 와이어링들(34)과 접촉한다. 불순물 영역들(37)이 제1 도전층(33)을 통해서 하나의 도전형 불순물로 도핑될 수 있기 때문에, 불순물 영역들(37)에 포함되는 불순물의 농도는 불순물 영역들(36)에 포함되는 불순물의 농도와 동일하거나 상이할 수 있다. 어쨌든, 반도체 층(35)이 용량 소자(54)에서 전극으로서 기능하도록 하기 때문에, 반도체 층(35)은 저항을 낮게하도록 하나의 도전형 불순물로 도핑되는 것이 바람직하다. 게다가, 제1 도전층(33)은 도23C에 도시된 바와 같이 보조 전극으로서 제2 도전층(32)을 사용함으로써 전극으로서 충분하게 기능하도록 할 수 있다. 이 방식으로, 용량 소자(54)는 결합된 제1 및 제2 도전층들(33 및 32)의 복합 전극 구조를 사용함으로써 자체 정렬된 방식으로 형성될 수 있다.
용량 소자는 도5의 공진 회로(502)의 공진 용량 또는 전원 회로(503)의 리텐션 용량로서 사용된다. 특히, 공진 용량의 경우에, 정의 및 부의 전압들 둘 다는 용량 소자의 2개의 단자들 간에 인가됨으로, 2개의 단자들 간의 전압이 정 또는 부인지 여부에 관계에 없이 용량로서 기능하도록 할 필요가 있다.
도22에서, 저항 소자(55)에는 제1 도전층(33)이 형성된다. 제1 도전층(33)이 대략 30 내지 150nm의 두께를 갖도록 형성되기 때문에, 이의 폭 및 길이는 저항 소자를 배열하도록 적절하게 설정될 수 있다.
저항 소자는 도5에서 변조 회로(508)의 저항 부하로서 사용되고 VCO 등에 의해 전류를 제어하는 경우에 부하로서 또한 사용될 수 있다. 저항 소자는 박막 두께를 갖는 금속층 또는 고농도의 불순물 원소를 포함하는 반도체 층으로 구성될 수 있다. 반도체 층의 저항값이 막 두께, 막 품질, 불순물 농도, 활성율 등에 의해 좌우되지만, 바람직하게는 금속층의 저항값이 막 두께 및 막 품질에 의해 결정되어 덜 가변적이 때문에 이 금속층이 바람직하다.
도22에서, P-채널 트랜지스터(53)는 불순물 영역들(31)을 포함하는 반도체 층(35)을 갖는다. 이들 불순물 영역들(31)은 와이어링들(34)과 접촉하여 소스 및 드레인 영역들을 형성한다. 게이트 전극(39)은 상호 중첩되는 제1 및 제2 도전층들(33 및 32)의 구조를 갖는다. P-채널 트랜지스터(53)은 LDD 없이 단일 드레인 구 조를 갖는 트랜지스터이다. P-채널 트랜지스터(53)을 형성하는 경우에, 불순물 영역들(31)은 P-형 도전성을 부여하는 불순물로서 붕소 등으로 도핑된다. 대조적으로, 불순물 영역들(31)이 인으로 도핑될 때, 단일 드레인 구조를 갖는 N-채널 트랜지스터가 형성될 수 있다.
반도체 층(35) 및 절연층(38) 중 하나 또는 둘 다는 상술된 바와 같은 2eV이하의 전자 온도, 5eV 이하의 이온 에너지 및 1011 내지 1013/cm3을 갖는 마이크로파-여기된 고밀도 플라즈마 처리에 의한 산화 또는 질화 처리를 겪을 수 있다. 이 경우에, 반도체 층(35) 및 절연층(38) 간에 인터페이스에서 결함 레벨은 산화 분위기(O2, N2O, 등) 또는 질화 분위기(N2, NH3, 등)에서 300 내지 450℃의 기판 온도로 처리를 실행함으로써 감소될 수 있다. 절연층(38)을 위한 이 처리를 실행함으로써, 이 절연층은 조밀하게 될 수 있다. 다른 말로서, 하전된 결함의 발생은 트랜지스터의 문턱 전압에서 변동을 방지하도록 방지될 수 있다. 게다가, 3V이하의 전압에서 트랜지스터를 구동하는 경우에, 이 플라즈마 처리에 의해 산화되거나 질화되는 절연층은 절연층(38)으로서 적용될 수 있다. 대안적으로, 트랜지스터의 구동 전압이 3V 이상인 경우에, CVD(플라즈마 CVD 또는 열 CVD)에 의해 증착되는 절연층 및 반도체 층(35)의 표면상에 이 처리에 의해 형성되는 절연층은 절연층(38)을 형성하도록 결합될 수 있다. 또한, 이 절연층은 용량 소자(54)의 유전층으로서 사용될 수 있다. 이 경우에, 대전하 용량을 갖는 용량 소자가 형성될 수 있는데, 그 이유는 이 플라즈마 처리에 의해 형성되는 절연층이 1 내지 10nm의 두께를 갖고 조밀한 필름이 때문이다.
도22 및 도23A 내지 도23E와 관련하여 서술된 바와 같이, 각종 구조들을 갖는 소자들은 막 두께면에서 상이한 도전층들을 결합함으로써 형성될 수 있다. 단지 제1 도전층이 형성되는 영역 및 제1 도전층과 제2 도전층이 적층되는 영역이 회절 격자 패턴 또는 반투명막으로 이루어지고 광 강도를 감소시키는 기능을 갖는 어시스트 패턴이 제공된 레티클 또는 포토마스트를 사용함으로써 형성될 수 있다. 다른 말로서, 포토레지스트가 포토리소그래피 프로세스에서 광에 노출될 때, 포토마스크를 통해서 투과된 광량은 현상된 레지스트 마스크에 대해서 상이한 두께를 제공하도록 제어된다. 이 경우에, 해상도 한계 이하의 슬릿들이 제공된 포토마스크 또는 레티클은 상술된 복잡한 형상을 갖는 레지스트를 형성하도록 사용될 수 있다. 게다가, 약 200℃에서 베이킹은 포토레지스트 재료로부터 형성되는 마스크 패턴의 형상을 변화시키도록 현상 후 실행될 수 있다.
게다가, 단지 제1 도전층만이 형성된 영역 및 제1 도전층과 제2 도전층이 적층되는 영역이 회절 격자 패턴 또는 반투명막으로 이루어지고 광 강도를 감소시키는 기능을 갖는 어시스트 패턴이 제공된 레티클 또는 포토마스트를 사용함으로써 연속적으로 형성될 수 있다. 도23A에 도시된 바와 같이, 제1 도전층만이 형성되는 영역은 반도체 층 위에 선택적으로 형성될 수 있다. 이 영역은 반도체 층위에서 효과적이지만 이외의 영역(게이트 전극으로부터 이어지는 와이어링 영역)에서 반드시 필요치는 않다. 이 포토마스크 또는 레티클을 사용하면 와이어링 영역에서 제1 도전층만이 형성되는 영역을 형성할 필요가 없기 때문에, 와이어링 밀도는 실질적으 로 증가될 수 있다.
도22 및 도23A 내지 도23E의 경우에, 제1 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN), 또는 몰리브덴(Mo)과 같은 고융점 금속 또는 주성분으로서 고융융점 금속을 포함하는 화합물 또는 합금을 사용함으로써 30 내지 50nm의 두께를 갖도록 형성된다. 게다가, 제2 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN), 또는 몰리브덴(Mo)과 같은 고융점 금속 또는 주성분으로서 고융융점 금속을 포함하는 화합물 또는 합금을 사용함으로써 300 내지 600nm의 두께를 갖도록 형성된다. 예를 들어, 상이한 도전 재료들은 각 제1 및 제2 도전층들을 위하여 사용되어 다음에 실행될 에칭 프로세스에서 에칭율에서 차를 발생시킨다. 예로서, TaN은 제1 도전층을 위하여 사용될 수 있고 텅스텐 막은 제2 도전층으로서 사용될 수 있다.
본 실시예는 상이한 전극 구조들, 용량 소자 및 저항 소자를 갖는 트랜지스터들이 회절 격자 패턴 또는 반투명막으로 이루어지고 광 강도를 감소시키는 기능을 갖는 어시스트 패턴이 제공되는 레티클 또는 포토마스크를 사용함으로써 모두 동일한 패턴닝 프로세스로 형성될 수 있다는 것을 도시한다. 이는 프로세스들의 수를 증가시킴이 없이 회로 특성들에 따라서 상이한 모드들의 소자들이 형성되도록 하고 집적되도록 한다.
[실시예 8]
본 발명을 따른 무선칩의 애플리케이션들이 도24A 내지 도24G와 관련하여 설명될 것이다. 본 발명을 따른 무선칩의 애플리케이션 범위는 넓고, 예를 들어, 지폐들, 동전들, 유가증권들, 증서들, 무기명 채권들, 포장용 용기들, 서적들, 기록 매체들, 개인 소지품들, 탈 것들, 식품, 의류들, 보건 용품들, 생활 용품들, 약품, 전자 기기들 등을 위하여 제공되고 이들에 사용될 수 있다.
지폐들 및 동전들은 시장에서 순환되는 돈이고 특정 에어리어(캐시 바우처(cash voucher))에서 돈, 기념주화 등과 동일한 방식으로 사용될 수 있는 것을 포함한다. 유가증권들은 무선칩(90)이 제공될 수 있는 수표, 증서, 약속어음 등을 나타낸다(도24A 참조). 이 증서들은 무선 칩(91)이 제공될 수 있는 운전면허증, 주민등록증, 등을 나타낸다(도24B 참조). 이 탈 것들은 무선 칩(97)이 제공될 수 있는 자전거, 선박 용기(marine vessel) 등과 같은 휠링된 탈 것(wheeled vehicle)을 나타낸다(도24G 참조). 무기명 채권들은 스탬프, 식품 쿠폰, 각종 선물 쿠폰들 등을 나타낸다. 포장용 용기들은 무선 칩(93)이 제공될 수 있는 패킹된 런치, 플라스틱 병, 등을 위한 랩퍼(wrapper)를 나타낸다(도24D 참조). 서적들은 무선칩(94)이 제공될 수 있는 볼륨, 서적, 등을 나타낸다(도24E 참조). 기록 매체들은 무선칩(95)이 제공될 수 있는 DVD 소프트웨어, 비디오 테이프 등을 나타낸다(도24F 참조). 개인 소지품들은 무선 칩(96)이 제공될 수 있는 가방, 안경, 등에 나타낸다(도24C 참조). 식품은 식품들, 음료들 등을 나타낸다. 의류들은 옷들, 구두들 등을 나타낸다. 보건 용품들은 의료 장치, 건강 기구 등을 나타낸다. 생활 용품들은 가구, 조명 장치, 등을 나타낸다. 약품은 약물, 농업용 화학물질 등을 나타낸다. 전자 기기들은 액정 디스플레이 장치, EL 디스플레이 장치, 텔레비젼 세트들(텔레비젼 수상기 및 박형 텔레비젼 수상기), 셀룰러 폰 등을 나타낸다.
본 발명을 따른 무선 칩은 인쇄 기판상에 설치되며, 물품의 표면에 부착되거나 물품에 임플란트됨으로써 물품에 고정된다. 예를 들어, 무선칩은 북의 경우에 종이에 임플란트되거나 유기 수지로 이루어진 패키지의 경우에 유기 수지에 임플란트됨으로써 물품에 고정된다. 본 발명을 따른 무선 칩은 소형, 박형, 및 경량을 성취함으로서 물품 자체의 설계에 손상을 입히지 않는다. 게다가, 지폐들, 동전들, 유가증권들, 무기명 채권들, 증서들 등을 위한 본 발명을 따른 반도체 장치들을 제공함으로써, 인증 기능이 제공되고 위조는 이 인증 기능을 이용함으로써 방지될 수 있다. 게다가, 랩핑, 기록 매체들, 개인 소지품들, 식품, 의류들, 생활 용품들, 전자 기기들 등을 위한 용기들을 위한 본 발명에 따른 무선칩들을 제공함으로써, 검사 시스템과 같은 시스템들은 용이하게 될 수 있다.
특히, 본 발명을 따른 무선 칩은 내부에서 발생되는 전압이 강한 자계에서 과도하게 증가하는 것을 방지하고 제한기 회로 및 정전압 발생 회로와 같은 여분의 회로들을 부가함이 없이 높은 신뢰성, 작은 칩 에어리어, 및 저 전력 소모를 가짐으로 상술된 바와 같은 각종 애플리케이션들에서, 특히 다수의 칩들이 판독될 필요가 있는 애플리케이션에서 유효하다. 게다가, 가요성 베이스위에 형성되는 무선칩은 종이와 같이 사용동안 구부려지도록 추정되는 애플리케이션에서 유효하다.
[실시예 9]
본 발명을 따른 반도체 장치를 구성하는 소자들 중 하나로서 정적 RAM(SRAM)의 메모리 셀의 레이아웃 예는 도25A 내지 27B와 관련하여 설명될 것이다.
주성분으로서 실리콘을 함유하는 결정질 반도체 또는 실리콘을 사용함으로써 형성된다는 것이 바람직하다. 예를 들어, 레이저 어닐링 등에 의해 실리콘 막을 결정화함으로써 얻어지는 다결정 실리콘, 단결정 실리콘, 등이 적용된다. 게다가, 반도체 특성들을 도시한 금속 산화물 반도체, 비정질 실리콘 또는 유기 반도체가 적용될 수 있다.
어쨌든, 가장먼저 형성되는 반도체 층은 절연면을 갖는 기판의 일부(트랜지스터의 반도체 영역으로서 규정되는 영역보다 넓은 영역을 갖는 영역) 또는 전체 표면 위에 형성된다. 그 후, 마스크 패턴은 포토리소그래피 기술에 의해 반도체 층 위에 형성된다. 반도체 층은 TFTs의 채널 형성 영역들 및 소스와 드레인 영역들을 포함하는 특정 형상들을 갖는 섬형 반도체 층들(10 및 11)을 형성하도록 마스크 패턴을 사용함으로써 에칭된다. 반도체 층들(10 및 11)은 그것의 레이아웃의 적절성을 고려하여 정의된다.
도25a에 도시된 반도체 층들(10 및 11)을 형성하기 위한 포토마스크는 도25B에 도시된 마스크 패턴(40)을 갖는다. 마스크 패턴(40)은 포토리소그래피 프로세스에서 사용되는 레지스트가 포지티브 형인지 네가티브 형인지 여부에 좌우된다. 포지티브 형 레지스트가 사용될 때, 도25B에 도시된 마스크 패턴(40)은 광 차폐부로서 제조된다. 마스크 패턴(40)은 제거된 천정부(A)를 갖는 다각형 형상을 갖는다. 코너(B)의 내부는 코너부가 직각이 되지 않도록 다수도(multiple degrees)로 구부려지는 형상을 갖는다. 포토마스크의 이 패턴에서, 코너부의 각도부가 제거된다.
도25B에 도시된 마스크 패턴(40)의 형상은 도25A에 도시된 반도체 층들(10 및 11)에서 반영된다. 이 경우에, 마스크 패턴(40)과 유사한 형상이 트랜스퍼될 수 있다. 대안적으로, 형상은 트랜스퍼되어 마스크 패턴(40)의 코너들은 더욱 둥글게 되도록 한다. 다른 말로서, 마스크 패턴(40)의 패턴 형상은 둥근 부분들을 제공하도록 더욱 스무드하게 될 수 있다.
산화 실리콘 또는 질화 실리콘을 적어도 부분적으로 포함하는 절연층은 반도체 층들(10 및 11) 위에 형성된다. 절연층을 형성하는 목적들 중 하나는 게이트 절연층으로서 사용중이다. 그 후, 도26A에 도시된 바와 같이, 게이트 와이어링들(12, 13, 및 14)은 반도체 층들과 부분적으로 중첩하도록 형성된다. 게이트 와이어링(12)은 반도체 층(10)에 대응하도록 형성되는 반면, 게이트 와이어링(13)은 반도체 층들(10 및 11)에 대응하도록 형성된다. 게다가, 게이트 와이어링(14)은 반도체 층들(10 및 11)에 대응하도록 형성된다. 금속 층 또는 더 높은 도전성 반도체 층은 절연층위에 형성되고 게이트 와이어링들의 형상들은 포토리소그래피 기술에 의해 형성된다.
게이트 와이어링들을 형성하기 위한 포토마스크는 도26B에 도시된 마스크 패턴(41)을 갖는다. 이 마스크 패턴(41)에서, 마스크 패턴의 코너부의 각도부는 와이어링의 선폭의 1/5 이상 및 1/2 이하의 길이만큼 제거된다. 도26B에 도시된 마스크 패턴(41)의 형상은 도26A에 도시된 게이트 와이어링들(12, 13, 및 14)에서 반영된다. 이 경우에, 마스크 패턴(41)과 유사한 형상이 트랜스퍼될 수 있지만, 이 트랜스퍼는 마스크 패턴(41)의 코너부가 더욱 둥글게 되도록 행해질 수 있다. 다른 말로서, 패턴 형상이 마스크 패턴(41) 보다 더욱 스무드하게 되는 둥근 부분은 게이트 와이어링들(12, 13, 및 14)에서 제공될 수 있다. 게이트 와이어링들(12, 13 및 14)의 코너부의 외부는 플라즈마를 이용하여 건식 에칭에서 비이상적인 전기 방저에 의한 미세 분말의 생성이 억제될 수 있는 효과를 갖는다. 코너부의 내부는 미세 분말이 기판에 부착되는 경우조차도 와이어링 패턴의 코너부에서 클린닝 용액들의 정체없이 미세 분말을 일소할 수 있다는 점에서 클린닝에서 효과를 갖는다.
층간 절연층은 게이트 와이어링들(12, 13, 및 14)후에 형성되는 층이다. 층간 절연층은 폴리이미드, 아크릴 수지 등을 사용하는 유기 절연 재료 또는 산화 실리콘과 같은 무기 절연 재료를 사용함으로써 형성된다. 질화 실리콘, 산질화 실리콘 등의 절연층은 층간 절연층 및 게이트 와이어링들(12, 13, 및 14) 간에 놓이도록 이루어질 수 있다. 게다가, 질화 실리콘, 산질화 실리콘 등의 절연층은 또한 층간 절연층 위에 형성될 수 있다. 절연층들은 TFTs에 해로운 외인성 금속 이온들 및 수분과 같은 불순물들로 인해 반도체 층 및 게이트 층의 오염을 방지할 수 있다.
층간 절연층은 소정 위치들에서 형성되는 개구들을 갖는다. 예를 들어, 이 개구들은 게이트 와이어링들 및 이 아래의 반도체 층들에 대응하도록 제공된다. 금속들 또는 금속 화합물들의 하나 이상의 층들을 사용함으로써 형성되는 와이어링 층은 마스크 패턴이 포토리소그래피 기술에 의해 형성되도록 하는 방식으로 형성되어 에칭에 의해 소정 패턴을 형성한다. 그 후, 도27A에 도시된 바와 같이, 와이어링들(15 내지 20)은 반도체 층들과 부분적으로 중첩하도록 형성된다. 이 와이어링들은 특정 소자들을 결합시킨다. 이 와이어링들은 특정 소자들을 선형적으로 접속시키지 않지만 레이아웃의 제한으로 인해 벤딩부들을 포함한다. 게다가, 와이어링 폭들은 접촉부들 및 또 다른 영역에서 가변된다. 접촉홀이 접촉부에서 와이어링 폭 과 같거나 큰 경우에, 와이어링 폭은 이 부분에서 더욱 넓게되도록 가변된다.
이들 와이어링들(15 내지 20)을 형성하기 위한 포토마스크는 도27B에 도시된 마스크 패턴(42)을 갖는다. 또한 이 경우에, L-형상으로 구부려진 와이어링의 코너부에서 코너부의 각도부가 제거됨으로써, 정삼각형의 측 길이는 와이어링의 선폭의 1/5 이상 및 1/2 이하 또는 10㎛ 이하가 되도록 한다. 따라서, 와이어링의 코너부는 둥근 패턴을 갖도록 된다. 다른 말로서, 위로부터 본 코너부에서 와이어링 층의 외주변은 곡선을 형성하도록 된다. 특히, 코너부에 개입되고 서로에 수직한2개의 제1 직선들 및 이들 2개의 제1 직선들에 대해 대략 45°에서 제2 직선이 형성되는 2등변 정삼각형에 대응하는 와이어링 층의 부분이 제거됨으로써, 코너부의 외 주변 에지는 둥글게되도록 된다. 이 제거가 완료될 때, 2개의 둔각부들이 와이어링 층에 새롭게 형성된다. 와이어링 층은 바람직하게 에칭됨으로써, 제1 직선 및 제2 직선 둘 다와 접촉하는 곡선이 마스크 디자인을 적절하게 행하고 에칭 조건을 설정함으로써 각 둔각부에 형성된다. 서로에 동일한 2등변 정삼각형의 2변들의 길이가 와이어링의 폭의 1/2 이하와 1/5 이상이라는 점에 유의하여야 한다. 코너부의 내주변은 또한 코너부의 외주변을 따라서 둥글게 되도록 형성된다. 와이어링의 이와 같은 형상에서, 플라즈마를 이용한 건식 에칭에서 비이상적인 전기 방전에 의해 미세 분말의 발생은 억제될 수 있다. 기판의 클린닝시, 미세 분말이 기판에 부착되는 경우 조차도, 와이어링 패턴의 코너부에서 클린닝 용액들의 정체 없이 미세 분말을 일소할 수 있다. 따라서, 수율이 개선될 수 있는 효과가 있다. 이는 또한 많은 병렬 와이어링들이 기판 위에 제공될 때 기판에 부착되는 미세 분말은 손쉽게 일소될 수 있다는 점에서 유용하다. 게다가, 와이어링의 코너부는 둥글게되고 이에 따라서 전기 도통이 예측될 수 있다.
도27A에서, N-채널 트랜지스터들(21 내지 24) 및 P-채널 트랜지스터들(25 및 26)이 형성되는데, 이는 SRAM을 위한 6개의 트랜지스터들로 구성된 메모리 셀 회로를 구성한다. 와이어링들(17 및 18)은 VDD 및 GND 전위들을 갖는 와이어링들이며, 게이트 와이어링(12)은 워드 라인이고 와이어링들(15 및 20)은 비트 라인들이다. N-채널 트랜지스터(23) 및 P-채널 트랜지스터(25)는 인버터를 구성하는 반면, N-채널 트랜지스터(24) 및 P-채널 트랜지스터(26)는 인버터를 구성하고 인버터들은 모두 플립-플롭 회로를 구성한다.
도25A 내지 도27B에 도시된 회로는 실시예 5와 동일한 프로세스에 따라서 제조될 수 있다.
본 실시예는 실시예 7과 조합하여 실시될 수 있다. 예를 들어, 본 실시예에서 회로는 회절 격자 패턴 또는 반투명막으로 이루어지고 광 강도를 감소시키는 기능을 갖는 어시스트 패턴이 제공되는 레티클 또는 포토마스크를 사용함으로써 게이트 전극의 하나 또는 양측상에 얇게 도핑된 드레인(LDD)를 갖는 트랜지스터를 포함하도록 하는 방식으로 형성될 수 있다.
[실시예 10]
본 실시예에서, 스트레스받는 건물의 조건을 연속적으로 얻기 위하여 건물용 다수의 무선칩들을 배열함으로써 보상의 타이밍에 대해 적절한 판정을 행하는 모델이 본 발명을 따른 무선 칩을 이용하는 애플리케이션 예로서 설명될 것이다.
건물용 배치되는 무선칩들 각각은 메모리 및 센서를 갖는다. 무선칩은 메모리에 기록 및 이로부터 판독을 실행하고 명령들(명령)을 수신함으로써 센서를 동작시키고 센서로부터 정보를 저장하도록 된다. 저장된 정보는 무선 통신을 통해서 매니저로 송신될 수 있다.
이 센서로서, 온도 센서, 압력 센서 및 습도 센서와 같은 건물의 조건을 포착하도록 필요로되는 센서들이 인용될 수 있다. 건물은 온도의 변화로 인해 반복적으로 팽창 및 수축하고 이들 팽창 및 수축의 영향들로 인한 노후한다. 그러므로, 온도 정보는 노후되는 건물을 포착하기 위한 중요한 정보라고 일컬을 수 있다. 또한, 습도 및 압력은 노후한 건물에 영향을 미치는 팩터들이 고려될 수 있다. 노후한 건물에 영향을 미치는 팩터들을 스트레스라 칭한다. 게다가, 시간 기간에 걸쳐서 스트레스를 측정함으로써 얻어진 정보는 시간에 따른 스트레스에 관한 정보라 칭한다.
도30A는 도로와 강화된 교량을 도시한다. 온도 센서를 갖는 무선 칩(3000)은 강하된 교량의 스켈리톤 섹션, 필라들(3011), 콘크리트(3012), 아스팔트(3013), 등을 위하여 배치될 수 있다. 다수의 무선 칩들(3000)을 제공하는 경웨, 무선칩들(3000)은 강하된 교량을 위하여 불규칙적으로 배열되거나 규칙적으로 배열될 수 있다. 강하된 교량을 위한 무선 칩의 배치는 무선 칩을 필라(3011)의 표면 또는 강하된 교량의 벽(3014)에 부착시키는 모드 및 도로를 구성하는 아스팔트(3013), 콘클리트(3012) 등으로 무선칩을 임플란트하는 모드를 포함한다. 본 실시예에서 온도 센서를 갖는 무선 칩(3000) 또는 습도 센서를 갖는 무선칩을 적용하는 경우에, 무 선칩은 건물을 구성하는 멤버로 임플란트되거나 도로의 표면에 부착될 수 있다. 임플란트 모드는 압력 센서를 갖는 무선칩을 인가하는 경우에 바람직하다는 점에 유의하여야 한다.
도로의 위치 정보 및 무선 칩의 일련 번호는 무선 칩(3000)에 대응할 수 있거 무선칩(3000)에 포함되는 메모리에 저장된다. 게다가, 건설일과 같은 정보, 건물 구성요소들, 건물의 용도, 건설자, 소유자 및 환경 정보는 초기 정보로서 무선 칩의 메모리에 저장된다. 이 초기 정보는 삭제될 필요가 없으므로 1회 기록 메모리에 바람직하게 저장된다.
게다가, 베이스 스테이션 안테나 및 무선파 송신가능한 영역으로서 도로의 특정 범위를 커버하는 베이스 스테이션이 도로 주위에 제공된다.
무선 칩(3000)이 안테나를 통해서 베이스 스테이션으로부터 무선파들을 수신할 때, 무선칩(3000)은 수신된 무선파들로부터 명령들을 복조하고 명령들을 따라서 소정 프로세싱을 실행하도록 허용된다. 소정 프로세싱은 예를 들어 명령들의 세트, 명령 1, 명령 2, 및 명령 3을 토대로 한 프로세싱이다. 명령 1이 수신될 때, 온도 정보가 온도 센서로부터 획득되고 칩 내의 메모리에 포함되는 비휘발성 메모리에 저장된다. 명령 2가 수신될 때, 메모리에 저장되는 온도 정보가 송신된다. 명령 3이 수신될 때, 메모리에 저장된 정보는 삭제된다. 명령3은 메모리가 재기록가능한 비휘발성 메모리일 때에만 유효하다. 재기록가능한 비휘발성 메모리들은 EEPROM(전기 소거가능한 프로그램가능 판독 전용 메모리) 등을 포함한다.
게다가, 도29는 정보 처리 장치들(2921, 2922 및 2923)이 정보 처리 장치의 송신/수신 유닛을 통해서 무선 네트워크(2950)에 의해 시간에 따른 정보 등을 매니저(2940)의 정보 처리 장치로 송신하도록 하는 특정 범위를 커버하는 건물 A(2911)을 포함하는 영역 A(2901), 건물 B(2912)를 포함한 영역 B(2902), 및 건물 C(2913)을 포함한 영역 C(2903) 각각에 대해서 설정되는 본 실시예의 시스템의 예로서 모드를 도시한다. 이 경우에, 매니저(2940)의 정보 처리 장치(2942)는 정보 처리 장치들(2921, 2922, 및 2923)로 그리고 이로부터 정보 송신을 위한 송신/수신 유닛(2941)를 갖는다. 통신 네트워크(2950)로서, 인터넷 시스템이 사용될 수 있고 게다가, 전화선, 셀룰러 전화들과 같은 공중선, 및 LAN(근거리 통신망)이 인용될 수 있다. 통신 네트워크(2950)를 사용하는 통신 수단은 이-메일을 포함한다. 정보 처리 장치들(2921, 2922, 및 2923)은 판독기/기록기들(2914, 2915 및 2916)용 적어도 인터페이스 유닛들(2923, 2924 및 2925), 연산 처리 장치들(2926, 2927, 및 2928), 데이터베이스들(2929, 2930, 및 2931), 및 송신/수신 유닛들(2932, 2933 및 2934) 각각을 갖는다. 인터페이스 유닛들(2923, 2924, 및 2925)를 통해서 얻어진 정보는 필요한 경우 연산 처리 장치들(2926, 2927 및 2928)에 의해 처리되고 나서 데이터베이스들(2929, 2930, 및 2931)에 저장된다.
본 실시예는 순서도들과 관련하여 설명될 것이다. 도28A에 도시된 바와 같이, 본 실시예는 도로에서 무선 칩(3000)의 배치로 시작된다. 도로상의 초기 정보는 무선칩(S1)으로 입력된다. 이 때, 건설일 및 건물 구성요소들과 같은 초기 정보는 무선 칩(3000)의 메모리에 저장된다.
그 후, 도로에서 무선칩(3000)은 베이스 스테이션으로부터 명령 1을 갖는 무 선파들을 주기적으로 송신함으로써 주기적으로 전력을 공급받는다. 명령 1에 따라서, 그 순간에서 센서에 의해 검출되는 온도 정보는 메모리에 저장된다. 이 방식으로, 도로내 무선칩(3000)은 온도 정보(S2)를 저장하도록 허용된다. 이 때, 센서로부터 얻어지는 온도에 대한 정보는 무선 칩(3000)의 메모리에 기록된다. 온도 이외에 압력, 습도 등을 검출하기 위한 센서들을 제공함으로써, 이들에 대한 정보가 부가될 수 있다.
주기적으로, 무선 칩(3000)(예를 들어, 판독기/기록기(110)가 탑재된 차)으로 송신 및 수신을 실행하기 위한 수단은 명령 2를 무선 칩(3000)으로 송신하도록 사용되어 온도 정보를 수집한다. 이 방식으로, 저장된 정보가 얻어질 수 있다(S3). 따라서, 메모리로부터 얻어지는 시간에 따른 도로의 온도 정보가 얻어지고 수집되도록 된다. 이 때, 명령 3은 필요한 경우 무선 칩(3000)에서 정보를 소거하도록 송신될 수 있다.
시간에 따른 정보 및 수집된 초기 정보를 기초로 도로의 조건이 평가되고 보수의 타이밍이 판단될 수 있다(S4).
그 후, 시간에 따른 정보 등은 건물 등의 매니저에 의해 소유되는 정보 처리 장치에서 수집되어 이 정보 처리 장치에 의해 처리될 수 있다. 예를 들어, 보수의 타이밍은 열화 정도에 대응하는 정도로 결정될 수 있다. 게다가, 매니저에 의해 소유되는 서버에서, 보수의 시간 및 비용에 대한 추정치들이 계산될 수 있고 건설자에 대한 후보들로부터 선택이 행해질 수 있다. 그 후, 보수 타이밍은 비용, 시간 및 건설자를 고려하여 결정될 수 있다. 보수의 필요성이 이 방식으로 판단될 때, 전체 도로 또는 이 도로의 일부가 보수된다(S5).
전체 도로 또는 이 도로의 일부를 보수한 후, 시간에 따른 정보는 다시 보수 정보를 갖는 무선 칩(3000)에 저장되고(S2) 이 프로세스는 반복된다. 이 때, 새로운 무선 칩은 보수된 섹션에서 배치될 수 있다.
그 후, 이 프로세스는 건물의 파괴 또는 소멸로 종료된다.
또한, 시간에 따른 건물에 대한 온도 정보는 도로뿐만 아니라 건물의 벽, 천장 및 마루용 센서들을 갖는 무선칩들을 배열함으로써 수집된다. 예를 들어, 무선칩들은 도30B에 도시된 바와 같이 건물의 외벽들(3021) 및 계단들(3022)를 위하여 배치될 수 있다. 무선칩의 배치는 도로의 경우에서 처럼 무선 칩을 벽 또는 필라로 임플란팅하는 것을 포함한다. 그러나, 온도 센서를 갖는 무선칩(3000) 또는 습도 센서를 갖는 무선칩을 적용하는 경우에, 무선칩은 건물의 표면에서 부착될 수 있거나 건물을 구성하는 부재로 임플란트될 수 있는 반면에, 임플란트 모드는 압력 센서를 갖는 무선칩을 적용하는 경우에 바람직하다. 그 후, 건물이 노후하였는지를 결정할 수 있다. 건물에 제공되는 센서를 갖는 무선칩은 각 건물에서 하나 이상의 판독기들/기록들을 제공함으로써 송신이능하고 수신할 수 있는 범위에서 제공하도록 허용된다. 따라서, 판독기/기록기는 전원을 허용하고 무선 칩(3000)의 명령들의 송신들을 허용하고 무선칩(3000)으로부터 정보를 수신하도록 허용된다.
게다가, 보수의 경우에 사용자들로부터 요구들을 요청하는 기회는 제공될 수 있다. 예를 들어, 보수의 필요성이 결정될 때, 보수의 통지들은 매니저로부터 건물을 사용하는 사람들(사용자들)로 송신된다 (S6). 통지들에서, 보수에 대한 사용자 들의 요구들을 요청하는 내용이 설명된다. 사용자들로부터 요구 정보를 획득한 후(S7), 이 정보를 반영하는 보수가 실행될 수 있다(S8).
건물을 구성하는 건설자가 건물이 보수될 필요가 있는 온도, 습도, 압력 스트레스 조건들을 추정하기 위하여 온도, 습도, 또는 압력 스트레스에 대한 신뢰성 테스트를 적절하게 실행하는 것이 바람직하다. 정보 처리 장치에서, 수집된 정보는 보수를 필요로 하는지를 결정하도록 하기 위하여 이들 추정된 조건들과 비교한다.
이 건물 관리 시스템은 시간에 따른 스트레스에 관한 정보가 연속적으로 얻음으로써 건물 밖으로 나갈 필요가 없다. 그 후, 건물 보수에 관한 관리가 종합적으로 실행될 수 있다. 본 발명이 다수의 무선 칩들을 판독하는 경우에 특히 유요하고 이 애플리케이션 예에서 유용하게 적용될 수 있다는 점에 유의하여야 한다.
이 출원은 본원에 참조된 2005년 5월 30일에 일본 특허청에 출원된 일본 특허 출원 일련 번호 2005-157843를 기반으로 한다.

Claims (15)

  1. 반도체 장치에 있어서,
    교류 전압을 유도하는 공진 회로로서, -0.1V 내지 -24V 범위의 문턱 전압을 갖는 N-형 MOS 용량 소자를 포함하는, 상기 공진 회로;
    상기 공진 회로의 상기 N-형 MOS 용량 소자에 전기적으로 접속되고 전력을 무선으로 수신하는 코일;
    제어 회로;
    상기 교류 전압에 기초하여 생성된 전압을 상기 제어 회로에 공급하는 전원 회로를 포함하고,
    상기 N-형 MOS 용량 소자의 상기 문턱 전압의 절대치는 최소 동작 전원 전압의 1/2 내지 최대 동작 전원 전압의 2배의 범위 내에 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 N-형 MOS 용량 소자의 반도체 영역은 1×1017 atoms/cm3 내지 1×1020 atoms/cm3의 농도의 N-형 불순물 원소를 포함하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    교류 전압을 유도하는 공진 회로로서, 0.1V 내지 24V 범위의 문턱 전압을 갖는 P-형 MOS 용량 소자를 포함하는, 상기 공진 회로;
    상기 공진 회로의 상기 P-형 MOS 용량 소자에 전기적으로 접속되고 전력을 무선으로 수신하는 코일;
    제어 회로;
    상기 교류 전압에 기초하여 생성된 전압을 상기 제어 회로에 공급하는 전원 회로를 포함하고,
    상기 P-형 MOS 용량 소자의 상기 문턱 전압의 절대치는 최소 동작 전원 전압의 1/2 내지 최대 동작 전원 전압의 2배의 범위 내에 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 P-형 MOS 용량 소자의 반도체 영역은 1×1017 atoms/cm3 내지 1×1020 atoms/cm3의 농도의 P-형 불순물 원소를 포함하는, 반도체 장치.
  5. 제1항 또는 제3항에 있어서,
    유리 기판 또는 가요성 기판 위에 설치된 집적 회로를 더 포함하는, 반도체 장치.
  6. 제1항 또는 제3항에 있어서,
    박막 트랜지스터를 포함하는 집적 회로를 더 포함하는, 반도체 장치.
  7. 제1항 또는 제3항에 따른 상기 반도체 장치가 탑재된 지폐, 동전, 유가증권, 증서, 무기명 채권, 포장용 용기, 서적, 기록 매체, 탈것, 식품, 의류, 보건 용품, 생활 용품, 약품, 또는 전자 기기.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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