JP2001094419A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JP2001094419A
JP2001094419A JP27053799A JP27053799A JP2001094419A JP 2001094419 A JP2001094419 A JP 2001094419A JP 27053799 A JP27053799 A JP 27053799A JP 27053799 A JP27053799 A JP 27053799A JP 2001094419 A JP2001094419 A JP 2001094419A
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Takao Yume
孝夫 湯目
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract

(57)【要約】 【課題】ＰＬＬ出力周波数を大幅に変更する際でも所望
のロックレンジを簡単に得るように、環境変化の影響を
受けずに広い周波数範囲にわたって、ジッタ成分が最小
限に抑制されたＰＬＬ出力信号を安定に供給する。 【解決手段】ＶＣＯ20として可変周波数構成のリングオ
シレータを使用したＰＬＬ回路において、指定されるＰ
ＬＬ出力周波数を中央領域に含むロックレンジを有する
リングオシレータの遅延回路段数の情報を記憶しておく
記憶・制御回路40を具備し、リングオシレータは、指定
されたＰＬＬ出力周波数を中央領域に含むロックレンジ
を有するように遅延回路21の段数が記憶・制御回路によ
り選択制御され、分周回路30は、基準信号周波数に対す
るＰＬＬ出力周波数の逓倍数に対応する分周比が選択制
御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（位相同期
ループ）回路に係り、特にＶＣＯ回路（電圧制御発振回
路）として多段接続された遅延回路の遅延段数を選択可
能なリングオシレータを用いたＰＬＬ回路に関するもの
で、各種のＬＳＩ（大規模集積回路）に使用されるもの
である。
【０００２】
【従来の技術】図５は、ＰＬＬ回路の基本構成を示すブ
ロック図である。
【０００３】このＰＬＬ回路において、51は位相比較回
路、52はチャージポンプ回路、53はＬＰＦ（低域通過フ
ィルタ）、54はＶＣＯ回路、55は分周回路である。
【０００４】図６は、図５中の分周回路55の一例を示す
ブロック図である。
【０００５】この分周回路は、複数段のフリップフロッ
プ（Ｆ／Ｆ）回路61からなる。
【０００６】図７は、図５中のＶＣＯ回路54の一例を示
すブロック図である。
【０００７】このＶＣＯ回路は、電圧可変型のインバー
タ遅延回路IVがループ状に奇数段（本例では７段）接続
された周波数可変型のリングオシレータからなる。
【０００８】上記構成のリングオシレータをＶＣＯ回路
54として用いる従来のＰＬＬ回路では、リングオシレー
タ54の出力を分周回路55でＭ分周し、この分周出力と基
準信号を位相比較回路51で比較し、比較出力に対応した
制御電圧をチャージポンプ回路52およびＬＰＦ53で生成
してリングオシレータ54のインバータ遅延回路IVの遅延
時間量制御入力として供給する。
【０００９】これにより、分周出力の位相が基準信号の
位相と同じになるようにループ制御が行われ、ループ制
御が安定した状態（ロック状態）では、リングオシレー
タ54は基準信号周波数をＭ逓倍した周波数で発振した状
態になる。そして、リングオシレータ54の出力信号（Ｐ
ＬＬ出力）は、例えばシステムクロックとして各種の回
路に供給される。
【００１０】なお、前記したようにＰＬＬ回路がロック
状態になると、分周出力と基準信号に位相差が生じない
限り、安定した状態が継続することになる。このロック
状態をＰＬＬ回路が保持し得る周波数範囲をロックレン
ジと言う。このロックレンジは、インバータ遅延回路IV
の段数により異なる。
【００１１】図８は、図７のリングオシレータにおける
インバータ遅延回路IVの段数が５、７、９の場合とＰＬ
Ｌ出力周波数（システムクロック周波数）のロックレン
ジA、B 、C との関係の一例を示す。
【００１２】即ち、インバータ遅延回路IVの段数に応じ
て、遅延回路全体の遅延時間量はステップ状に大きく変
化し、インバータ遅延回路IVの段数を固定した状態でイ
ンバータ遅延回路IVの遅延時間量を変化させる（変化量
は小さい）ことにより遅延回路全体の遅延時間量は一定
範囲内でほぼ連続的に変化する。
【００１３】したがって、上記構成のＰＬＬ回路によれ
ば、リングオシレータ54の発振周波数は、インバータ遅
延回路IVの段数により大体は決まるが、インバータ遅延
回路IVの遅延時間量の制御によりロック状態になる。
【００１４】ところで、従来のリングオシレータをＶＣ
Ｏとして用いたＰＬＬ回路においては、図８に示したよ
うに、インバータ遅延回路IVの段数を変更した場合に、
それぞれのロックレンジの一端部同士がオーバーラップ
する。例えば遅延回路IVが７段のリングオシレータのロ
ックレンジB と５段のリングオシレータのロックレンジ
A の一端部同士がオーバーラップし、遅延回路IVが７段
のリングオシレータのロックレンジB と９段のリングオ
シレータのロックレンジC の一端部同士がオーバーラッ
プする。
【００１５】従来は、製品仕様のＰＬＬ出力周波数に応
じてインバータ遅延回路IVの段数が一旦決定されると、
その段数により決まるロックレンジ（周波数帯域幅）が
固定的に決まる。
【００１６】そして、固定的に決まっているロックレン
ジの境界付近でロック状態になる場合があるが、ロック
レンジの境界付近（例えばロックレンジB 、C の境界付
近をBCで表わしている）では、素子の製造ばらつきや環
境条件等の影響により、ＰＬＬ動作の安定性が確保され
ず、システムクロックの安定供給ができなくなる場合が
ある。
【００１７】また、リングオシレータの遅延回路IVの段
数により決まるロックレンジを拡大することが考えられ
るが、ロックレンジの境界付近では、やはりＰＬＬ動作
の安定性が確保されず、ＰＬＬ出力周波数のジッタ（出
力信号のエッジの揺れ）が発生し、ＰＬＬ特性が劣化す
る。
【００１８】また、従来のＰＬＬ回路は、製品仕様に応
じてＰＬＬ出力周波数を大幅に変更する毎に、所望のロ
ックレンジが得られるようにリングオシレータの遅延回
路IVの段数の変更設計（マスクパターンの再設計）を行
う必要があり、設計期間の延長によるコストアップをま
ねき、迅速な製品化を行う上で支障が生じていた。
【００１９】
【発明が解決しようとする課題】上記したように従来の
ＰＬＬ回路にＶＣＯとして使用されるリングオシレータ
は、固定的に決まっているロックレンジの境界付近でロ
ック状態になる場合には、ＰＬＬ動作の安定性が確保さ
れず、システムクロックの安定供給ができなくなるとい
う問題があった。また、製品仕様に応じてＰＬＬ出力周
波数を大幅に変更する毎に、所望のロックレンジが得ら
れるようにリングオシレータの遅延回路の段数の変更設
計を行う必要があり、コストアップをまねき、迅速な製
品化を行う上で支障が生じるという問題があった。
【００２０】本発明は上記の問題点を解決すべくなされ
たもので、指定されたＰＬＬ出力周波数をロックレンジ
の中央領域に設定してＰＬＬ動作の安定性を確保でき、
ＰＬＬ出力周波数を大幅に変更する際でも所望のロック
レンジが得られるようにリングオシレータの遅延回路の
段数を簡単に切り換え可能であり、遅延回路の段数の変
更設計を不要化でき、コストアップを抑制でき、迅速な
製品化が可能になるＰＬＬ回路を提供することを目的と
する。
【００２１】
【課題を解決するための手段】本発明のＰＬＬ回路は、
ＶＣＯとして使用されるリングオシレータと、前記リン
グオシレータの出力信号を分周する分周回路と、前記分
周回路の分周出力と基準信号を比較する位相比較回路
と、前記位相比較回路の比較出力に対応し、前記リング
オシレータに入力される制御電圧を生成する制御電圧生
成回路と、指定されたＰＬＬ出力周波数に基づき前記リ
ングオシレータの遅延回路段数を制御する制御信号を生
成する制御回路とを具備したことを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００２３】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るＰＬＬ回路を示す。
【００２４】図１において、51は位相比較回路、52はチ
ャージポンプ回路、53はＬＰＦ（低域通過フィルタ）、
20はＶＣＯ回路（リングオシレータ）、30は分周回路、
40は記憶・制御回路である。
【００２５】このＰＬＬ回路は、図５を参照して前述し
たＰＬＬ回路と比べて、次の２点が異なり、その他は同
じであるので図５中と同一符号を付している。
【００２６】（１）ＰＬＬ出力周波数に対して適正なロ
ックレンジを有するリングオシレータ20の遅延回路段数
の情報を記憶しておき、所望時に指定されたＰＬＬ出力
周波数に対する記憶情報に基ずいてリングオシレータ20
の遅延回路段数および分周回路30の分周比を制御する記
憶・制御回路40が同じＬＳＩチップ上に内蔵されてい
る。上記適正なロックレンジとは、指定されたＰＬＬ出
力周波数を中央領域に含むロックレンジ（このロックレ
ンジの一端部ではなく、より中心部にＰＬＬ出力周波数
が存在すること）を意味する。
【００２７】なお、本例では、記憶・制御回路40は、Ｐ
ＬＬ出力周波数だけではなく、ＰＬＬ出力周波数と位相
比較回路51に入力する基準信号の周波数との関係に対応
して一層適正なロックレンジを有する遅延回路段数の情
報を記憶している。
【００２８】（２）所望時に、リングオシレータ20の遅
延回路の遅延段数および分周回路30の分周数が記憶・制
御回路40により切り換え制御される。
【００２９】図２は、図１中のＶＣＯ回路20として使用
されている周波数可変型のリングオシレータの一例を示
すブロック図である。
【００３０】このリングオシレータは、多段接続された
電圧可変型のインバータ遅延回路21と、この多段接続さ
れたインバータ遅延回路21のうちで使用する遅延段数を
選択する段数選択回路22を有する。この段数選択回路22
として、後述する周波数制御回路42からの制御信号に基
づいて、多段接続されたインバータ遅延回路21の奇数段
の出力信号を択一的に選択して初段遅延回路への帰還経
路に供給する第１のマルチプレクサ22が用いられてい
る。
【００３１】なお、上記リングオシレータ20の出力信号
は、分周回路30に供給されるとともにＰＬＬ出力信号と
して所望の回路（図示せず）に供給される。
【００３２】上記多段接続されたインバータ遅延回路21
のうちの選択した遅延段数とＰＬＬ出力周波数のロック
レンジとの関係は、例えば図８を参照して前述したよう
な特性（ＰＬＬ出力周波数特性）を有する。
【００３３】即ち、インバータ遅延回路21の遅延段数を
変化させると遅延回路全体の遅延時間量はステップ状に
大きく変化し、インバータ遅延回路21の遅延段数を固定
した状態でインバータ遅延回路21の遅延時間量を制御電
圧入力により変化させると遅延回路全体の遅延時間量は
一定範囲内でほぼ連続的に変化する。
【００３４】この場合、リングオシレータ20のインバー
タ遅延回路21の段数が２段異なるもの同士（例えば遅延
回路21が７段、５段のもの、あるいは、遅延回路21が７
段、９段のもの）は、ロックレンジの一端部がオーバー
ラップする。
【００３５】図３は、図１中の分周回路30の一例を示す
ブロック図である。
【００３６】この分周回路は、多段接続されたＦ／Ｆ回
路31と、この多段接続されたＦ／Ｆ回路31のうちで使用
する分周段数を選択する分周比選択回路32を有する。こ
の分周比選択回路32として、周波数制御回路42からの制
御信号に基ずいて、多段接続されたＦ／Ｆ回路31のうち
の分周出力段を択一的に選択して位相比較回路51に供給
する第２のマルチプレクサ32が用いられている。この分
周比は、基準信号周波数に対するＰＬＬ出力周波数の逓
倍数に対応する。
【００３７】図４は、図１中の記憶・制御回路40の一例
を示すブロック図である。
【００３８】この記憶・制御回路は、指定されたＰＬＬ
出力周波数を中央領域に含むロックレンジを持つリング
オシレータの遅延回路段数情報を記憶するデータテーブ
ル41（例えばマスクＲＯＭ）と、外部から指定されたＰ
ＬＬ出力周波数データおよび基準信号周波数またはＶＣ
Ｏ回路の出力周波数を参照してデータテーブル41の読み
出しを制御するとともに、読み出し情報に基づいてリン
グオシレータ20の遅延回路段数および分周回路30の分周
比を制御するための制御信号を生成する周波数制御回路
42を有する。
【００３９】ここでは、制御信号をデータテーブルの情
報に基づいて生成しているが、基準周波数信号とＶＣＯ
回路の出力周波数とから制御信号をハード的に生成して
もよい。
【００４０】図１の構成のＰＬＬ回路の基本的な動作
は、図２に示したリングオシレータ20の出力を図３に示
した分周回路30でＭ分周し、この分周出力と基準信号を
位相比較回路51で比較し、比較出力に対応した制御電圧
をチャージポンプ回路52およびＬＰＦ53で生成してリン
グオシレータ20のインバータ遅延回路21の遅延時間量制
御入力として供給する。
【００４１】これにより、分周出力の位相が基準信号の
位相と同じになるようにループ制御が行われ、ループ制
御が安定したロック状態では、リングオシレータ20は基
準信号の周波数のＭ逓倍した周波数で発振した状態にな
る。そして、リングオシレータ20の出力信号（ＰＬＬ出
力）は、例えばシステムクロックとして各種の回路に供
給される。
【００４２】そして、記憶・制御回路40は、所望時（例
えば出荷段階とか実使用状態）にＰＬＬ出力周波数が指
定されると、基準信号周波数を参照して適正なロックレ
ンジを持つリングオシレータの遅延回路段数情報を読み
出し、この読み出し情報に基づいてリングオシレータ20
の遅延回路段数と分周回路30の分周比を制御する。
【００４３】即ち、指定されたＰＬＬ出力周波数に対し
て、例えばリングオシレータの遅延段数＝７の場合のロ
ックレンジB よりも遅延段数＝９の場合のロックレンジ
C の方が適正であれば、遅延段数＝７の状態から遅延段
数＝９の状態へ切り換える。また、例えばリングオシレ
ータの遅延段数＝７の場合のロックレンジB よりも遅延
段数＝５の場合のロックレンジA の方が適正であれば、
リングオシレータの遅延段数＝７の状態から遅延段数＝
５の状態へ切り換える。
【００４４】上記第１の実施の形態のＰＬＬ回路によれ
ば、指定されたＰＬＬ出力周波数をロックレンジの中央
領域に設定してＰＬＬ動作の安定性を確保できる。ま
た、ＰＬＬ出力周波数を大幅に変更する際でも、リング
オシレータの遅延回路の段数を簡単に切り換え可能であ
り、所望のロックレンジが得られるようになり、ＰＬＬ
出力周波数をロックレンジの中央領域に保つことが可能
になる。
【００４５】したがって、環境変化の影響を受けずに広
い周波数範囲にわたって、ジッタ成分が最小限に抑制さ
れたＰＬＬ出力信号を安定に供給することが可能にな
る。
【００４６】しかも、ＰＬＬ出力周波数を変更する際
に、遅延回路段数の変更設計（マスクパターンの再設
計）や設計期間の延長によるコストアップを防止でき、
迅速な製品化が可能になる。
【００４７】＜第１の実施の形態の変形例＞前記リング
オシレータ20として、反転型のインバータ遅延回路21に
代えて、非反転型の遅延回路を用いる場合には、帰還ル
ープ内に反転回路を挿入すればよく、遅延回路の遅延段
数は、奇数段に限らず、偶数段でもよい。
【００４８】＜第２の実施の形態＞前記第１の実施の形
態では、多段接続された遅延回路21のうちで使用する段
数をマルチプレクサ22で選択したが、これに限らず、イ
ンバータ遅延回路21の接続段数が異なる複数組の遅延回
路を設けておき、所望の接続段数を有する１組の遅延回
路をマルチプレクサで選択するように変更することが可
能である。
【００４９】
【発明の効果】上述したように本発明のＰＬＬ回路によ
れば、指定されたＰＬＬ出力周波数をロックレンジの中
央領域に設定してＰＬＬ動作の安定性を確保でき、ＰＬ
Ｌ出力周波数を大幅に変更する際でもリングオシレータ
の遅延回路の段数を簡単に切り換え可能であり、所望の
ロックレンジが得られるようになり、ＰＬＬ出力周波数
をロックレンジの中央領域に保つことが可能になる。
【００５０】したがって、環境変化の影響を受けずに広
い周波数範囲にわたって、ジッタ成分が最小限に抑制さ
れたＰＬＬ出力信号を安定に供給することが可能にな
り、しかも、遅延回路段数の変更設計を省略でき、コス
トアップを抑制でき、迅速な製品化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＰＬＬ回路を
示すブロック図。
【図２】図１中のＶＣＯ回路の一例を示すブロック図。
【図３】図１中の分周回路の一例を示すブロック図。
【図４】図１中の記憶・制御回路の一例を示すブロック
図。
【図５】従来のＰＬＬ回路を示すブロック図。
【図６】図５中の分周回路の一例を示すブロック図。
【図７】図５中のＶＣＯ回路の一例を示すブロック図。
【図８】図７中のリングオシレータにおけるインバータ
遅延回路の遅延段数の段数が５、７、９の場合における
ロックレンジの関係の一例を示す特性図。
【符号の説明】
20…ＶＣＯ回路（リングオシレータ）、 21…遅延回路、 22…第１のマルチプレクサ、 30…分周回路、 31…Ｆ／Ｆ回路、 32…第２のマルチプレクサ、 40…記憶・制御回路、 41…データテーブル、 42…周波数制御回路、 51…位相比較回路、 52…チャージポンプ回路、 53…ＬＰＦ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J043 AA01 AA14 AA22 EE01 LL01 5J106 AA04 CC01 CC24 CC38 CC41 DD32 GG01 HH01 HH10 JJ01 KK12 KK25 KK36 PP02 PP03 QQ01 QQ07 QQ12 RR12 RR17 RR20

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＶＣＯとして使用されるリングオシレー
    タと、 前記リングオシレータの出力信号を分周する分周回路
    と、 前記分周回路の分周出力と基準信号を比較する位相比較
    回路と、 前記位相比較回路の比較出力に対応し、前記リングオシ
    レータに入力される制御電圧を生成する制御電圧生成回
    路と、 指定されたＰＬＬ出力周波数に基づき前記リングオシレ
    ータの遅延回路段数を制御する制御信号を生成する制御
    回路とを具備したことを特徴とするＰＬＬ回路。
  2. 【請求項２】 前記指定されたＰＬＬ出力周波数を中央
    領域に含むロックレンジを持つリングオシレータの遅延
    回路段数情報を記憶するデータテーブルをさらに具備
    し、 前記制御回路は、指定されたＰＬＬ出力周波数を参照し
    て前記データテーブルの読み出しを制御するとともに、
    読み出し情報に基づいて前記リングオシレータの遅延回
    路段数および前記分周回路の分周比を制御するための制
    御信号を生成することを特徴とする請求項１記載のＰＬ
    Ｌ回路。
  3. 【請求項３】 前記指定されたＰＬＬ出力周波数と前記
    位相比較回路に入力する基準信号周波数との関係に対応
    して適正なロックレンジを持つリングオシレータの遅延
    回路段数情報を記憶するデータテーブルをさらに具備
    し、 前記制御回路は、指定されたＰＬＬ出力周波数および前
    記基準信号周波数を参照して前記データテーブルの読み
    出しを制御するとともに、読み出し情報に基づいて前記
    リングオシレータの遅延回路段数および前記分周回路の
    分周比を制御するための制御信号を生成することを特徴
    とする請求項１記載のＰＬＬ回路。
  4. 【請求項４】 前記リングオシレータは、 多段接続されたインバータ遅延回路と、 前記多段接続されたインバータ遅延回路の奇数段の出力
    信号を択一的に選択して初段遅延回路への帰還ループに
    供給する第１のマルチプレクサとを具備することを特徴
    とする請求項１乃至３のいずれか１項に記載のＰＬＬ回
    路。
  5. 【請求項５】 前記分周回路は、 多段接続されたフリップフロップ回路と、 前記多段接続されたフリップフロップ回路のうちの分周
    出力段を択一的に選択して前記位相比較回路に供給する
    第２のマルチプレクサとを具備することを特徴とする請
    求項１乃至４のいずれか１項に記載のＰＬＬ回路。
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