JP2006165696A - 遅延安定化回路および半導体集積回路 - Google Patents

遅延安定化回路および半導体集積回路 Download PDF

Info

Publication number
JP2006165696A
JP2006165696A JP2004350377A JP2004350377A JP2006165696A JP 2006165696 A JP2006165696 A JP 2006165696A JP 2004350377 A JP2004350377 A JP 2004350377A JP 2004350377 A JP2004350377 A JP 2004350377A JP 2006165696 A JP2006165696 A JP 2006165696A
Authority
JP
Japan
Prior art keywords
circuit
delay
variable delay
noise filter
ring oscillator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004350377A
Other languages
English (en)
Inventor
Ichiro Kumada
一郎 隈田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2004350377A priority Critical patent/JP2006165696A/ja
Priority to US11/292,637 priority patent/US20060232308A9/en
Publication of JP2006165696A publication Critical patent/JP2006165696A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

【課題】遅延または周波数の安定度低下やコスト増加を抑えることができ、設計時間も短縮することが可能な遅延安定化回路および半導体集積回路を提供する。
【解決手段】キャパシタと抵抗からなるパッシブなノイズフィルタ１３と、ノイズフィル１３を経由して電源の電力が供給される論理ゲートを含む可変遅延回路１１１を含むリングオシレータ１３と、外部から入力されたクロックを基準に用いて可変遅延回路１１１の遅延変動を抑えるための遅延制御信号ＤＣＴＬを可変遅延回路１１１に出力するフィードバック制御回路１２と、を有し、リングオシレータ１３によりクロックＣＬＫを出力する。
【選択図】図１

Description

本発明は、PLL(Phase locked loop)やDLL(Delay locked loop)などの遅延フィードバック制御機構を有する遅延安定化回路および半導体集積回路に関するものである。
遅延安定化回路の出力を反転して入力へ戻し定常発振させるとPLL(Phase locked loop)となる。
また、遅延安定化回路をオープンループで用いるものとしてDDR（Double Data Rate） DRAMのインターフェイス回路などに用いられるDLL(Delay locked loop)がある。
これらPLLやDLLなどの遅延フィードバック制御機構をもつ遅延安定化回路においては、フィードバック周期より十分長い周期の周波数成分をもつ電源ノイズであれば、遅延のフィードバック制御によりその影響はほとんど吸収される。
しかし、遅延のフィードバック周期より短い周波数成分をもつ急峻な電源変動やノイズが発生した場合その影響で遅延が変動してしまう。
そのような電源変動の影響を軽減するため、アナログ式では、電源電圧安定化回路をオンチップで付加したり電圧変動の影響抑制機能を可変遅延回路に盛り込む場合がある。
しかしながら、アナログ式はデジタル式にくらべ回路のサイズが大きくなりやすく、また設計にも時間がかかる。
一方、論理ゲートのみで構成されたデジタル式では、プロセスの世代交代が進むにつれて回路規模や消費電力を小さくしやすいし、設計も容易である。
しかしながら、電源電圧変動により論理ゲートの遅延が変動するため、フィードバック制御が追いつかない高周波数成分のノイズの影響を遅延回路そのものの工夫で抑えることは難しい。
そこで、デジタル式において高い遅延精度が要求される場合は、オンチップのトランジスタを用いた電圧安定化回路と併用するか、または外部に専用安定化電源を設けることになるが、その分コストが高くなっていた。
パッシブな素子のみによる電源フィルタの利用については抵抗とキャパシタによるフィルタの場合は、常識的に抵抗による電圧降下があることから使われていない。
また、一般電源に使われるインダクタやインダクタとキャパシタの組み合わせによるフィルタは共振周波数をもつ。
そのため電源投入および切断時の電圧の暴れや、共振周波数に近い成分が多いノイズが来た場合の電圧変動が大きく使いにくかった。さらにインダクタはLSI上への実装が難しい。
本発明の目的は、遅延または周波数の安定度低下やコスト増加を抑えることができ、設計時間も短縮することが可能な遅延安定化回路および半導体集積回路を提供することにある。
上記目的を達成するため、本発明の第１の観点の遅延安定化回路は、キャパシタと抵抗からなるパッシブなノイズフィルタと、上記ノイズフィルを経由して電源の電力が供給される論理ゲートを含む可変遅延回路と、外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるためのフィードバック制御回路とを有する。
好適には、上記ノイズフィルタを構成する抵抗が可変遅延回路と同じ集積回路上に実装され、チップ外部にノイズフィルタを構成するキャパシタのみを接続するためのピンを持ち、そのピンにノイズフィルタを構成するキャパシタが接続される。
また、好適には、上記ノイズフィルタを形成する抵抗とキャパシタが上記可変遅延回路と集積回路上に実装される。
好適には、少なくとも上記可変遅延回路が同じ集積回路上に実装された他の回路と電源が分離され、上記ノイズフィルタによって電源による電力が供給される。
好適には、上記ノイズフィルタの時定数は、上記遅延フィードバック制御の周期より十分に大きくなるように設定されている。
本発明の第２の観点の遅延安定化回路は、キャパシタと抵抗からなるパッシブなノイズフィルタと、上記ノイズフィルを経由して電源の電力が供給される論理ゲートを含む可変遅延回路を含むリングオシレータと、外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記可変遅延回路に出力するフィードバック制御回路と、を有し、上記リングオシレータによりクロックを出力する。
本発明の第３の観点の遅延安定化回路は、キャパシタと抵抗からなるパッシブなノイズフィルタと、上記ノイズフィルを経由して電源の電力が供給される論理ゲートを含む可変遅延回路を含むリングオシレータと、上記ノイズフィルを経由して電源の電力が供給され、入力信号を遅延制御信号に応じた遅延量をもって遅延する少なくとも一つの出力用遅延可変回路と、外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記リングオシレータの可変遅延回路および上記出力用可変遅延回路に出力するフィードバック制御回路とを有する。
本発明の第４の観点の半導体集積回路は、キャパシタと抵抗からなるパッシブなノイズフィルタと、論理ゲートを含む可変遅延回路を含み、クロックを出力するリングオシレータと、外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記可変遅延回路に出力するフィードバック制御回路と、上記リングオシレータの出力クロックを動作クロックとするロジック回路と、を有し、少なくもとリングオシレータ、フィードバック制御回路、およびロジック回路が同一の集積回路に実装され、少なくとも上記ロジック回路には電源による電力が供給され、上記リングオシレータおよびフィードバック制御回路のうち、少なくもとリングオシレータの可変遅延回路には、上記ノイズフィルタを経由した電源の電力が供給される。
本発明の第５の観点の半導体集積回路は、キャパシタと抵抗からなるパッシブなノイズフィルタと、論理ゲートを含む可変遅延回路を含むリングオシレータと、上記ノイズフィルを経由して電源の電力が供給され、入力信号を遅延制御信号に応じた遅延量をもって遅延する少なくとも一つの出力用遅延可変回路と、外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記リングオシレータの可変遅延回路および上記出力用可変遅延回路に出力するフィードバック制御回路と、上記出力用可変遅延回路の出力信号を受けて所定の処理を行うロジック回路と、を有し、少なくもと出力用可変遅延回路、リングオシレータ、フィードバック制御回路、およびロジック回路が同一の集積回路に実装され、少なくとも上記ロジック回路には電源による電力が供給され、上記出力用可変遅延回路、リングオシレータおよびフィードバック制御回路のうち、少なくもと出力用可変遅延回路、リングオシレータの可変遅延回路には、上記ノイズフィルタを経由した電源の電力が供給される。
本発明によれば、ノイズフィルタは、キャパシタと抵抗からなるパッシブな電源フィルタ（ＣＲパッシブフィルタ）として機能し、元電源による電源電圧を遅延安定化回路全体、または可変遅延回路を含む一部分に対し、抵抗とキャパシタからなるパッシブな電源フィルタを通した電力を駆動電力として供給する。
本発明によれば、遅延または周波数の安定度低下やコスト増加を抑えることができ、設計時間も短縮することができる。
以下、本発明の実施形態を添付図面に関連付けて説明する。
＜第１実施形態＞
図１は、本発明に係る遅延安定化回路の第１の実施形態を示す回路図である。
本第１の実施形態の遅延安定化回路は、ＰＬＬとした場合の構成例である。
本第１の実施形態の遅延安定化回路１０は、図１に示すように、リングオシレータ１１、遅延フィードバック制御回路１２、およびノイズフィルタ（電源フィルタ）１３を主構成要素として有している。
本実施形態においては、後で詳述するように、キャパシタと抵抗とからなるパッシブなフィルタとして構成され、図示しない元電源からの電源電圧ＶＤＤを電圧Ｖｆとして、リングオシレータ１１、またはリングオシレータ１１および遅延フィードバック制御回路１２の両者に供給する。
リングオシレータ１１は、可変遅延回路１１１、および可変遅延回路１１１の出力に入力端子が接続され、入力に出力端子が接続されたインバータ１１２によりリング状に構成されている。
リングオシレータ１１は、ノイズフィルタ１３を経由した電源電圧Ｖｆを駆動電力として供給され、発振クロックＣＬＫを、遅延制御信号ＤＣＴＬに応じた遅延量をもって遅延させて出力する。
このリングオシレータ１１は、遅延測定用信号発生回路として機能する。
上記の遅延測定用信号発生回路は可変遅延回路の遅延と比例する遅延、または発振周期をもつ遅延測定用信号を出力するものである。
PLLのように可変遅延回路をリングオシレータとして利用する場合は遅延測定用信号発生回路は可変遅延回路そのもので兼用できる。
可変遅延回路１１１は、ロジック（論理）ゲートで構成されるデジタル式の可変遅延回路であって、遅延フィードバック制御回路１２による遅延制御信号ＤＣＴＬにより遅延変動を少なくなるように制御され、遅延制御信号ＤＣＴＬに応じた遅延量をもってクロックＣＬＫを出力する。
図２は、本発明に係るデジタル式可変遅延回路の第１の構成例を示す回路図である。
図２の可変遅延回路１１１Ａは、入力信号ＩＮの供給ライン（図１の構成ではインバータ１１２の出力ライン）に対して直列に接続された複数の遅延素子（バッファ）ＤＬ１Ａ〜ＤＬｎＡと、遅延制御信号ＤＣＴＬに応じて各遅延素子ＤＬ１Ａ〜ＤＬｎＡの出力のうちのいずれかを選択して出力するセレクタＳＥＬ１Ａとを有する。
図３は、本発明に係るデジタル式可変遅延回路の第２の構成例を示す回路図である。
図３の可変遅延回路１１１Ｂは、入力信号ＩＮの供給ライン（図１の構成ではインバータ１１２の出力ライン）に対して並列に接続された複数の遅延素子（バッファ）ＤＬ１Ｂ〜ＤＬｎＢと、遅延制御信号ＤＣＴＬに応じて各遅延素子ＤＬ１Ｂ〜ＤＬｎＢの出力のうちのいずれかを選択して出力するセレクタＳＥＬ１Ｂとを有する。
図３の可変遅延回路１１１Ｂは、各遅延素子ＤＬ１Ｂ〜ＤＬｎＢの出力配線長を変える等で、負荷容量を変えて、異なる遅延を生成している。
以上の構成を有するリングオシレータ１１は、上述したように、遅延測定用信号発生回路として機能し、この遅延測定用信号発生回路は、可変遅延回路１１１の遅延と比例する遅延、または発振周期をもつ遅延測定用信号ＣＬＫを外部および遅延フィードバック制御回路１２に出力する。
遅延フィードバック制御回路１２は、外部から入力される基準クロックＲＣＬＫとリングオシレータ１１の出力信号ＣＬＫとの位相および周波数を比較して、リングオシレータ１１の可変遅延回路１１１の遅延変動を抑えるための遅延制御信号ＤＣＴＬを生成し、可変遅延回路１１１に出力する。
図４は、本発明に係る遅延フィードバック制御回路の構成例を示すブロック図である。
図４の遅延フィードバック制御回路１２は、分周回路１２１，１２２、位相周波数比較器１２３、および遅延制御信号生成回路１２４を有する。
分周回路１２１は、外部から入力される基準クロックＲＣＬＫの周波数を所定の分周比をもって分周して位相周波数比較器１２３に出力する。
分周回路１２２は、リングオシレータ１１の出力クロックＣＬＫの周波数を所定の分周比をもって分周して位相周波数比較器１２３に出力する。
位相周波数比較器１２３は、分周器１２１，１２２による基準クロックとクロックとの位相、周波数を比較し、比較結果を遅延制御信号生成回路１２４に出力する。
遅延制御信号生成回路１２４は、位相周波数比較器１２３の比較結果およびリングオシレータ１１の出力クロックＣＬＫを受けて、可変遅延回路１１１の遅延量を制御するための遅延制御信号ＤＣＴＬを生成し、可変遅延回路１１１に出力する。
ノイズフィルタ１３は、キャパシタと抵抗からなるパッシブな電源フィルタ（ＣＲパッシブフィルタ）として機能し、図示しない元電源による電源電圧ＶＤＤを遅延安定化回路１０全体、または可変遅延回路１１１を含む一部分（図１の構成ではリングオシレータ）に対し、抵抗とキャパシタからなるパッシブな電源フィルタを通した電圧Ｖｆを駆動電力として供給する。
図５は、本発明に係るノイズフィルタ（ＣＲパッシブフィルタ）の第１の構成例を示す回路図である。
図５のＣＲパッシブフィルタ１３Ａは、抵抗Ｒ１とキャパシタＣ１とを含む、１段構成のフィルタとして形成されている。
抵抗Ｒ１の一端が元電源の電源電圧ＶＤＤの供給ラインに接続され、他端がキャパシタＣ１の第１電極に接続されて、その接続ノードＮＤ１によりフィルタリング後の電圧Ｖｆを出力する。キャパシタＣ１の第２電極は接地されている。
図６は、本発明に係るノイズフィルタ（ＣＲパッシブフィルタ）の第２の構成例を示す回路図である。
図５のＣＲパッシブフィルタ１３Ｂは、抵抗Ｒ１，Ｒ２とキャパシタＣ１，Ｃ２とを含む、２段構成のフィルタとして形成されている。
抵抗Ｒ１の一端が元電源の電源電圧ＶＤＤの供給ラインに接続され、他端がキャパシタＣ１の第１電極に接続されて、キャパシタＣ１の第２電極が接地されている。抵抗Ｒ２の一端が抵抗Ｒ１とキャパシタＣ１との接続ノードＮＤ１に接続され、他端がキャパシタＣ２の第２電極に接続され、その接続ノードＮＤ２によりフィルタリング後の電圧Ｖｆを出力する。キャパシタＣ２の第２電極は接地されている。
このような構成を有するノイズフィルタ１１は、後で詳述するように、ＰＬＬ（あるいはＤＬＬ）として構成される遅延安定化回路がＬＳＩに搭載される場合であって、ＬＳＩ上に大きなノイズ源となる他のロジック回路が存在する場合は、それらのノイズ源となる回路と可変遅延回路または遅延安定化回路全体または遅延安定化回路の遅延安定に影響の大きい部分をノイズ源となる他のロジック回路から電源分離するために配置される。
ノイズフィルタ（電源フィルタ）の抵抗Ｒの値はデジタル回路が問題なく動くような電圧降下の小さい値とし、キャパシタＣの容量は要求される遅延の安定度が得られるような値を選択する。
より具体的には以下のような条件を満たす値を用いる。
元電源の電圧をVDD、電源フィルタの出力側電圧をＶｆ、デジタル回路の下限電源電圧をＶmin 外部からの電源ノイズのPeak-to-Peak値をＶnoise としたとき、
条件1. 常に、Ｖｆ ≧ Ｖmin、
条件2. VDDを中心に電圧振れ幅＝Ｖnoise幅で、パルス長が遅延安定化回路のフィードバック周期より十分長い（たとえば10倍）方形波をノイズ付きの電源電圧として電源フィルタ経由で遅延安定化回路へ入力した場合に遅延回路の動作において所望の遅延安定度が得られる。
以上の条件２を満たすことにより、いろいろな波形の電源ノイズが入力されても、ＣＲの電源フィルタとフィードバック回路により所望の遅延安定度が得られる。
上記１、２の条件はともにスパイス（SPICE）によるシミュレーションや実回路の測定で検証し、抵抗値や容量値を決めることができる。
1.の条件を満たせない場合はフィルタの抵抗値を小さくしてゆけばよい。
2.の条件を満たせない場合はキャパシタ容量を大きくするか、または1の条件を満たす範囲内で抵抗値を大きくしてゆくか、または1の条件を満たした上でフィルタの段数を増やせばよい。
条件2でノイズとして方形波を用いているのは方形波の立ち上がりまたは下がりの時間が遅延フィードバック周期に比べて十分短ければ遅延変動のフィードバック動作による修正が方形波の立ち上がりまたは下がりの直後には効かず、そこで遅延変動が最悪値になると考えられるからである。
遅延安定化回路が間欠動作ではなく連続動作する場合は、1の条件にあう抵抗値は、ノイズフィルタ（電源フィルタ）に流れる電源電流をI、 電源フィルタの総抵抗値をRとして、以下の条件式からでも概算できる。
VDD Ｖmin ≧ VDD Ｖｆ = I*R
以下に、ノイズフィルタ（電源フィルタ）を設けた場合と設けていない場合の電源ノイズと可変遅延回路の遅延変動について考察する。
図７は、本実施形態のように、ノイズフィルタ（電源フィルタ）を設けた場合の電源ノイズと可変遅延回路の遅延変動の様子を示す図である。
図８は、ノイズフィルタ（電源フィルタ）を設けていない場合の電源ノイズと可変遅延回路の遅延変動の様子を示す図である。
本実施形態のように、ノイズフィルタ（電源フィルタ）を設けた場合、図７に示すように、CRフィルタで電圧変動が緩やかになるため、遅延変動が遅延フィードバック制御によりほぼキャンセルされる。
これに対して、本実施形態のように、ノイズフィルタ（電源フィルタ）を設けていない場合、図８に示すように、電源電圧の急峻な変化で遅延も大きく変化する。その後、遅延フィードバック制御により徐々に遅延が元に戻っていく。
本第１の実施形態によれば、遅延または周波数の安定度低下やコスト増加を抑えることができ、設計時間も短縮することが可能な遅延安定化回路を提供することができる。
なお、ノイズフィルタであるＣＲフィルタは、可変遅延回路１１１、あるいはリングオシレータ１１と遅延フィードバック制御回路１２と同じチップに集積化することも、外付けにすることも可能であり、また抵抗Ｒ１、Ｒ２をのみを可変遅延回路と同じチップに形成し、キャパシタは外付けとして接続ピンを通して接続する等、種々の態様が可能である。
＜第２実施形態＞
図９は、本発明に係る遅延安定化回路の第２の実施形態を示す回路図である。
本第２の実施形態の遅延安定化回路１０Aが、第１の実施形態の遅延安定化回路１０と異なる点は、PLLの代わりに、オープンループで用いるDLL としたことにある。
そして、本第２の実施形態においては、遅延測定用信号発生回路としては、リングオシレータ１１Aの可変遅延回路１１１を時間多重で兼用することが可能であるが、本第２の実施形態の遅延安定化回路１０A は、図９に示すように、遅延測定用信号発生回路としてのリングオシレータ１１Aの可変遅延回路１１１とは別に可変遅延回路１４−１から４−４を設けている
遅延安定化回路１0Aにおいては、遅延フィードバック制御回路１２Ａがリングオシレータ１１A の出力と基準クロックＲＣＬＫ とを比較して遅延変動を抑えるための遅延制御信号ＤＣＴＬを生成し、リングオシレータ１１Ａの可変遅延回路１１１に出力するともに、入力信号ＩＮ１〜ＩＮ４を遅延させて出力する可変遅延回路１４−１〜１４−４に出力する。
可変遅延回路１４−１〜１４−４は、図２や図３と同様に構成可能であり、遅延フィードバック制御回路１２Ａも図４と同様に構成される。
ノイズフィルタ１３は、第１の実施形態の場合と同様（図４，図５）の構成を有し、キャパシタと抵抗からなるパッシブな電源フィルタ（ＣＲパッシブフィルタ）として機能し、図示しない元電源による電源電圧ＶＤＤを遅延安定化回路１０Ａ全体、または可変遅延回路１１１（図９の構成ではリングオシレータ），１４−１から４−４を含む一部分（図１の構成ではリングオシレータ）に対し、抵抗とキャパシタからなるパッシブな電源フィルタを通した電圧Ｖｆを駆動電力として供給する。
本第２の実施形態においても、遅延または周波数の安定度低下やコスト増加を抑えることができ、設計時間も短縮することが可能な遅延安定化回路を提供することができる。
なお、ノイズフィルタであるＣＲフィルタは、可変遅延回路１１１、あるいはリングオシレータ１１Ａと遅延フィードバック制御回路１２Ａと同じチップに集積化することも、外付けにすることも可能であり、また、抵抗Ｒ１、Ｒ２をのみを可変遅延回路と同じチップに形成し、キャパシタは外付けとして接続ピンを通して接続する等、種々の態様が可能である。
＜第３実施形態＞
図１０は、本発明に係る半導体に集積化された遅延安定化回路の第３の実施形態を示す回路図である。
本第３の実施形態はおいては、第１の実施形態で説明したＰＬＬとして構成される遅延安定化回路１０が大規模集積回路（ＬＳＩ）２０に搭載される場合であって、ＬＳＩ２０上に大きなノイズ源となる他のロジック回路２１が存在する場合の例を示している。
また、遅延安定化回路１０であるＰＬＬの出力クロックＣＬＫは、ロジック回路２１等に供給されて、ＬＳＩ２０のチップ内用クロックとして用いられる。
第３の実施形態におけるノイズフィルタ１３は、図５に示す１段構成のものが適用され、それらのノイズ源となるロッジク回路２１と可変遅延回路または遅延安定化回路全体または遅延安定化回路の遅延安定に影響の大きい部分をノイズ源となる他のロジック回路２１から電源分離するために配置される。
すなわち、遅延安定化回路１０には、ノイズフィルタ（電源フィルタ）１３を経由した電圧Ｖｆが供給され、他のロジック回路２１には電源電圧ＶＤＤが供給される。
本第３の実施形態によれば、同一のＬＳＩ２０にＰＬＬを構成する遅延安定化回路１０と他のロジック回路２１とを集積化しても、ノイズフィルタ（電源フィルタ）１３によりノイズ源となるロジック回路２１に直接的に供給される電源電圧ＶＤＤをフィルタリングしていることから、CRフィルタで電圧変動が緩やかになるため、遅延変動が遅延フィードバック制御によりほぼキャンセルされる。
したがって、精度の高いクロック生成を実現することが可能である。
＜第４実施形態＞
図１１は、本発明に係る半導体に集積化された遅延安定化回路の第４の実施形態を示す回路図である。
本第４の実施形態においては、第３の実施形態で説明したＰＬＬとして構成される遅延安定化回路１０が大規模集積回路（ＬＳＩ）２０に搭載される場合であって、ＬＳＩ２０上に大きなノイズ源となる他のロジック回路２１が存在する場合の構成において、遅延安定化回路１０の構成要素の遅延フィードバック制御回路１２を電源電圧ＶＤＤが供給される他のロジック回路２１側に配置している。
本第４の実施形態によれば、同一のＬＳＩ２０にＰＬＬを構成する遅延安定化回路１０と他のロジック回路２１とを集積化しても、ノイズフィルタ（電源フィルタ）１３によりノイズ源となるロジック回路２１に直接的に供給される電源電圧ＶＤＤをフィルタリングしていることから、CRフィルタで電圧変動が緩やかになるため、リングオシレータ１１の可変遅延回路の遅延変動が遅延フィードバック制御によりほぼキャンセルされる。
したがって、精度の高いクロック生成を実現することが可能である。
このように、可変遅延回路系のみをノイズフィルタ１３を経由した電圧Ｖｆが供給される電源分離された回路構成としたとしても、第３の実施形態と同様の効果を得ることが可能である。
＜第５実施形態＞
図１２は、本発明に係る半導体に集積化された遅延安定化回路の第５の実施形態を示す回路図である。
本第５の実施形態が第４の実施形態と異なる点は、ノイズフィルタ１３Ｃの抵抗Ｒ１をのみを可変遅延回路と同じチップであるＬＳＩ２０Ｂに形成し、キャパシタＣ１，Ｃ３は外付けとして接続ピン２２，２３を通して接続するように構成したことにある。
このオンチップ抵抗は、たとえば金属やポリシリコン等の配線等により形成される。
本第５の実施形態によれば、同一のＬＳＩ２０ＢにＰＬＬを構成する遅延安定化回路１０と他のロジック回路２１とを集積化しても、ノイズフィルタ（電源フィルタ）１３によりノイズ源となるロジック回路２１に直接的に供給される電源電圧ＶＤＤをフィルタリングしていることから、CRフィルタで電圧変動が緩やかになるため、リングオシレータ１１の可変遅延回路の遅延変動が遅延フィードバック制御によりほぼキャンセルされる。
したがって、精度の高いクロック生成を実現することが可能である。
このように、ノイズフィルタ１３Ｃの抵抗をオンチップ抵抗とし、可変遅延回路系のみをノイズフィルタ１３を経由した電圧Ｖｆが供給される電源分離された回路構成としたとしても、第３の実施形態と同様の効果を得ることが可能である。
＜第６実施形態＞
図１３は、本発明に係る半導体に集積化された遅延安定化回路の第６の実施形態を示す回路図である。
本第６の実施形態はおいては、第２の実施形態で説明したＤＬＬとして構成される遅延安定化回路１０Ａ大規模集積回路（ＬＳＩ）２０Ｃに搭載される場合であって、ＬＳＩ２０上に大きなノイズ源となる他のロジック回路２１Ｃが存在する場合の例を示している。
また、遅延安定化回路１０であるＤＬＬで遅延された信号ＤＯＳ＊は、ロジック回路２１ＣＡに供給されて、所定の処理が施される。
第６の実施形態におけるノイズフィルタ１３Ｂは、図６に示す２段構成のものが適用され、それらのノイズ源となるロッジク回路２１Ｃと可変遅延回路または遅延安定化回路全体または遅延安定化回路の遅延安定に影響の大きい部分をノイズ源となる他のロジック回路２１Ｃから電源分離するために配置される。
すなわち、遅延安定化回路１０Ａには、ノイズフィルタ（電源フィルタ）１３を経由した電圧Ｖｆが供給され、他のロジック回路２１Ｃには電源電圧ＶＤＤが供給される。
本第６の実施形態によれば、同一のＬＳＩ２０ＣにＤＬＬを構成する遅延安定化回路１０Ａと他のロジック回路２１Ｃとを集積化しても、ノイズフィルタ（電源フィルタ）１３によりノイズ源となるロジック回路２１に直接的に供給される電源電圧ＶＤＤをフィルタリングしていることから、CRフィルタで電圧変動が緩やかになるため、遅延変動が遅延フィードバック制御によりほぼキャンセルされる。
したがって、精度の高いクロック生成を実現することが可能である。
このような特徴を有するＤＬＬの遅延安定化回路１０Ａは、たとえば図１４に示すような、ＤＤＲ ＤＲＡＭのインタフェース回路として用いることが可能である。
図１４において、３０はＤＤＲ 同期型ＤＲＡＭを示すし、２０Ｃが第６の実施形態に係るＬＳＩを示している。また、２４，２５はＤ型フリップフロップを、２６はインバータを示している。
図１４において、電源系統は省略して示している。
図１５（Ａ）〜（Ｄ）は、ＤＤＲインタフェースとして機能するＤＬＬの動作を説明するためのタイミングチャートである。
ＤＤＲ ＳＤＲＡＭ３０からデータを読み出す場合、リードデータＤＱ＊のあるグループ毎（たとえば８ビット毎）にリードデータの変化タイミングを示す信号ＤＱＳ＊が出力される。
このリードデータをＬＳＩ２０Ｃ内部でラッチするためには、その信号ＤＱＳ＊をクロック周期の約１／４だけ遅延させて取り込みクロックとして用いる必要がある。
ＤＬＬの遅延安定化回路１０Ａはそのための安定な遅延させた信号ＤＱＳを生成する。
このように、ＤＤＲインタフェースとして適用でき、遅延振動の少ない安定なクロック用信号を生成することができる。
＜第７実施形態＞
図１６は、本発明に係る半導体に集積化された遅延安定化回路の第７の実施形態を示す回路図である。
本第７の実施形態においては、第６の実施形態で説明したＤＬＬとして構成される遅延安定化回路１０Ａが大規模集積回路（ＬＳＩ）２０Ｃに搭載される場合であって、ＬＳＩ２０Ｃ上に大きなノイズ源となる他のロジック回路２１Ｃが存在する場合の構成において、遅延安定化回路１０Ａの構成要素の遅延フィードバック制御回路１２を電源電圧ＶＤＤが供給される他のロジック回路２１Ｃ側に配置している。
本第７の実施形態によれば、同一のＬＳＩ２０ＣにＤＬＬを構成する遅延安定化回路１０Ａと他のロジック回路２１Ｃとを集積化しても、ノイズフィルタ（電源フィルタ）１３によりノイズ源となるロジック回路２１に直接的に供給される電源電圧ＶＤＤをフィルタリングしていることから、CRフィルタで電圧変動が緩やかになるため、リングオシレータ１１の可変遅延回路の遅延変動が遅延フィードバック制御によりほぼキャンセルされる。
したがって、精度の高いクロック生成を実現することが可能である。
このように、可変遅延回路系のみをノイズフィルタ１３を経由した電圧Ｖｆが供給される電源分離された回路構成としたとしても、第６の実施形態と同様の効果を得ることが可能である。
以上に説明した各実施形態によれば、以下に示すような効果を得ることができる。
すなわち、ロジックゲートのみで遅延安定化回路を構成するのでアナログ式にくらべ設計が容易。またLSI製造プロセスの世代交代によりロジック回路と同じ割合で面積縮小や消費電力削減ができる。
LSIの他の主要なロジック回路と元電源を共有でき専用のアクティブな安定化電源は不要で安価な抵抗、キャパシタによる電源フィルタのみで実用上十分な遅延安定度が得られる。
従来の常識では抵抗による電源電圧降下の悪影響で選択されなかったデジタル式遅延安定化回路とCRによる電源フィルタの組み合わせは下記のような工夫や、プロセスの世代交代と、LSIに使用されるクロック周波数の上昇トレンドにより従来手法よりそのメリットが増大し、デメリットが減少してゆく。
以下はその説明である。
必要な部分のみを電源分離することで安定化すべき電源電流は少なくて済む。
その結果フィルタに用いる抵抗による電圧降下は小さくなる。
電圧降下の許容値およびフィルタの時定数(CｘR)が同じならば電源分離により電流が減った分抵抗値を高くできその分キャパシタは小さなものでよくなる。
一般にロジックゲート用の電源電圧はプロセス世代交代とともに低電圧になるため、世代交代により耐圧の低いキャパシタが使え、同時に電源電流も減少するため一層小型のキャパシタが使える。
さらに世代の進んだプロセスほど内部回路の動作周波数が高でき実際のチップでもDDRアクセス周期が短くなってDLLの作る遅延が小さくなってきている。
PLLでも発振周波数が高くなり、PLL内の可変遅延回路の遅延量が小さくなる傾向がある。
それに従いデジタル式では遅延のフィードバック制御の周期も小さくなり、連動して電源フィルタの時定数も小さくでき一層小型のキャパシタが使えるようになる。
よってより小型のチップ部品で安価かつ小面積で電源フィルタを実装できる。
また１パッケージへいろいろなチップや部品を乗せるマルチチップモジュールやマルチチップパッケージ、さらにはオンチップへの電源フィルタ搭載もインダクタを用いないので容易かつ低コストであり今後従来手法にくらべコストメリットがでる可能性が高まる。
本発明に係る遅延安定化回路の第１の実施形態を示す回路図である。 本発明に係るデジタル式可変遅延回路の第１の構成例を示す回路図である。 本発明に係るデジタル式可変遅延回路の第２の構成例を示す回路図である。 本発明に係る遅延フィードバック制御回路の構成例を示すブロック図である。 本発明に係るノイズフィルタ（ＣＲパッシブフィルタ）の第１の構成例を示す回路図である。 本発明に係るノイズフィルタ（ＣＲパッシブフィルタ）の第２の構成例を示す回路図である。 本実施形態のように、ノイズフィルタ（電源フィルタ）を設けた場合の電源ノイズと可変遅延回路の遅延変動の様子を示す図である。 ノイズフィルタ（電源フィルタ）を設けていない場合の電源ノイズと可変遅延回路の遅延変動の様子を示す図である。 本発明に係る遅延安定化回路の第２の実施形態を示す回路図である。 本発明に係る半導体に集積化された遅延安定化回路の第３の実施形態を示す回路図である。 本発明に係る半導体に集積化された遅延安定化回路の第４の実施形態を示す回路図である。 本発明に係る半導体に集積化された遅延安定化回路の第５の実施形態を示す回路図である。 本発明に係る半導体に集積化された遅延安定化回路の第６の実施形態を示す回路図である。 ＤＤＲインタフェースを説明するための図である。 ＤＤＲインタフェースとして機能するＤＬＬの動作を説明するためのタイミングチャートである。 本発明に係る半導体に集積化された遅延安定化回路の第６の実施形態を示す回路図である。
符号の説明
１０，１０Ａ，１０Ｂ…遅延安定化回路、１１，１１Ａ…リングオシレータ、１２，１２Ａ…遅延フィードバック制御回路、１３，１３Ａ、１３Ｂ，１３Ｃ…ノイズフィルタ、Ｒ１，Ｒ２…抵抗、Ｃ１，Ｃ２…キャパシタ、２０，２０Ａ〜２０…ＬＳＩ（集積回路）、２１，２１Ａ〜２１Ｃ…ノイズ源となるロジック回路。

Claims (13)

  1. キャパシタと抵抗からなるパッシブなノイズフィルタと、
    上記ノイズフィルを経由して電源の電力が供給される論理ゲートを含む可変遅延回路と、
    外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるためのフィードバック制御回路と
    を有する遅延安定化回路。
  2. 上記ノイズフィルタを構成する抵抗が可変遅延回路と同じ集積回路上に実装され、
    チップ外部にノイズフィルタを構成するキャパシタのみを接続するためのピンを持ち、
    そのピンにノイズフィルタを構成するキャパシタを接続した
    請求項１記載の遅延安定化回路。
  3. 上記ノイズフィルタを形成する抵抗とキャパシタが上記可変遅延回路と集積回路上に実装された
    請求項１記載の遅延安定化回路
  4. 少なくとも上記可変遅延回路が同じ集積回路上に実装された他の回路と電源が分離され、上記ノイズフィルタによって電源による電力が供給される
    請求項１記載の遅延安定化回路。
  5. 上記ノイズフィルタの時定数は、上記遅延フィードバック制御の周期より十分に大きくなるように設定されている
    請求項１記載の遅延安定化回路。
  6. キャパシタと抵抗からなるパッシブなノイズフィルタと、
    上記ノイズフィルを経由して電源の電力が供給される論理ゲートを含む可変遅延回路を含むリングオシレータと、
    外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記可変遅延回路に出力するフィードバック制御回路と、を有し、
    上記リングオシレータによりクロックを出力する
    遅延安定化回路。
  7. キャパシタと抵抗からなるパッシブなノイズフィルタと、
    上記ノイズフィルを経由して電源の電力が供給される論理ゲートを含む可変遅延回路を含むリングオシレータと、
    上記ノイズフィルを経由して電源の電力が供給され、入力信号を遅延制御信号に応じた遅延量をもって遅延する少なくとも一つの出力用遅延可変回路と、
    外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記リングオシレータの可変遅延回路および上記出力用可変遅延回路に出力するフィードバック制御回路と
    を有する遅延安定化回路。
  8. 上記ノイズフィルタの時定数は、上記遅延フィードバック制御の周期より十分に大きくなるように設定されている
    請求項６記載の遅延安定化回路。
  9. 上記ノイズフィルタの時定数は、上記遅延フィードバック制御の周期より十分に大きくなるように設定されている
    請求項７記載の遅延安定化回路。
  10. キャパシタと抵抗からなるパッシブなノイズフィルタと、
    論理ゲートを含む可変遅延回路を含み、クロックを出力するリングオシレータと、
    外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記可変遅延回路に出力するフィードバック制御回路と、
    上記リングオシレータの出力クロックを動作クロックとするロジック回路と、を有し、
    少なくもとリングオシレータ、フィードバック制御回路、およびロジック回路が同一の集積回路に実装され、
    少なくとも上記ロジック回路には電源による電力が供給され、
    上記リングオシレータおよびフィードバック制御回路のうち、少なくもとリングオシレータの可変遅延回路には、上記ノイズフィルタを経由した電源の電力が供給される
    半導体集積回路。
  11. キャパシタと抵抗からなるパッシブなノイズフィルタと、
    論理ゲートを含む可変遅延回路を含むリングオシレータと、
    上記ノイズフィルを経由して電源の電力が供給され、入力信号を遅延制御信号に応じた遅延量をもって遅延する少なくとも一つの出力用遅延可変回路と、
    外部から入力されたクロックを基準に用いて上記可変遅延回路の遅延変動を抑えるための遅延制御信号を上記リングオシレータの可変遅延回路および上記出力用可変遅延回路に出力するフィードバック制御回路と、
    上記出力用可変遅延回路の出力信号を受けて所定の処理を行うロジック回路と、を有し、
    少なくもと出力用可変遅延回路、リングオシレータ、フィードバック制御回路、およびロジック回路が同一の集積回路に実装され、
    少なくとも上記ロジック回路には電源による電力が供給され、
    上記出力用可変遅延回路、リングオシレータおよびフィードバック制御回路のうち、少なくもと出力用可変遅延回路、リングオシレータの可変遅延回路には、上記ノイズフィルタを経由した電源の電力が供給される
    半導体集積回路。
  12. 上記ノイズフィルタの時定数は、上記遅延フィードバック制御の周期より十分に大きくなるように設定されている
    請求項１０記載の半導体集積回路。
  13. 上記ノイズフィルタの時定数は、上記遅延フィードバック制御の周期より十分に大きくなるように設定されている
    請求項１１記載の半導体集積回路。
JP2004350377A 2004-12-02 2004-12-02 遅延安定化回路および半導体集積回路 Pending JP2006165696A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004350377A JP2006165696A (ja) 2004-12-02 2004-12-02 遅延安定化回路および半導体集積回路
US11/292,637 US20060232308A9 (en) 2004-12-02 2005-12-01 Delay stabilization circuit and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004350377A JP2006165696A (ja) 2004-12-02 2004-12-02 遅延安定化回路および半導体集積回路

Publications (1)

Publication Number Publication Date
JP2006165696A true JP2006165696A (ja) 2006-06-22

Family

ID=36594898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004350377A Pending JP2006165696A (ja) 2004-12-02 2004-12-02 遅延安定化回路および半導体集積回路

Country Status (2)

Country Link
US (1) US20060232308A9 (ja)
JP (1) JP2006165696A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277912A (ja) * 2007-04-25 2008-11-13 Renesas Technology Corp 半導体集積回路装置
JP2013085143A (ja) * 2011-10-11 2013-05-09 Denso Corp 半導体集積回路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070229115A1 (en) * 2006-01-25 2007-10-04 International Business Machines Corporation Method and apparatus for correcting duty cycle error in a clock distribution network
WO2008097309A1 (en) * 2007-02-06 2008-08-14 International Business Machines Corportion Method and apparatus for correcting duty cycle error in a clock distribution network
JP4350133B2 (ja) * 2007-02-19 2009-10-21 富士通株式会社 送信回路および無線伝送装置
US8729944B2 (en) * 2011-12-21 2014-05-20 Advanced Micro Devices, Inc. Clock generator with integrated phase offset programmability
KR20150021812A (ko) 2013-08-21 2015-03-03 삼성전자주식회사 신호 특성을 향상한 라인 구동 회로 및 이를 포함하는 반도체 장치
JP2016010004A (ja) * 2014-06-24 2016-01-18 マイクロン テクノロジー， インク． リングオシレータ及びこれを備える半導体装置
US9438252B1 (en) * 2015-10-20 2016-09-06 Integrated Device Technology, Inc. Integrated circuits having low power, low interference and programmable delay generators therein and methods of operating same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922141A (en) * 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
US5315271A (en) * 1990-12-10 1994-05-24 Aerospatiale Societe Nationale Industrielle Process and device for synchronizing two digital pulse sequences S and RF of the same high frequency
US5627736A (en) * 1995-12-20 1997-05-06 Intel Corporation Power supply noise filter
US6459331B1 (en) * 1997-09-02 2002-10-01 Kabushiki Kaisha Toshiba Noise suppression circuit, ASIC, navigation apparatus communication circuit, and communication apparatus having the same
US6002273A (en) * 1998-10-05 1999-12-14 Motorola, Inc. Linear low noise phase-frequency detector
JP2001094417A (ja) * 1999-09-24 2001-04-06 Toshiba Microelectronics Corp デジタル方式ｐｌｌ回路
JP2001094419A (ja) * 1999-09-24 2001-04-06 Toshiba Information Systems (Japan) Corp Ｐｌｌ回路
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
JP2001339288A (ja) * 2000-05-29 2001-12-07 Fujitsu Ltd ノイズ低減回路及びそれを備えた半導体装置
US6509727B2 (en) * 2000-11-24 2003-01-21 Texas Instruments Incorporated Linear regulator enhancement technique
US6693473B2 (en) * 2002-03-19 2004-02-17 Infineon Technologies Ag Delay lock loop having a variable voltage regulator
US6703884B2 (en) * 2002-05-30 2004-03-09 Texas Instruments Incorporated System and method for distributing a reference clock in an integrated circuit using filtered power supply line
US7176737B2 (en) * 2003-06-27 2007-02-13 Cypress Semiconductor Corp. Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277912A (ja) * 2007-04-25 2008-11-13 Renesas Technology Corp 半導体集積回路装置
JP2013085143A (ja) * 2011-10-11 2013-05-09 Denso Corp 半導体集積回路

Also Published As

Publication number Publication date
US20060132204A1 (en) 2006-06-22
US20060232308A9 (en) 2006-10-19

Similar Documents

Publication Publication Date Title
US20060132204A1 (en) Delay stabilization circuit and semiconductor integrated circuit
JP4435723B2 (ja) 位相同期回路およびそれを用いた半導体集積回路装置
TW578381B (en) Delay locked loop circuit and method having adjustable locking resolution
US7688671B2 (en) Semiconductor memory chip with on-die termination function
US8278998B2 (en) Power supply noise reduction circuit and power supply noise reduction method
US6919745B2 (en) Ring-resister controlled DLL with fine delay line and direct skew sensing detector
US6882196B2 (en) Duty cycle corrector
JP5694195B2 (ja) 発振システム（ｏｓｃｉｌｌａｔｏｒｙ ｓｙｓｔｅｍ）の周期タイミング・ジッタ（ｐｅｒｉｏｄｉｃ ｔｉｍｉｎｇ ｊｉｔｔｅｒ）の減少
JP4533599B2 (ja) ディレイロックループにおけるクロック分周器及びクロック分周方法
JP2001084763A5 (ja)
KR101062741B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
JP4944373B2 (ja) 遅延固定ループ回路
KR20010051129A (ko) 지연 동기 루프, 이에 대한 동기화 방법, 및 이를 갖춘반도체 디바이스
US9559710B2 (en) Semiconductor device including oscillator
JP2001094419A (ja) Ｐｌｌ回路
US6801062B2 (en) Output circuit
JP2011199617A (ja) クロック生成回路及びこれを備える半導体装置、並びに、クロック信号の生成方法
JP2009232381A (ja) 半導体回路および試験装置
JP2005136798A (ja) クロック生成システム及び半導体集積回路
JP2009239361A (ja) 半導体回路および試験装置
JP4555379B2 (ja) 位相同期回路およびそれを用いた半導体集積回路装置
JP3819005B2 (ja) 半導体集積回路
KR100937941B1 (ko) 반도체 메모리 장치의 지연고정루프
US20040201408A1 (en) Delay locked loop and a method for delay control
JP4510052B2 (ja) 半導体集積回路装置及びデューティ制御方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071016

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080226