JP2008277912A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】遅延段検出回路14は、位相検出部13の位相検出結果から、デジタル可変遅延ライン12の出力信号が基本クロックCLKrefから1周期遅延するバッファの遅延段数を検出する。遅延段数選定部21は、遅延段検出回路14が検出した最新の検出結果と過去の任意の回数分の検出結果との差を算出し、設定された遅延段数以下の際に最新の検出結果を出力する。位相/遅延段数変換部15は、入力された位相遅延の設定信号と使用検出遅延段数保持部22の遅延段数のデータとから、位相遅延に必要なバッファの遅延段数を算出し、遅延設定データとして算出し、デジタル可変遅延ライン111 〜11n は、遅延設定データに基づいて遅延したサンプリング信号を生成する。
【選択図】図2
Description
図1は、本発明の実施の形態1による画像前処理部の構成を示すブロック図、図2は、図1の画像前処理部に設けられたクロック発生部の構成を示すブロック図、図3は、図2のクロック発生部9の動作の一例を示すフローチャート、図4は、図2のクロック発生部による遅延段数の検出動作を示す説明図である。
図5は、本発明の実施の形態2によるクロック発生部の構成例を示すブロック図、図6は、図5のクロック発生部によるバッファの遅延段数の検出動作を示す説明図、図7は、本発明者が検討したクロック発生部に遅延回路が設けられていない場合の位相検出の一例を示す説明図、図8は、図5のクロック発生部による位相検出例を示す説明図である。
2 撮像素子
3 CDS
4 PGA
5 A/D変換器
6 ロジック回路
7 タイミング発生器
8 DSP
9 クロック発生部
10 制御部
111 〜11n デジタル可変遅延ライン
12 デジタル可変遅延ライン
13 位相検出部
14 遅延段数検出回路
15 位相/遅延段数変換部
16 遅延設定部
17 フィードバックタイミング決定部
18 検出開始タイミング決定部
19 検出期間終了検出部
20 検出遅延段数保持部
21 遅延段数選定部
22 使用検出遅延段数保持部
23 遅延回路
Claims (5)
- 直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、遅延設定データに基づいて基本クロックを任意に遅延させ、サンプリング信号として出力する1以上の遅延回路と、
直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、検出用遅延設定データに基づいて、前記基本クロックを任意に遅延させ、検出用サンプリング信号として出力する検出用遅延回路と、
前記基本クロックと前記検出用遅延回路から出力された検出用サンプリング信号との位相差を検出し、その検出結果を出力する位相検出部と、
位相検出開始信号が入力された際に、前記位相検出部の検出結果から、前記検出用遅延回路から出力された検出用サンプリング信号が前記基本クロックよりも1周期分遅延する前記遅延素子の接続段数を検出する遅延段数検出回路と、
前記遅延段数検出回路が検出した遅延段数と外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、前記遅延回路に遅延設定データとして出力する遅延制御部とを有したクロック発生部を備えたことを特徴とする半導体集積回路装置。 - 直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、遅延設定データに基づいて基本クロックを任意に遅延させ、サンプリング信号として出力する1以上の遅延回路と、
前記基本クロックを遅延させるクロック遅延回路と、
直列接続された複数の遅延素子と、任意の前記遅延素子の接続点から信号を選択するセレクタとを備え、検出用遅延設定データに基づいて、前記クロック遅延回路から出力された基本クロックを任意に遅延させ、検出用サンプリング信号として出力する検出用遅延回路と、
前記基本クロックと前記検出用遅延回路から出力された検出用サンプリング信号との位相差を検出し、その検出結果を出力する位相検出部と、
前記位相検出部の検出結果から、前記検出用遅延回路から出力された検出用サンプリング信号が前記基本クロックよりも1周期分遅延する前記遅延素子の接続段数を検出する遅延段数検出回路と、
前記遅延段数検出回路が検出した遅延段数から検出した遅延段数選定データと外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、前記遅延回路に遅延設定データとして出力する遅延制御部とを有したクロック発生部を備えたことを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、
第1のサンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、
第2のサンプリングクロックに同期して、前記差電圧検出部から出力された差電圧を増幅する差電圧増幅部と、
第3のサンプリングクロックに同期して、前記差電圧増幅部が増幅した差電圧をデジタル値に変換するA/D変換器とを備え、
前記クロック発生部は、
少なくとも前記第1〜第3のサンプリングクロックを生成することを特徴とする半導体集積回路装置。 - 請求項1〜3のいずれか1項に記載の半導体集積回路装置において、
前記遅延制御部は、
前記遅延段数検出回路が検出した最新の遅延段数と過去に検出された任意の回数の遅延段数との差をそれぞれ検出し、それらの差が予め設定された任意の設定段数以下である場合、最新の遅延段数を遅延段数選定データとして出力し、それらの差が予め設定された任意の設定段数よりも多い場合に不正確な検出結果と判断し、1つ前に検出された遅延段数を遅延段数選定データとして出力する遅延段数選定部と、
前記遅延段数選定部から出力された遅延段数選定データと外部入力される位相遅延の設定信号とから、位相遅延の設定信号で設定された位相遅延に必要な遅延素子の遅延段数を算出し、前記遅延回路に遅延設定データとして出力する遅延設定部とよりなることを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
前記遅延制御部は、
外部入力されるタイミング入力信号に基づいて前記遅延段数検出回路に位相検出開始信号を出力する検出開始タイミング決定部を備え、
前記検出開始タイミング決定部に入力されるタイミング入力信号は、垂直同期信号であり、任意の回数の垂直同期信号が入力される毎に、1回の割合で前記タイミング入力信号を生成することを特徴とする半導体集積回路装置。
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