JP2010246092A - デジタル遅延線の時間遅延のプロセス、電圧、および温度のばらつき補正を行う装置と方法 - Google Patents

デジタル遅延線の時間遅延のプロセス、電圧、および温度のばらつき補正を行う装置と方法 Download PDF

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Abstract

【課題】プロセス、電圧、温度、補償回路、および連続的に遅延量を発生させる方法を提供する。
【解決手段】補償回路は２つの遅延線を含んでおり、各遅延線が遅延出力を供給する。２つの遅延線は、それぞれが多数の遅延エレメントを含み、その結果として１つ以上の電流枯渇型インバータを含む場合がある。遅延線の数は、２つの遅延線間で異なる場合がある。遅延出力は、２つの遅延出力に基づくオフセットパルスを決定した後、オフセットパルスの電圧を平均し、遅延量を決定する合成回路に供給される。遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。
【選択図】図１

Description

（政府のライセンス権利）
アメリカ合衆国政府は、ＮＡＳＡジョンソン宇宙センターにより与えられた契約番号ＮＮＪ０６ＴＡ２５Ｃ（下請け契約番号ＲＨ６−１１８２０４）の下で、本発明に対し、ある一定の権利を有する。
本発明は、一般には、電気回路の詳細設計および電子工学上の詳細設計に関するものであり、より厳密に言えば、デジタル遅延線におけるプロセス、電圧、および／または温度（ＰＶＴ）のばらつき補正を行うよう設計された回路に関するものである。
動的ランダムアクセスメモリ（ＤＲＡＭ）のような様々な電子回路において、回路を通じた遅延量は決定的なパラメータである。しかしながら遅延の度合いは、プロセスおよび／または環境のばらつきにより異なることがある。プロセスばらつきは、チップ／ウェーハ製造におけるウェーハ間のばらつきおよび所定のウェーハ範囲内でのばらつきにより生じる。プロセスばらつきは、また、所定の回路に及ぼす電離放射線効果のように、すでに製造された回路に影響を及ぼす環境が変化したことにより生じる場合がある。
回路の性能はまた、温度によりばらつきが生じる場合がある。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）のような集積回路で使われるトランジスタには、概して、負の温度係数を有する閾値電圧が存在する。すなわち、温度が上昇するにつれ、トランジスタの誘導能力または学習能力は低下する。同様に、回路内のトランジスタ用ドレーン電流も温度上昇とともに上昇する場合がある。回路コンポーネントに及ぼすこれらの効果は、回路を通過する信号の遅延に影響を及ぼすことがある。加えて電圧の変化もまた所定の回路の性能に影響を及ぼすことがある。
一般的に、米国特許第７，３８８，４１９号に記載されたような誘導サイクルあるいは学習サイクルにより、電子回路のプロセス、電圧、あるいは温度（ＰＴＶ）の補正のため、何らかの補正が適用される。誘導サイクル中、補正装置は、テストパターン（例えば０および／または１というパターン）を発生させ、そのテストパターンをアプリケーション回路に送る。アプリケーション回路は入力テストパターンを受信し、対応する出力パターンを発生させる。その後、補正装置は、入力テストパターンと出力テストパターン間の位相差を決定し、決定した位相差に基づき、較正信号を送信する。
本願の実施形態は、回路の詳細設計と方法を含む。本発明の第１の実施形態は補償回路である。補償回路は第１遅延線、第２遅延線、および遅延測定回路を含む。第１遅延線は、第１遅延出力を発生させるよう配列されている。第１遅延線はｍ個の遅延エレメントを含み、ｍは０より大きな整数となる。第２遅延線は、第２遅延出力を発生させるよう配列されている。第２遅延線はｍ＋ｎ個の遅延エレメントを含み、ｎは０より大きな整数となる。遅延測定回路は、第１遅延出力および第２遅延出力に基づきオフセットパルスを発生させるよう配列されており、さらにはオフセットパルスに基づき遅延量を発生させるよう配列されている。
発明の第２の実施形態は集積回路である。集積回路は補償回路およびアプリケーション回路を含む。補償回路は、プロセス、電圧、および温度（ＰＶＴ）のばらつきに対し、すでに調整済みの基準クロックからの信号に関する遅延量を発生させるよう配列されている。アプリケーション回路は、基準クロックからの遅延量と信号を受信し、遅延量を利用し、基準クロックからの信号を調整するよう配列されている。
発明の第３の実施形態は方法である。第１遅延出力が発生する。第２遅延出力が発生する。第１遅延出力と第２遅延出力に基づき、オフセットパルスが決定される。オフセットパルスに基づき、遅延量が発生する。
以下の図表に関して、本文書中で、実施形態の様々な実例を記すが、同じ数字は同じ対象を示すものである。
図１は、発明の実施形態に従い、実例としてのアプリケーション回路が使用されている実例としての補償回路の回路図である。 図２は、発明の実施形態に従い、実例としての補償回路をより詳細に示した回路図である。 図３は、発明の実施形態に従い、実例としての遅延エレメントを示した回路図である。 図４Ａは、発明の実施形態に従い、実例としての遅延測定回路を示した回路図である。 図４Ｂは、発明の実施形態に従い、実例としての差動増幅器を示した回路図である。 図４Ｃは、発明の実施形態に従い、実例としての起動回路を示した回路図である。 図５は、発明の実施形態に従い、実例としてのアプリケーション回路を示した回路図である。 図６は、発明の実施形態に従い、実例としてのメモリバスドライバを示した回路図である。 図７は、発明の実施形態に従い、基準電圧を発生させる実例回路を示した回路図である。 図８は、発明の実施形態に従い、アプリケーション回路でのＰＶＴばらつきを補正する遅延量を発生させる上で、実例となる方法のフローチャートである。
アプリケーション回路内で、信号に多数の遅延線を通過させ、絶えずプロセス、電圧、および温度（ＰＶＴ）のばらつきを補正する補償回路により、信号を結合させる方法および装置の内容を開示する。ダブルデータレート（ＤＤＲ）ＤＲＡＭインターフェースのような回路で正確な時間調整を行うには、誘導回路または学習回路により、遅延エレメントの継続的な再較正を行い、温度の継続的なばらつきに加え、初期のプロセスばらつきおよび継続的なプロセスばらつきを補正し、示された電圧を回路に供給する必要がある。
クロック信号は、外部から供給されるにせよ、内部から供給されるにせよ、基準信号として利用される。アナログ回路におけるクロック信号もデジタル回路におけるクロック信号も、水晶発振器から得られる場合がある。これらの信号の位相や周波数は、電圧および温度のばらつきを埋め合わせることができるほど、極めて安定し不変である。したがって、これらのクロック信号は、ＰＶＴばらつきに鋭敏な補正用の絶対基準として利用することができる。クロック信号は、２つの遅延線を含む補償回路を通過する場合がある。例えば、第１遅延線はｎ個のコンポーネントを持ち、第２遅延線はｎ＋ｍ個のコンポーネント持つ場合がある（ｎ＞０、ｍ＞０）。所定の遅延線に用いられるコンポーネントの数は、固定されている場合もあれば、操作中、用途に応じ設定される場合もある。
補償回路は、その後、２つ以上の遅延線からの信号を組み合わせて、遅延量を測定することができる。信号は、最初は、エクスルーシブオア（ＸＯＲ）回路で組み合わされる場合がある。２つ以上の信号をＸＯＲした結果が、２つ以上の遅延線で位相が異なっているオフセットパルスを示すことがある。オフセットパルスは、その後フィルタされ、平均オフセットパルス幅を得ることがある。平均オフセットパルス幅は、遅延量測定に利用される場合がある。
遅延量は、ＰＶＴばらつきの補正を行う所定の回路で利用する補償回路による出力となる場合がある。特に遅延量は、その後、補償回路でフィルタされ、直流（ＤＣ）または一定の電圧を決定することがある。アプリケーション回路は、ＤＣ電圧出力に対応する電流を補償回路から得、その電流を、必ずしも以下に限定されないが、インバータ（電流枯渇型インバータを含む）、論理ゲート、および／または演算増幅器およびこれらの組合せのような１つ以上の遅延エレメントの基準として利用し、そこからアプリケーション回路で入力クロックやストロボのＰＶＴばらつきを補正することがある。
本文書に記した補償回路は、絶えず、遅延量出力を発生させているが、その後これらの出力は、ＰＶＴ補正のため、アプリケーション回路により利用される場合がある。遅延量が絶えず発生している現象を利用すれば、様々な集積回路、例えばＤＤＲ ＤＲＡＭや他の複合回路で利用される誘導サイクルや学習サイクルに要する時間を省くことができる。遅延量は絶えず発生しているため、アプリケーション回路は、誘導サイクルを要求、待機する必要はなく、必要に応じ、ＰＶＴ補正を行うことができる。連続補正はまた、温度や供給の変化のような環境変化をリアルタイムで調整することを可能にする。その代わりとして、本文書で記した補償回路は、補償回路の始動中に若干の遅延（例えば１０μｓ以下）を招く恐れがあるが、その後、操作中は、ＰＶＴを補正する手段を絶えずアプリケーション回路に提供する。さらに補償回路は、アプリケーション回路と同じウェーハまたは回路基板上に存在する場合がある。クロックおよびクロックパルスは、電子工学応用の分野で広く利用されているため、本文書で内容を開示した方法、装置、および技術は、ＣＭＯＳ、ｎ型金属酸化膜半導体（ＮＭＯＳ）、および／またはバイポーラ技術を使用して実行される回路を含むがこれらに限定されない様々な回路で利用可能である。

＜実例としての補償回路図およびアプリケーション回路図＞
図１は、発明の実施形態に従い、実例としてのアプリケーション回路１２０を用い使用されている実例としての補償回路１１０の回路図１００である。補償回路１１０は、基準クロック（ＲＥＦＣＬＫ）、入力電圧および接地電圧（それぞれＶＤＤ、ＶＳＳ）、電源切断（ＰＤ）、リセット（ＲＳＴＮ）、テストモード（ＴＭ）、周波数選択（ＦＳ）信号を利用する。基準クロック信号は、いかなる標準連続クロック信号にも成り得る。電源切断信号がアサートされた場合、補償回路は遮断するべきであり、より望ましくは、電源切断信号が高くアサートされるべきである。リセット信号は、補償回路１１０をリセットする場合があるが、むしろリセット信号が低くアサートされる一方で、基準クロック信号が存在する場合に、リセットは起こる。周波数選択信号が、アプリケーション回路の機能周波数を示す場合がある。例えば、補償回路１１０は、アプリケーション回路１２０は、周波数選択信号が低くアサートされた時の第１機能周波数（例えば１３３ＭＨＺ）、および周波数選択信号が高くアサートされた時の第２機能周波数（例えば２６６ＭＨＺ）で機能している、と仮定することができる。それゆえ、補償回路１１０は、一連の基準クロック周波数（例えば８０ＭＨＺ〜２００ＭＨＺ）を処理することができる。テストモード信号は、アサートされた場合、補償回路のテスト実施を示し、以下に記した位相信号を決定する場合がある。
位相信号（ＰＨＯ０-ＰＨＯ３）を利用し、補正のため、位相オフセット量を選択する場合がある。選ばれた位相オフセットのコーディングを可能にするため、４つの位相信号がビットとして利用される場合がある。例えば４つの位相信号が、００００〜１１１１（ベース１０では０〜１５までの範囲）までの二進法による「位相値」を示す場合がある。位相値を決定するために、より多くのあるいは少ない位相信号が利用される場合もある。位相信号ＰＨＯ０-ＰＨＯ３は、図７に関して以下で詳述するように、発生用基準電圧を選択するために利用される場合がある。
その後、位相値に基づき、位相オフセットおよび基準電圧オフセットが決定される場合がある。基準電圧オフセットを決定する１つの方法は、位相値を参照表に対するキーとして利用しながら表の自動照合を介し、キーに対応する位相、周波数、および／または基準電圧オフセットを検索することである。位相オフセット信号に基づき、位相、周波数、および／または基準電圧オフセットを決定する他の方法も実行可能である。
補償回路１１０は、アプリケーション回路１２０への入力となる遅延量１１８を出力する。遅延量１１８は、基準クロックＲＥＦＣＬＫ１１２のＰＶＴ補正値を表す電流または電圧である。遅延量の決定は、図３に関して以下に記す。図１は、遅延量１１８が未変化で出力されるように配列されたアプリケーション回路１２０を示す。多数のアプリケーション回路を介し、ＰＶＴ補正データ（すなわち遅延量１１８）を「デイジーチェーン接続する」ことにより、アプリケーション回路１２０が遅延量１１８を通過するよう構成することは差し支えない。
補償回路１１０は、電圧と温度の大きなばらつきを調整するよう設計されている。例えば、宇宙環境では、補償回路は、およそ１０％（例えば１．８V±０．１５Vまたは２．５V±０．２V）変化する入力電圧、および−５５℃〜１２５℃までばらつく温度の補正をしなければならない場合がある。補償回路１１０は、アプリケーション回路の製作中、または操作中のいずれかに起こるプロセスばらつきの原因を説明できるようにも設計されている。操作中に起こる可能性があるプロセスばらつきは、必ずしも以下に限定されないが、負のバイアス温度不安定性（ＮＢＴＩ）、ホットキャリア相互作用（ＨＣＩ）および／または総電離放射線量（ＴＩＤ）効果を含む。さらにプロセスばらつきは、宇宙環境では放射線レベルが比較的高いため、操作中、地上環境での場合より宇宙環境でより頻繁に起こる可能性がある。
図１は、遅延量１１８に加え、入力電圧および接地電圧（それぞれＶＤＤ、ＶＳＳ）、電源切断（ＰＤ）信号、入力ＤＱＳ（データストロボ）信号１１４を利用し、さらに出力ＯＵＴ０−ＯＵＴ４を発生させる実例としてのアプリケーション回路１２０を示す。アプリケーション回路１２０は、入力遅延量を取り入れ、これをＤＱＳ信号１１４のような入力信号に適用し、ＰＶＴばらつきの補正として、ＤＱＳ信号１１４に対応する出力ＯＵＴ０−ＯＵＴ４を１つ以上発生させる。それぞれの出力ＯＵＴ０−ＯＵＴ４は、異なるＰＶＴ補正量に対応する場合がある。したがって、アプリケーション回路は、入力信号と遅延量に基づき、遅延量を（クロックされた）入力信号に適用し、ＰＶＴ補正出力を発生させることができる。
電源切断信号は、補償回路１１０に関して上記のように作動する。出力ＯＵＴ０−ＯＵＴ４は、それぞれ別個の出力が異なる遅延を有する状態で、アプリケーション回路１２０のタップを表す場合がある。
補償回路１１０および／またはアプリケーション回路１２０は、ＣＭＯＳ、ＮＭＯＳ、あるいはバイポーラ技術のような様々な技術により、集積回路として履行される場合がある。補償回路１１０および／またはアプリケーション回路１２０は、特定用途向けＩＣ（ＡＳＩＣ）に、および／またはＡＳＩＣのマクロセルとしてパッケージされる場合がある。

＜実例としての補償回路＞
図２は、発明の実施形態に従い、実例としての補償回路１１０をより詳細に示した回路図である。補償回路１１０は、ＲＥＦＣＬＫ入力１１２を２つの遅延線２００と２１０に送る。それぞれの遅延線は、１つ以上の遅延エレメントを持つことがあり、図２は第１実例として１つの遅延エレメント２０２ａを持つ遅延線２００、および第２実例として４例の遅延エレメント２２０ａ、２２０ｂ、２２０ｃ、２２０ｄを持つ遅延線２１０を示す。図２において、電気コンポーネントポインティングアップに接続されているが分類されていない各線路（すなわち、表題「図２」から離れているということ）は、ＶＤＤ電圧入力を表し、電気コンポーネントポインティングダウンに接続されているが分類されていない各線路は、ＶＳＳ電圧入力を表す場合がある。
より一般的に言えば、補償回路は、ｍ個の遅延エレメント（ｍ>０）を持つ第１遅延線、およびｍ＋ｎ個の遅延エレメント（ｎ>０）を持つ第２遅延線を有する場合がある。遅延量１１８は、２つの遅延線のそれぞれを通り過ぎるＲＥＦＣＬＫ１１２のパルス比較に基づく場合がある。
図２で示したように、両遅延線２００および２１０の遅延エレメント２０２ａ、２２０ａ、２２０ｂ、２２０ｃ、２２０ｄは、すべて全く同じ場合があるが、換言すれば、それらは、各々が、全く同じ電気コンポーネントを有する場合があり、各電気コンポーネントは同じ方法で接続された、ということである。遅延エレメントの実例としての実施形態は、図３に関して以下で検討する。他の実施形態では、遅延エレメント２０２ａ、２２０ａ、２２０ｂ、２２０ｃ、２２０ｄは、全く同じではない場合があり、および／または所定の遅延線上の遅延エレメントはすべて全く同じであるが他の遅延線上の遅延エレメントとは異なっている場合があり（すなわち、遅延エレメント２２０ａ、２２０ｂ、２２０ｃ、２２０ｄは、全く同じであるがすべてが遅延エレメント２０２ａとは異なっている場合がある、ということである）。さらに他の実施形態では、遅延エレメント２０２ａ、２２０ａ、２２０ｂ、２２０ｃ、２２０ｄの１つ以上は、演算増幅器（ｏｐ−ａｍｐ）のような１つ以上の他の電子コンポーネントに置換することができる。
図２は、３つの入力を受け入れる各遅延因子を示すが、１つはＲＥＦＣＬＫに基づく入力パルス、他の２つは入力電流ＩＢＮおよびＩＢＰである。各遅延エレメントは、異なる入力を受け入れる場合があり、図２は、遅延エレメント２０２ａ、２２０ａ、２２０ｂ、２２０ｃ、２２０ｅは、それぞれ、別個のＩＢＰ入力であるＩＢＰ０、ＩＢＰ１、ＩＢＰ２、ＩＢＰ３、ＩＢＰ４、ＩＢＰ５、および別個のＩＢＮ入力であるＩＢＮ０、ＩＢＮ１、ＩＢＮ２、ＩＢＮ３、ＩＢＮ４、ＩＢＮ５を受け入れることを示している。所定の遅延線の各遅延エレメントへの電流入力は、異なることもあれば、異ならないこともあり、例えば、遅延エレメント２０２ａへのＩＢＰ０入力とＩＢＮ０入力に対応する電流は、それぞれ、遅延エレメント２２０ａへのＩＢＰ１入力とＩＢＮ１入力と同じ場合もあれば、同じでない場合もある。図２で示したように、遅延線２１０の遅延エレメント２２０ａは、入力としてＲＥＦＣＬＫ１１２を利用し、連続するそれぞれの遅延エレメント２２０ｂ、２２０ｃ、２２０ｄは、遅延エレメント２２０ａのＲＥＦＣＬＫ１１２入力の代わりに、入力として前記の遅延エレメント（それぞれ２２０ａ、２２０ｂ、２２０ｃ）の出力を利用する場合がある。
遅延線２００の遅延エレメントに対する入力電流は、図１に関して上記で検討した位相信号で示されたように、位相オフセット、基準電圧オフセット、および／または周波数オフセットに基づき調整される場合がある。
遅延量１１８は、遅延線２００および２１０を通過する、または通過したパルスを組み合わせることにより、および／またはフィルタリングすることにより決定される場合がある。図２は、２つの遅延線２００および２１０の出力パルスが、ＸＯＲ２３０への入力となっていることを示す。ＸＯＲ２３０は、入力でエクスルーシブオア操作を行い、オフセットパルスを発生させる。オフセットパルスは、遅延線２００を通過するパルスがどこで位相ずれを起こし、遅延線２１０を通過するかを示すことができる。
ＸＯＲ２３０の出力は、フィルタ２４０でフィルタされると、入力としてＸＯＲ２３０のオフセットパルス出力、および遅延線２００からのパルスを利用し、ＮＡＮＤのこれらの入力をＮＡＮＤゲート２４２で合わせた後、インバータ２４４を有するＮＡＮＤゲート２４２の出力を変換し、フィルタされたオフセットパルスＯＰを発生させる。したがって、フィルタ２４０は、遅延線２００のオフセットパルスと出力を、効果的かつ論理的にＡＮＤする場合がある。
オフセットパルスＯＰは、図４Ａに関して以下でより詳細に検討した遅延測定回路４００のような遅延測定回路に入力され、遅延量１１８を発生させる場合がある。

＜実例としての遅延エレメント＞
図３は、発明の実施形態に従い、実例としての遅延エレメント３００を示す回路図である。遅延エレメント３００は、図２に関して上述した補償回路１１０、および／または図５に関して以下に記述したアプリケーション回路１２０における１つ以上の遅延エレメントとして利用される場合がある。
図３は、クロック入力パルス（ＩＮ）だけでなく、電源（ＶＤＤ）および接地電圧（ＶＳＳ）入力を受け入れる遅延エレメント３００を示す。加えて、遅延エレメント３００は２種類の電流入力（ＩＢＰおよびＩＢＮ）を受け入れる。ＩＢＰとＩＢＮは、図２に関して上述したＩＢＰとＩＢＮと同じ電流入力である場合がある。電源切断（ＰＤ）入力は、遅延エレメント３００の電源切断入力として作動する。
図３は、入力電流と電圧が、全く同じ２つの電流枯渇型インバータ３１０と３２０の間で、鏡に写ったように示されていることを表す。電流枯渇型インバータ３１０、３２０は、それぞれ、２つの遅延に影響を及ぼし、入力信号を変換する。電流入力であるＩＢＰとＩＢＮ、および電圧入力であるＶＤＤとＶＳＳに加え、電流枯渇型インバータ３１０は、入力パルスＩＮを入力として利用し、出力（例えばノード３２５で測定されたもの）として、入力パルスＩＮの変換・遅延コピーを発生させる。電流枯渇型インバータ３２０は、電流枯渇型インバータ３１０の出力を入力として利用し、出力として出力パルスＯＵＴ２を発生させる。直列状態にある２つの電流枯渇型インバータを利用することにより、ＯＵＴ２出力パルスの論理値（すなわち「０」または「１」）は、入力パルスＩＮの場合と同じになる。
図３は、４個のトランジスタから構成される電流枯渇型インバータ３１０、３２０のそれぞれを示すが、電流枯渇型インバータ３１０用トランジスタは３１２、３１４、３１６、３１８であり、電流枯渇型インバータ３２０用トランジスタは３２２、３２４、３２６、３２８である。例えば、電流枯渇型ミラー３１０は、ＰＭＯＳトランジスタ３１２と３１４、およびＮＭＯＳトランジスタ３１６と３１８から構成される。トランジスタ３１２は、電源ＶＤＤに接続したソースノード、ＩＢＰ電流入力に接続したゲートノード、およびトランジスタ３１４のエミッタノードに接続したドレーンノードを持つ。両トランジスタ３１４、３１６のゲートノードは、入力信号ＩＮに接続されており、トランジスタ３１４、３１６のドレーンノードは共に接続されている。トランジスタ３１６のソースノードは、トランジスタ３１８のドレーンノードに接続されている。トランジスタ３１８のゲートノードは、ＩＢＮ電流入力３１８に接続され、トランジスタ３１８のソースノードは接地ＶＳＳに接続されている。
トランジスタ３０２、３０４と連携して作動する電流枯渇型インバータ３１０、３２０は、電流ＩＢＰとＩＢＮに基づき、入力パルスＩＮから出力パルスＯＵＴまで通過している信号が招いた遅延量を調整することができる。トランジスタ３０２は、電流枯渇型インバータ３１０、３２０が発生させることのある電流を制限することにより、電流枯渇型インバータ３１０、３２０を通過する信号の遅延を調整し、それぞれの電流枯渇型インバータに従った負荷を発生させることができる。同様に、トランジスタ３０４は、それぞれの電流枯渇型インバータ３１０、３２０が発生させる電流を制限することにより、電流枯渇型インバータ３１０、３２０を通過する信号の遅延を調整し、それぞれの電流枯渇型インバータに従った負荷を発生させることができる。
図３は、直列に接続された２つのＯＲゲート３４０、３４２に伝えられる電流枯渇型インバータ３２０で発生した出力パルスＯＵＴ２を示すものであり、出力パルスＯＵＴを形作る働きをする。ＯＲゲート３４０は、ＯＵＴ２および（論理的「０」として働く）ＶＳＳを論理的入力として利用し、出力パルスＯＵＴ１を発生させる。ＯＲゲート３４０の効果は、ＯＵＴ２と同じ論理値を持つＯＵＴ２の遅延版として、ＯＵＴ１を発生させることである。同様にＯＲゲート３４２は、ＯＵＴ１とＶＳＳを論理的入力として利用し、出力パルスＯＵＴを発生させる。ＯＲゲート３４２の効果は、ＯＵＴと同じ論理値を持つＯＵＴ１の遅延版としてＯＵＴを発生させることである。したがって、出力パルスＯＵＴ、ＯＵＴ２は、たとえ遅延であっても、論理的に入力パルスＩＮに相当する。
図３に示されなかった実施形態では、ＯＲゲート３４０、３４２は、必ずしも以下に限定されるわけではないが、適切に配列されたインバータ群（例えば対）、ＡＮＤゲート、ＮＡＮＤゲート、あるいは出力パルスを形作るが、出力パルスＯＵＴの論理値が出力パルスＯＵＴ２の論理値から変化しないことを確実にするＮＯＲゲートなど、他のコンポーネントと置換される場合がある。
遅延エレメント３００の最終的な効果は、出力パルスＯＵＴおよびＯＵＴ２を発生させることであり、それぞれは、入力パルスＩＮの遅延版、増幅版に対応する。遅延バッファ３００は、出力パルスＯＵＴをクロック信号として利用し、一般に一様な歪対称の回路用ＯＵＴを供給する場合がある。

＜実例としての遅延測定回路＞
図４Ａは、発明の実施形態に従い、実例としての遅延測定回路４００を示した回路図である。本文書で別個に示したが、実例としての遅延測定回路４００は、補償回路１１０の一部となる場合がある。
遅延測定回路４００は、バイアス電流ＩＢＩＡＳはもちろんのこと、図２に関して上述した補償回路２００で発生させたオフセットパルスのようなオフセットパルスＯＰを入力として利用し、差動増幅器４２０（「Ｄｉｆｆ Ａｍｐ」）で遅延量ＤＭを決定し、ＯＰのデューティサイクル値を平均し、平均デューティサイクル値により基準電圧ＶＲＥＦを測定する。差動増幅器４２０は、入力信号である入力信号ＯＰに基づく＋ＩＮ、ＶＲＥＦに基づく−ＩＮ、ＶＤＤ、ＶＳＳ、ＩＢＩＡＳ、ＰＤ、およびＦＳからの出力信号であるＩＰＯＳ、およびＩＮＥＧを発生させる。基準電圧発生器７００は、入力信号であるＶＤＤ、ＶＳＳ、ＰＨＯ０、ＰＨＯ１、ＰＨＯ２、ＰＨＯ３から出力としてＶＲＥＦを発生させる。差動増幅器４２０は図４Ｂに関して以下で詳述し、基準電圧発生器７００は図７に関して以下で詳述する。
遅延量は、単一の出力あるいは複数の出力、いずれかの出力となる場合がある。図４Ａは、８つの出力、つまりＩＢＮ０、ＩＢＮ１、ＩＢＮ２、ＩＢＮ３、ＩＢＮ４、ＩＢＮ５、ＩＢＮ６、およびＤＭを有する電流鏡４１０を示す。別個の電流鏡は、正の電圧入力用に、通信タップを提供する場合がある。図４Ａは、７つの出力であるＩＢＰ０、ＩＢＰ１、ＩＢＰ２、ＩＢＰ３、ＩＢＰ４、ＩＢＰ５、ＩＢＰ６を有する電流鏡４１２を示す。出力ＩＢＮ０〜ＩＢＮ６までのそれぞれ、およびＤＭは、同じ電流と電圧を持つ場合があり、出力ＩＢＰ０〜ＩＢＰ６までのそれぞれも同じ電流と電圧を持つ場合があるが、出力ＩＢＮ０〜ＩＢＮ６およびＤＭの電圧と電流は、出力ＩＢＰ０〜ＩＢＰ６の電流と電圧と異なる場合がある。したがって遅延量ＤＭは、１つ以上の電流として出力される場合がある。さらに遅延量ＤＭは、追加アプリケーション回路に伝えられ、図１に関して上述したように、ＰＶＴ補正のデイジーチェーン接続を可能にする。
差動増幅器４２０を用いれば、遅延測定回路４００は、ループ増幅器４２０に対する入力−ＩＮとして機能を果たしている基準電圧ＶＲＥＦに関して、ループ増幅器４２０に対する入力＋ＩＮとして機能を果たしている入力ＯＰとして受信されるパルスの幅を平均することにより、ＯＰの平均幅、またはデューティサイクルを決定するよう配列されたレシオメトリック回路となる場合がある。
図４Ａは、起動回路４９０を有する遅延測定回路４００を示す。起動回路４９０は、リセット後、および／または遅延測定回路を作動させるとすぐに、遅延測定回路４００を急に止めることがある。図４Ａは、ＶＤＤ、ＶＳＳ、否定電源切断信号
Figure 2010246092
、入力としてのＰＨＯ１、ＰＨＯ２、ＰＨＯ３信号を有し、出力信号ＯＵＴを発生させるよう配列された起動回路４９０を示す。起動回路４９０は、図４Ｃに関して以下で詳述されている。
起動回路４９０の出力信号ＯＵＴは、トランスミッションゲート４０２に伝えられる場合がある。ＲＳＴ信号が高い場合、トランスミッションゲート４０２は、出力信号ＯＵＴを遅延測定回路の残りの部分に送ることがあるが、そうでなければ、出力信号ＯＵＴは、遅延測定回路の残りの部分に伝えられない場合がある。したがって、出力信号ＯＵＴは、リセット信号ＲＳＴが高いと表示され、遅延測定回路４００がリセットされつつある場合にのみ伝えられるに過ぎない。

＜実例としての差動増幅器＞
図４は、発明の実施形態に従う実例としての差動増幅器４２０を示した回路図である。差動増幅器４２０は、図４Ａに関して上述したように、入力を利用し、出力を発生させる。より厳密に言えば、図４Ｂは、トランジスタ４３８、４４８に進んだ＋ＩＮ入力、およびトランジスタ４４２、４５２に進んだ−ＩＮ入力を示す。＋ＩＮ入力と−ＩＮ入力の差異は、差動増幅器４２０で増し、ＩＰＯＳ、ＩＮＥＧ出力として供給される場合がある。ループ増幅器４２０は、−ＩＮ入力での基準電圧に関して、＋ＩＮ入力のパルス平均幅を比較する。トランジスタ４３０、４７６は、電源切断ＰＤ信号が高い場合、電源切断状態にするために利用される。
図４Ｂは、２つの電流ソースである左電流ソース、および右電流ソースを有する差動増幅器４２０を示す。左電流ソースは、ＰＭＯＳトランジスタである４２４、４２６、４３８、４４２および抵抗器である４４０、４６４、４６６を含む。トランジスタ４２４および４２６のソースノードはＶＤＤに接続されており、トランジスタ４２４および４２６のゲートノードはＩＢＩＡＳ入力に接続されており、トランジスタ４２４および４２６のドレーンノードは、双方とも、抵抗器４４０に接続されている。トランジスタ４２４のドレーンノードは、トランジスタ４３８のソースノードにも接続されており、トランジスタ４３８のゲートノードは＋ＩＮ入力に接続されており、トランジスタ４３８のドレーンノードは抵抗器４６４に接続されている。トランジスタ４２６のドレーンノードはトランジスタ４４２のソースノードにも接続されており、トランジスタ４４２のゲートノードは−ＩＮ入力に接続されており、トランジスタ４４２のドレーンノードは抵抗器４６６に接続されている。左電流ソースの出力は、ノード４５３で利用される場合がある。左電流ソースの出力は、その後、ＰＭＯＳトランジスタ４５４のゲートノードに送られる。左電流ソースの出力が電流をトランジスタ４５４へ供給した場合、トランジスタ４５４の働きで、電流は、トランジスタ４２８のドレーンノード出力からＶＳＳ（その後はＮＭＯＳトランジスタ４４４のゲートノードを通過する）へ流れる場合がある。その後、ＩＰＯＳ出力は、トランジスタ４４４のソースノードにある。
右電流ソースは、同様の方法で、それぞれ左電流ソースのトランジスタ４２４、４２６、４３８、４４２に対応するトランジスタ４３４、４３６、４４８、４５２に接続されており、またそれぞれ左電流ソースの抵抗器４４０、４６４、４６６に対応する右電流ソースの抵抗器４５０、４７２、４７４に接続されている。右電流ソースの出力は、ノード４５７で利用される場合がある。しかしながら、（トランジスタ４４２のゲートノードで受信される−ＩＮ入力とは対照的に）トランジスタ４４８のゲートノードは＋ＩＮ入力を受信するため、ノード４５７における右電流ソースの出力は、左電流ソースの−ＩＮ入力よりもむしろ＋ＩＮ入力（それゆえ、ＮＭＯＳトランジスタ４４６のソースノードからのＩＮＥＧ出力）に左右される可能性がある。例えば、−ＩＮ入力と＋ＩＮ入力が逆の極性を持っていれば、ＩＰＯＳ出力とＩＮＥＧ出力も逆の極性を持つことがある。
ＦＳ入力が高く設定されることにより、否定ＦＳ入力
Figure 2010246092
が低く設定される場合、トランスミッションゲート４８４とトランジスタ４６０、４６２、４６８、４７０、４７８、４８０、４８２は、ＩＰＯＳ出力とＩＮＥＧ出力間の差の利得を満たすために利用される。特に利得は２、換言すれば、ＦＳが高く設定されている場合、ＩＰＯＳとＩＮＥＧ間の差は２倍になる場合がある。例えば、ＦＳ入力が高く設定されている状態は、ＦＳ入力が低く設定されている場合に比べ、基準クロック周波数は２倍に相当すると仮定する。その後、差動増幅器４４０は、ＦＳ入力が低く設定されている場合は、ベース基準クロック周波数用に対応する出力を供給し、ＦＳ入力が高く設定されている場合は２倍基準クロック周波数用に２倍の出力を供給する場合がある。

＜実例としての起動回路＞
図４Ｃは、発明の実施形態に従い、実例としての起動回路４９０を示す回路図である。図４Ｃは、ＶＤＤ、ＶＳＳ、否定電源切断信号
Figure 2010246092
、および入力としてのＰＨＯ１、ＰＨＯ２、ＰＨＯ３信号を有し、出力信号ＯＵＴを発生させるよう配列された起動回路４９０を示す。図４Ｃで電気コンポーネントポインティングアップに接続されているがラベルなし（すなわち、「図４Ｃ」で指定されない）の各回線はＶＤＤ電圧入力を表し、電気コンポーネントポインティングダウンに接続されているがラベルなしの各回線は、ＶＳＳ電圧入力を表す場合がある。
図４Ｃは、インバータ４９１に伝えられる否定電源切断信号
Figure 2010246092
を示すが、その後、非否定電源切断信号ＰＤを発生させる。
Figure 2010246092
が高く設定された場合（換言すれば、ＰＤが低く設定された場合）、
Figure 2010246092
はまた信号を通過させるコンポーネント４９２、４９３にも伝えられる。ＰＤ信号は、またＮＰＮトランジスタ４９４のゲートノードにも供給され、ＶＤＤを有する入力からＶＳＳまでの電流の流れ、およびＶＤＤを有する入力から起動回路の残りの部分まで、電流の流れを制御する。したがって出力信号ＯＵＴは、ＰＤが高く設定されている場合（あるいは同様に
Figure 2010246092
が低く設定されている場合）は発生しない場合がある。
図４Ｃは、Ａ、Ｂ、Ｃ、Ｄ入力が論理的に高く、それぞれのトランスミッションゲート４９５、４９６、４９７、４９８が電流の流れを可能にすると、出力信号ＯＵＴが発生する場合があることを示す。図４Ｃの右手に示した論理は、トランスミッションゲート４９５、４９６、４９７、４９８に対するＡ、ＡＮ、Ｂ、ＢＮ、Ｃ、ＣＮ、Ｄ、ＤＮ入力を発生させるために利用される場合がある。
図４Ｃは、入力信号であるＡおよびＡＮ用に、ＰＨＯ１、ＰＨＯ２、ＰＨＯ３入力信号は、それぞれ、インバータ４９５ａ、４９５ｂ、４９５ｃにより変換されることを示す。図４Ｃは、否定
Figure 2010246092
入力信号は、ＮＡＮＤゲート４９５ｄへ進んだ後、ＡＮ入力を発生させることを示す。その後、ＡＮ入力は、インバータ４９５ｅで否定され、Ａ入力を発生させる。したがって、ＰＨＯ１、ＰＨＯ２、ＰＨＯ３が高く設定されない限り、入力ＡＮは高く設定され、対応する入力Ａは低く設定される場合がある。もっとも、ＰＨＯ１、ＰＨＯ２、ＰＨＯ３のすべてが高く設定されても、入力Aは高く設定され、入力ＡＮは低く設定される場合もある。以下の数式は、ＡおよびＡＮの入力を記したものであり、Ａ＝！ＰＨＯ１＋！ＰＨＯ２＋！ＰＨＯ３、ＡＮ＝！Ａとなるが、！は論理的ＮＯＴ演算子、＋は論理的ＡＮＤ演算子である。
同様に、コンポーネント４９６ａ、４９６ｂ、４９６ｃ、４９６ｄは、図４Ｃに示したが、ＰＨＯ１入力が高く設定され、ＰＨＯ２、ＰＨＯ３入力が低く設定された場合は、入力Ｂを高く設定することができ、数式および入力ＢＮは入力Ｂの論理的否定とし、対応する数式は、Ｂ＝ＰＨＯ１＋！ＰＨＯ２＋！ＰＨＯ３、ＢＮ＝！Ｂとなる。コンポーネントである４９７ａおよび４９７ｂは、図４Ｃに示したが、入力信号であるＰＨＯ２およびＰＨＯ３の両方が高く設定され、入力信号であるＣＮが入力Cの論理的否定である場合、入力Ｃは高く設定することができ、対応する数式はＣ＝ＰＨＯ２＋ＰＨＯ３、ＣＮ＝！Ｃとなる。コンポーネントである４９８ａおよび４９８ｂは、図４Ｃに示したが、入力信号であるＰＨＯ３が高く設定され、入力信号であるＤＮが入力Ｄの論理的否定である場合、入力Ｄは高く設定することができ、対応する数式はＤ＝ＰＨＯ３、ＤＮ＝！ＰＨＯ３となる。
ＰＨＯ１、ＰＨＯ２、ＰＨＯ３という入力信号を利用することにより、様々なモードの補償回路１１０および／またはアプリケーション回路１２０で電流を発生させることができる。特に、ＰＨＯ１、ＰＨＯ２、ＰＨＯ３という入力信号の組合せの１つでテストモードが信号として送られ、起動回路４９０で発生したＯＵＴ出力発生につながる場合がある（例えば、ＰＨＯ１が高く設定され、ＰＨＯ２が低く設定され、ＰＨＯ３が低く設定された状態でテストモードが信号として送られるとＢ出力が発生し、そのためトランスミッションゲート４９６がＯＵＴ出力用に電流を流れさせる場合がある）。
ＯＵＴ出力は、遅延測定回路４００のバイアスコンポーネントに電流を供給する場合があるが、これは換言すれば、ＯＵＴ出力は、電流鏡である４１０と４２０に様々なＩＢＮ出力とＩＢＰ出力を発生させ、補償回路１１０および／またはアプリケーション回路１２０の様々な遅延エレメントに電力を供給する場合がある、ということである。したがってテストモードで作動中、補償回路１１０および／またはアプリケーション回路は、位相固定ループ（ＰＬＬ）のような他の回路のリセットを待っている間、バイアスがかかることがあるため、比較的長い起動時間（例えば２５０μｓ以上）を要し、それゆえ、ＰＶＴ補正を行うのに必要な時間を総リセットタイムバジェットのさらに数パーセントまで減らす必要がある場合がある（例えば１０追加μｓ以下であり、これは他の回路構成での２５０μｓリセットに基づくリセットタイムバジェットの４％以下の追加に等しい）。

＜実例としてのアプリケーション回路＞
図５は、発明の実施形態に従い、実例としてのアプリケーション回路５００を示す回路図である。実例としてのアプリケーション回路５００は、補償回路１１０の試験を行うために利用される場合がある、および／または図１に関して上記で検討したアプリケーション回路１２０の代わりをする場合がある。
実例としてのアプリケーション回路５００は、ストロボ入力ＤＱＳ１１４を受信する。ＤＱＳ１１４は、データストロボ入力を表す場合がある。データストロボ入力は、読み取り操作や書き込み操作のようなメモリ操作を実行するたびに、パルスを持つ場合がある。メモリ操作は、データストロボ入力の立ち上がりまたは立ち下がりに基づき、タイミングが設定される場合がある。
図５は、５個の遅延エレメント５１０、５２０、５３０、５４０、および５５０を有するアプリケーション回路５００を示す。遅延エレメントの実例としての実施形態は、図３に関して上記で検討した。各遅延エレメントは、遅延測定ＤＭに相当する１つ以上の電流、または電圧を受け取る場合がある。図５は、２種類の入力電流、すなわち正の電流ＩＢＰ０、ＩＢＰ１、ＩＢＰ２、ＩＢＰ３、ＩＢＰ４、および負の電流ＩＢＮ０、ＩＢＮ１、ＩＢＮ２、ＩＢＮ３、ＩＢＮ４を受け取るそれぞれの遅延エレメント５１０、５２０、５３０、５４０、５５０を示す。より多くの遅延エレメントまたはより少ない遅延エレメントがアプリケーション回路５５０で利用される場合がある。
これらの負の電流および正の電流は、それぞれ、図４に示された電流鏡４２０、４３０で発生したものに該当する場合がある。そのようなものとして、負の電流は、明確に遅延量ＤＭを表す場合があり、正の電流は基準電圧ＶＲＥＦを表す場合がある。
図５は、全く同じものとして、遅延エレメント５１０、５２０、５３０、５４０、５５０のそれぞれを示す。他の実施形態では、遅延エレメント５１０、５２０、５３０、５４０、５５０は全く同じでないこともある。さらに他の実施形態では、遅延エレメント５１０、５２０、５３０、５４０、５５０のうち１つ以上は、１つ以上の他の電子コンポーネント、例えば演算増幅器（ｏｐ−ａｍｐ）と置換される場合がある。
図５はまた、５つのタップ５１２、５２２、５３２、５４２、５５２を有するアプリケーション回路５００も示す。タップのそれぞれは、１つ以上の遅延エレメントから１つ以上の出力を伝達するのに使われる場合があるが、これは換言すれば、タップ５１２、５２２、５３２、５４２、５５２は、それぞれ、遅延エレメント５１０、５２０、５３０、５４０、５５０から１つ以上の出力を伝達する場合がある、ということである。本発明の他の実施形態では、１つ以上の他のアプリケーション回路が、実例としてのアプリケーション回路１２０に置換される場合がある。タップ５１２、５２２、５３２、５４２、５５２の各出力は、ＤＱＳ入力１１４に対応するＰＶＴ補正出力を表す場合がある。しかしながら、タップ５１２、５２２、５３２、５４２、５５２における出力のそれぞれは、ＰＶＴ補正の一部として、経時的により長い遅延を含む場合がある。さらに他の実施形態では、図５に示した場合よりも多くの、あるいは少ないタップがアプリケーション回路で利用される場合がある。
アプリケーション回路５００は、より大きなアプリケーション回路のコンポーネントとして利用される場合がある。例えば、より大きなアプリケーション回路は、アプリケーション回路５００を、それぞれの入力信号のＰＶＴ補正を行う「フロントエンド」、それぞれの出力信号のＰＶＴ補正を行う「バックエンド」として利用する場合がある。より厳密に言えば、ＤＲＡＭは、ＤＲＡＭを作動させる補正データストロボ信号を利用する前に、ＤＱＳ信号のＰＶＴ補正を行うフロントエンドとして、アプリケーション回路５００を包含する場合がある。同様に、出力としてデータストロボ信号を発生させるメモリコントローラあるいは他の装置は、アプリケーション回路を利用し、出力データストロボ信号をＰＶＴ補正する場合がある。補正データストロボ信号用に利用する特定タップの選択（換言すれば、遅延の特定量）は、設計時、または操作時に決定される場合がある。アプリケーション回路５００と他のアプリケーション回路との組合せに関し、他の多くの実例も考え得る。
他の多くのアプリケーション回路も考え得る。他のアプリケーション回路には、必ずしも以下に限定されるものではないが、メモリ回路（例えばＤＲＡＭや同期ＤＲＡＭ（ＳＤＲＡＭ））、プロセッサ回路、制御回路構成、および／またはドライバ回路などがある。例えばアプリケーション回路は、ＤＲＡＭあるいはＳＤＲＡＭの場合があり、さらに必ずしも以下に限定されないが、ＤＤＲ基準、ＤＤＲ２基準、および／またはＤＤＲ３基準のような１つ以上のＤＲＡＭ基準に従うよう配列される場合がある。さらに、いかなるクロック回路、例えば必ずしも以下に限定されないが、プロセッサや制御論理回路は、アプリケーション回路として、たやすく利用できよう。また図６に関して以下に記したようなメモリバスドライバも、アプリケーション回路として利用される場合がある。

＜実例としてのメモリバスドライバ＞
図６は、発明の実施形態に従うメモリバスドライバ６００である。メモリバスドライバ６００は、図１および図５に関して上述したように、アプリケーション回路として利用される場合がある。メモリバスドライバ６００は、ＤＲＡＭとインターフェースで接続される場合がある。ＤＲＡＭは、ＤＤＲ、ＤＤＲ２、および／またはＤＤＲ３の基準を満たすよう配列されたＤＲＡＭのようなＳＤＲＡＭとなる場合がある。補償回路１１０は、斜交平行線模様で図６の中心に示す。図６に示した回路の残りの部分は、図１で上述したアプリケーション回路１２０に相当する。
メモリバスドライバ６００は、個々のクロック信号が適切に作用する２つのドメインまたは領域に分けられる。ＣＬＫ１Ｘドメイン（図６に示したように断続線で２つの部分に分割されている）は、ＣＬＫ１Ｘ信号が操作を同期化しているメモリバスドライバの領域を示す。ＤＱＳドメインは、ＤＱＳ信号が操作を同期化しているメモリバスドライバの領域を示す。メモリバスドライバは、ＤＲＡＭのようなメモリ（本書では示さない）と関連して利用される場合がある。
多くの回線がメモリバスドライバ６００に接続される場合がある。Ｄ０［７：０］、Ｄ１［７：０］およびＤＱ［７：０］回線が、データ回線となる場合があり、［７：０］という命名法は、８本の回線が利用されていることを示す。例えばＤ０［７：０］回線は、Ｄ０［０］、Ｄ０［１］、Ｄ０［２］、Ｄ０［３］、Ｄ０［４］、Ｄ０［５］、Ｄ０［６］、Ｄ０［７］の８本の回線を含む。ＤＱＳＴＸ回線は、データは関連メモリから伝達するべきであることを示すストロボ信号として利用される場合がある。Ｄ０［７：０］回線は、データを受信するため、および／またはデータをメモリバスドライバに伝達するために利用される場合がある。ＤＱＳ回線は、データがＤＱ［７：０］回線上に存在する場合にアサートされることがある。ＶＲＥＦ回線は、図４に関して上述したように、および／または図６に関して以下に記したように、基準電圧を伝える場合がある。ＰＨＯ［３：０］回線は、図１に関して上述し、図７に関して以下に記した位相信号を伝える場合がある。電源切断ＰＤ回線は、図１および図２に関して上述した電源切断信号のようなメモリバスドライバ６００の機能を一時的に抑止する電源切断信号を伝える場合がある。
ＲＥＡＤＣＭＤ回線は、読み取り操作、または書き込み操作を関連メモリで実行すべきどうかを示す信号を含む場合がある。ＲＳＴＮ回線は、図１に関して上述したようなリセット信号を伝える場合がある。
ＣＬＫ１Ｘ回線は、１００ＭＨＺあるいは１３３．３３ＭＨＺのような既知の周波数で作動するクロック信号を伝える場合がある。ＣＬＫ１Ｘ９０回線は、ＣＬＫ１Ｘ信号からの９０°位相シフト信号のような、ＣＬＫ１Ｘ信号の位相シフト版を表す信号を伝える場合がある。同様にＣＬＫ２Ｘ回線は、増倍クロック信号を表す信号を伝える場合があるが、増倍クロック信号とは、換言すれば、周波数がＣＬＫ１Ｘ回線の倍数であるクロック信号であり、その倍数は２、３、または他の整数となる場合がある。図６で示したように、ＣＬＫ２Ｘ回線の倍数は２である。ＲＸＣＬＫＳＥＬにより、ＣＬＫ１Ｘ回線上の信号またはＣＬＫ１Ｘ９０回線上の信号のいずれかを選択するように、クロック信号の選択が可能となる場合がある。
ＣＡＳＬＡＴ［１：０］回線は、２つの回線（ＣＡＳＬＡＴ［０］およびＣＡＳＬＡＴ［１］）であり、それぞれがカラムアドレスストロボ（ＣＡＳ）待ち時間量を示す信号を伝える場合がある。ＲＤＶＡＬＩＤ回線は、読み取り操作が効果的であるかどうかを示す信号を伝える場合がある。ＲＤＥＬＡＹ［１：０］（ＲＤＥＬＡＹ［１］およびＲＤＥＬＡＹ［１］）回線は、読み取り遅延量を示す２つの回線となる場合がある。
メモリバスドライバ６００は、関連メモリで書き込み操作または読み取り操作のいずれかを制御する目的で利用される場合がある。データがデータ回線Ｄ０［７：０］およびＤ１［７：０］に到達し、［ＤＱ７：０］回線を介してメモリに書き込まれる書き込み操作を行う目的で、データＤ０／Ｄ１回線の半分（すなわち、データ回線Ｄ０［０：７］またはＤ１［０:７］のいずれか）が多重チャンネル（ＭＵＸ）６０２により選択される場合がある。ＭＵＸ６０２の出力は、トグル方式フリップフロップ（ＴＦＦ）６０４へ伝えられる場合がある。ＤＱＯ［７：０］として示したように、ＴＦＦ６０４の出力は、ＤＱ［７：０］回線を介し関連メモリへ送られる場合がある。ＴＦＦ６０６を通じ、ＤＱＳＴＸ回線からの信号を通過させることに基づき、ＤＱＳＯ信号が発生する場合があるが、その後はＤＱＳ回線上で関連メモリに送られる。
読み取り操作のために、ＤＱＳＴＸ信号は、ＤＱＳ回線を介して入力され、ＴＦＦ６２４でラッチされた後、周波数選択（ＦＳ）信号として補償回路１１０に伝えられる場合がある。同様に、図６で、ＤＱ［７：０］回線から与えられたＤＱＲＸ［７：０］として示した入力データは、ＴＦＦ６１４でラッチされる場合がある。ＴＦＦ６１４および６２４は、クロック信号として、それぞれＯＲゲート６１６および６２６を介し、ＤＱＳ＿ＤＬＹ信号で論理的にＯＲされたＳＴＲＯＢＥ＿ＥＮＡＢＬＥ信号を利用する場合がある。ＤＱＳ＿ＤＬＹ信号は、補償回路１１０の出力遅延量を表す場合がある。読み取り操作中、入力データは、上述したように、弾性バッファ６１８に保管される場合がある。
弾性バッファ６１８の特定の操作毎のバッファは、３ビット計数回路６３４で制御された１：４ＭＵＸ６３２で選択される場合があり、３ビット計数回路６３４は、補償回路１１０からのＤＱＳ＿ＤＬＹ信号出力により刻時パルスを送り込まれている。図６でＷＰＴＲとして示したように、３ビット計数回路６３４の出力はＴＦＦ６３６へも伝えられると、弾性バッファ６１８はより多くのデータを記憶できることを示すｒｅａｄｙ信号、および弾性ポインタは完全にふさがっていることを示すフル信号を発信する。ＷＰＴＲ信号は、書き込み操作用に出力される弾性バッファ６１８の操作毎のバッファを選択する場合がある。
読み取り操作用弾性バッファ６１８の特定の操作毎のバッファの選択は、ＣＡＳレイテンシＴＦＦ６４２へ伝えられるＣＡＳＬＡＴ［１：０］回線上の信号で制御される。より厳密に言えば、ＣＡＳレイテンシＴＦＦ６４２を構成する６つのＴＦＦが存在するが、これら６つのＴＦＦは直列に接続され、ＲＥＡＤＣＭＤ回線からの信号を、多くのクロックサイクルの間、ラッチする場合があるが、既存のものに代わる実施形態では、より多くのＴＦＦあるいはより少ないＴＦＦが、ＣＡＳレイテンシＴＦＦ６４２を構成する場合がある。ＣＡＳレイテンシＴＦＦ６４２は、ＭＵＸ６４０を介したＲＸＣＬＫＳＥＬ回線上の信号で選択されたように、ＣＬＫ１Ｘ回線またはＣＬＫ１ＸＮ９０回線のいずれかの回線上の信号によりクロック制御される。ＣＡＳレイテンシＴＦＦ６４２は４つの出力を発生させるが、その１つは制御信号として２つのＣＡＳＬＡＴ［１：０］回線を用いるＭＵＸ６４４により選択される。
図６でＳＴＲＯＢＥ＿ＥＮＡＢＬＥとして示したＭＵＸ６４４の出力は、ＴＦＦ６５０、６５２、６５４、６５６へ送られ、これらは４つのクロックサイクルの間、ＳＴＲＯＢＥ＿ＥＮＡＢＬＥ信号をラッチする。３ビットカウンタ６６２と同様に、ＴＦＦ６５０、６５２、６５４、６５６は、ＣＬＫ１Ｘ回線上の信号によってクロック制御される。ＴＦＦ６５２、６５４、６５６の出力は、ＲＤＶＡＬＩＤ回線上の信号に従い、ＭＵＸ６６０内へ送られ、ＲＤＥＬＡＹ［１：０］回線からの制御信号で制御されるように、１つの出力を発生させる。図６でＲＰＴＩＮＣとして示したＭＵＸ６６０の出力は、３ビットカウンタ６６２に送られるが、同カウンタは、図６でＲＰＴＲとして示した信号を発生させ、ＭＵＸ６３０を制御するために利用される。ＲＰＴＲ信号は、弾性バッファ６１８の操作毎のバッファを選択し、読み取り操作用に出力される場合がある。同様に、ＷＰＴＲ信号は、弾性バッファ６１８の操作毎のバッファを選択するために利用される場合がある。

＜実例としての基準電圧発生器＞
図７は、発明の実施形態に従い、基準電圧を発生させるための実例としての基準電圧発生器７００を示す回路図である。
実例としての基準電圧発生器７００では、入力として、図１および４Ａに関して上述した位相信号ＰＨＯ１、ＰＨＯ２、ＰＨＯ３を利用する。位相信号ＰＨＯ０、ＰＨＯ１、ＰＨＯ２、およびＰＨＯ３は、４−ｔｏ−１６デコーダ７１０に送られる場合がある。紙面の都合により、４−ｔｏ−１６デコーダ７１０の１６の出力回線Ｌ０〜Ｌ１５のうち、１５しか示さない。
位相信号は、個々の基準電圧が発生することを示す２進数として、機械言語に翻訳処理される場合がある。例えば、信号は、ＰＨＯ３信号が４ビット２進数の最も重要なデジットとして機械言語に翻訳処理され、ＰＨＯ２は２番目に重要なデジットとして機械言語に翻訳処理され、ＰＨＯ１は３番目に重要なデジットとして機械言語に翻訳処理され、ＰＨＯ０は重要度の最も低いデジットとして（あるいは逆に）機械言語に翻訳処理されるよう、処理される場合がある。例えば、位相信号のこの解釈を利用し、基準電圧発生器の利用者が、ベース２のベース１０＝１００１において、基準電圧番号９を利用することを望むと仮定する。利用者は、その後、ＰＨＯ３とＰＨＯ０の信号を高く設定（２進数の１の値を示す）し、ＰＨＯ２とＰＨＯ１の信号を低く（２進数の０の値を示す）設定する場合がある。もう１つの実例として、利用者がベース２のベース１０＝１１００において、基準電圧１２を利用することを望むと仮定する。その後、基準電圧１２を選択するために、利用者はＰＨＯ３とＰＨＯ２の信号を高く設定し、ＰＨＯ１とＰＨＯ０の信号を低く設定する場合がある。
４−ｔｏ−１６デコーダは、位相信号入力に基づき、出力回線Ｌ０〜Ｌ１５のうち１つのみを作動させ、残りの出力回線は不活性化させる場合がある。例えば、ＰＨＯ３とＰＨＯ２の信号は高く設定され、ＰＨＯ１とＰＨＯ０の信号は低く設定されるならば、出力回線Ｌ１２（基準電圧１２に相当する）が作動する場合がある。
第１通信伝送ゲート、すなわち伝送ゲート７４０ａ〜７４０ｏの１つ（伝送ゲート７４０ｐは示さない）および第２通信伝送ゲート７５０ａ〜７５０ｏ（伝送ゲート７５０ｐは示さない）を開くため、作動回線上の信号が利用される場合がある。次に、ＶＤＤのような既知の電圧での電流が、通信抵抗器Ｒ７２０〜Ｒ７３４（Ｒ７３５は示さない）を通り過ぎ、その後は第２通信伝送ゲート７５０ａ〜７５０ｏ（伝送ゲート７５０ｐは示さない）を通り過ぎた後、基準電圧ＶＲＥＦとして出力される場合がある。各不活性回線は、電流を流す通信伝送ゲートを開けない場合があるため、各不活性回線用に出力電圧が発生しない場合がある。抵抗器Ｒ７２０〜Ｒ７３５のそれぞれで、抵抗値が異なる場合があるため、考えられる１６の各作動回線で基準電圧も異なる場合ある。したがって位相信号ＰＨＯ０〜ＰＨＯ３は、基準電圧発生器７００により、考えられる１６の基準電圧ＶＲＥＦ出力の１つを決定するために利用される。より多くの、あるいはより少ない基準電圧が考えられるが、これらは、位相信号、伝送ゲート、および／または抵抗の通信追加または削除に基づき、基準電圧発生器７００により出力される場合がある。

＜実例としてのＰＶＴばらつき補正方法＞
図８は、発明の実施形態に従い、アプリケーション回路におけるＰＶＴばらつきを補正する遅延量を発生させる実例としての方法８００のフローチャートである。本文書で発表した本フローチャートの各ブロックは、プロセスで、特異的論理関数または手順を実行するためのモジュール、セグメント、あるいは電子コンポーネントの組合せ、ことによると実行コンピュータファームウェアおよび／またはソフトウェアを表す場合があることを理解しなければならない。既存のものに代わる実行は、実例としての実施形態の範囲内に含まれるが、その範囲内では、本文書に記したブロックは、実質的に同時あるいは逆の順序を含むが、既に示したあるいは検討した順序からから外れて実行される場合があり、これは関連する機能性に依存するが、記した実施形態の技術に適切に精通した人々ならば理解可能である。
方法８００は、ブロック８１０で始まる。ブロック８１０では、第１遅延出力が発生する。第１遅延出力は、第１遅延回線により発生する場合がある。第１遅延回線はｍ個の遅延エレメントを含む場合があるが、ｍは０より大きな整数である。ｍ個の遅延エレメントは共に接続され、遅延回線を構成する場合がある。同時に、ｍ個の遅延エレメントのそれぞれは、図３で示した遅延エレメントのそれぞれのように、あるいは図４で示した遅延バッファのそれぞれのように、全く同じ場合がある。
第１遅延回線は、１つ以上の入力を受け入れる場合がある。入力は、基準クロック入力はもちろんのこと、電源ＶＤＤおよび接地ＶＳＳ電圧を含む場合がある。同様に入力は、図３、図４に関して上記で検討したＩＢＰやＩＢＮのような１つ以上の入力電流を含む場合がある。第１遅延回線の各遅延エレメントは、上記で検討したように、全く同じ場合がある一方で、異なる入力電流および／または異なる基準クロック入力を受け入れるように、異なる入力を受け入れる場合がある。同様に、電圧入力のような一部の入力は、第１遅延回線のすべての遅延エレメント間では一般的である場合がある。第１遅延出力は、図３、図４に関して上記で検討したように、これらの入力に基づき発生する場合がある。
第１遅延回線は、集積回路上に存在する場合がある。集積回路は、ｎ型金属酸化膜シリコン（ＮＭＯＤ）、相補型金属酸化膜シリコン（ＣＭＯＳ）、バイポーラ技術または１つ以上の他の技術で実行される場合がある。
ブロック８２０では、第２遅延出力が発生する場合がある。第１遅延出力は、第２遅延回線で発生する場合がある。第１遅延回線は、ｍ＋ｎ個の遅延エレメントを含む場合があるが、ｍはブロック８１０に関して上述した通りであり、ｎは０よりも大きな整数である。第２遅延回線の遅延エレメントは、ブロック８１０に関して上述した遅延エレメントの特性を持っている場合がある。さらにまた、第１遅延回線と第２遅延回線の各遅延エレメントは、全く同じ場合があるが、これは換言すれば、２つの遅延回線が共に２×ｍ＋ｎ個の全く同じ遅延エレメントを含んでいる場合がある、ということである。
第２遅延回線（および第２入力回線の個々の遅延エレメント）の入出力は、ブロック８１０に関して上記で検討した第１遅延回線の入出力の特性を共有する場合がある。
２つの遅延回線は、図１〜４および図６に関して上述したような補償回路の一部となる場合がある。第２遅延回線および／または補償回路は、ブロック８１０に関して上述したような集積回路上に存在する場合がある。
ブロック８３０では、第１遅延出力および第２遅延出力に基づき、オフセットパルスが発生する場合がある。例えばオフセットパルスは、第１遅延出力および第２遅延出力でＸＯＲ操作を行うことに基づき、発生する場合がある。ＸＯＲ操作出力は、フィルタ処理される場合がある。例えばＸＯＲ出力は第１遅延出力または第２遅延出力のいずれかでＮＡＮＤされた後に変換され、ＸＯＲ出力および選ばれた遅延出力の効果的なＡＮＤが行われる場合がある。
ブロック８４０では、遅延量は、オフセットパルスに基づき発生する場合がある。遅延量は、経時的に平均したオフセットパルスの幅またはデューティサイクルの決定に基づく場合がある。その後遅延量は、オフセットパルスの平均電圧となり、ことによると１つ以上の電流および／または電圧として供給される場合がある。電圧は直流（ＤＣ）電圧となる場合がある。遅延測定回路は、入力オフセットパルスから遅延量を発生させるために利用されることがある。遅延量は、基準電圧に関して決定される場合がある。測定遅延回路はレシオメトリックとなる、および／または差動増幅器を含む場合がある。
上述したように第１、第２オフセットパルスに基づき遅延量を発生させることにより、遅延量は、基準クロック信号用のプロセス、電圧、および温度（ＰＶＴ）補正に対応する電流、または電圧となる場合がある。
ブロック８５０では、遅延量は、アプリケーション回路に対する出力となる場合がある。アプリケーション回路は、補償回路からの遅延測定（電流または電圧のいずれか）出力を利用する場合がある。遅延量は、図５のＤＱＳ信号に関して上述したようなアプリケーション回路の入力信号をＰＶＴ補正する１つ以上の電流として入力される場合がある。
アプリケーション回路は、図５に関して上記で示した実施形態としてのアプリケーション回路のような、あるいは図６に関して上記で示したようなメモリバスドライバのようなテストアプリケーション回路となる場合がある。あるいはその代わりとしてアプリケーション回路はまた、必ずしも以下に限定されないが、１つ以上のランダムアクセスメモリ（ＲＡＭ）（例えばＤＲＡＭおよび／またはＳＤＲＡＭ）、１つ以上のプロセッサ回路、１つ以上の制御回路、および／または１つ以上のタイミング回路のようなクロック信号を入力として利用するいかなる回路にもなる場合もある。アプリケーション回路は、入力信号をＰＶＴ補正するフロントエンド、あるいは出力信号をＰＶＴ補正するバックエンドとして、図５に示した実例となるアプリケーション回路を利用する場合がある。アプリケーション回路は、変化しない遅延測定信号の中を通り、多数のアプリケーション回路に対するＰＶＴ補正をデイジーチェーン接続することが可能となる場合がある。他にも多くの種類のアプリケーション回路が考え得る。

＜結論＞
本発明の典型的な実施形態を上述した。しかしながら熟練の技術を持つ人々は、ここに記した実施形態はさらなる変更、改良が可能であることを理解するであろう。しかしながら本文書で詳述した本配列や他の配列は、実例を示す目的のみで提供したものであり、本発明はすべての変更や改良を網羅するものと解釈されるべきである。そのようなものとして熟練の技術を持つ人々は、他の配列や他のエレメント（例えば機械、インターフェース、関数、命令、関数グループ化など）を代わりに利用でき、エレメントの中には完全に省くことができるものが存在する場合があることを正しく理解するであろう。さらにまた、本文書に記したエレメントの多くは機能的実在物であり、他のコンポーネントと共に離散型あるいは分散型コンポーネントとして、あるいは適切に組み合わせと場所を選定し、実装される場合がある。

Claims (3)

  1. プロセス、電圧、および温度（ＰＶＴ）のばらつきに対し、すでに調整した基準クロックから遅延量となる信号を生成させるように構成された補償回路と、
    前記基準クロックからの遅延量と信号を受信するよう構成され、前記基準クロックからの信号を調整するため遅延量を用いるように構成されたアプリケーション回路と、
    を有することを特徴とする集積回路。
  2. 第１の遅延出力を生成させるように構成された第１の遅延線であって、該第１の遅延線はｍ個の遅延エレメントを含み、ｍは０より大きな整数であることを特徴とする第１の遅延線と、
    第２の遅延出力を発生させるよう構成された第２の遅延線であって、該第２の遅延線はｍ＋ｎ個の遅延エレメントを含み、ｎは０より大きな整数であることを特徴とする第２の遅延線と、
    前記第１の遅延出力と前記第２の遅延出力に基づいてオフセットパルスを生成させ、前記オフセットパルスに基づいて遅延量を生成させるよう構成された遅延測定回路と、
    を有することを特徴とする請求項１に記載の集積回路。
  3. 前記遅延量を発生させることが、出力パルス幅の決定および出力パルス幅のフィルタリングを包含し、前記出力パルス幅のフィルタリングが経時的に生成した多くの出力パルスの電圧の平均をとることを含み、前記遅延量は出力パルス数の平均電圧であることを特徴とする、請求項１に記載の補償回路。
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