JP4117977B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、^Low Voltage Transistor Transistor Logic(LVTTL)"や^Series Stub Termination Logic(SSTL)" のような信号振幅を小さくして高速化を図ったインターフェースに適用される入出力回路をデバイス内部でシミュレートするためのダミーインターフェース回路を備える半導体装置に関し、特に出力タイミングを外部クロックに同期させるために使用されるＤＬＬ(Delay Locked Loop) 回路で使用されるダミー出力信号の発生に関する。
【０００２】
【従来の技術】
現在の半導体装置（デバイス）では、他のデバイスとの信号の互換性を維持するため、複数のインターフェース規格が決められている。代表的なものにＴＴＬ(Transistor Transistor Logic) があるが、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)やそれと組み合わされて使用されるデバイスでは、高速化を図るため信号振幅を小さくしたＬＶＴＴＬやＳＳＴＬの２つの規格が一般的である。ＬＶＴＴＬでは、ＶＩＨは２．０Ｖ、ＶＩＬは０．８Ｖであり、ＳＳＴＬでは、ＶＩＨはＶｒｅｆ＋０．２Ｖ、ＶＩＬはＶｒｅｆ−０．２Ｖである。以下の説明では、ＳＳＴＬ規格のＳＤＲＡＭを例として説明を行う。
【０００３】
ＳＤＲＡＭのデータ入出力は、データを外部クロックに対して所定の位相で出力することが要求される。データ入出力速度は益々高速化されようとしており、デバイスの特性のばらつき、温度変化、電源電圧の変化を考慮すると、出力タイミングの位相ずれを所定の許容範囲内にするのが難しくなっている。特開平１０−１１２１８２号公報は、データの出力タイミングを規定する内部クロックの位相を調整可能にし、出力データと外部クロックの位相関係を検出して、最適の位相関係になるように調整するＤＬＬ(Delay Locked Loop) 回路を有するＳＤＲＡＭを開示している。実際に出力データを検出するのは難しいため、出力回路及びそれに接続されるデバイスなどで構成される外部インターフェース回路と等価なダミーインターフェース回路を設けて、その出力と外部クロックの位相関係を検出する。
【０００４】
図１は、特開平１０−１１２１８２号公報に開示されたＤＬＬ回路の基本構成を示す図である。
図１に示すように、外部クロックｃｌｋがクロック入力バッファ１に入力され、内部クロックｃｌｋｉが発生され、ＤＬＬ回路３で位相調整されて出力クロックｃｌｋｚとなる。出力回路２は、出力クロックｃｌｋｚに応じて出力データを出力端子ＤＱに出力する。ダミーインターフェース回路７は、出力クロックｃｌｋｚに応じてダミー信号をダミー出力ライン９に出力するダミー出力回路７と、ダミー出力ライン９に接続されたダミー負荷容量１０と、ダミー出力ライン９に出力されたダミー出力信号が入力されるダミー入力バッファ１１とを備える。位相比較器４は、内部クロックｃｌｋｉとダミー入力バッファ１１の出力信号の位相を比較して比較結果を遅延制御回路６に出力する。遅延制御回路６は、この比較結果に基づいて可変遅延素子５における遅延量を変化させる。これにより、出力クロックｃｌｋｚの位相が変化し、内部クロックｃｌｋｉとダミー入力バッファ１４の出力信号の位相が一致すると、可変遅延素子５における遅延量は保持される。ダミーインターフェース回路７は、ダミー出力信号が、規格の条件の外部インターフェース回路に出力信号が出力された場合と同じように変化するように、各部の条件が設定される。また、ダミー入力バッファ１１は、クロック入力バッファ１と同じ遅延量を生じるように作られる。
【０００５】
【発明が解決しようとする課題】
このように、図１のＤＬＬ回路では、このダミーインターフェース回路７で発生されるダミー出力信号と、実際に接続される外部インターフェース回路に出力された出力信号が等価であるとして位相調整を行っており、その一致具合がＤＬＬ回路による出力クロックの位相調整の精度を向上させるための大きな要素になっている。特に、ダミー出力信号の信号レベルは重要で、外部インターフェース回路と同じレベルのダミー出力信号を発生させる必要がある。
【０００６】
ダミー出力回路８は、ＰチャンネルトランジスタとＮチャンネルトランジスタを直列に接続した回路であり、高電位側の電圧を外部インターフェース回路の高レベルにＰチャンネルトランジスタの閾値電圧を加えた電圧にすれば、外部インターフェース回路の高電位側の論理レベルと等しいダミー出力信号を出力させることができる。しかし、上記のダミー出力回路で低電位側の論理レベルを発生させると、ダミー出力信号はＶｓｓ（０Ｖ）に近い電位となり、例えば、ＳＳＴＬの信号レベルと異なる電位になる。
【０００７】
特開平１０−２８５０２０号公報は、ダミー出力回路８の出力するＣＭＯＳレベル（ＴＴＬレベル）のダミー出力信号をＳＳＴＬ又はＬＶＴＴＬレベルの信号に変換するレベル変換回路を設けたＤＬＬ回路を開示している。これにより、ダミー入力バッファ１１に入力するダミー信号は所望の信号レベルとなるが、ダミー出力回路が出力する信号レベルは所望の信号レベルと異なるため、ダミー出力信号は外部インターフェース回路の出力信号に十分に近似しているとはいえず、位相調整の精度が不十分であるという問題があった。
【０００８】
外部インターフェース回路と同等のダミーインターフェース回路を設けることは、ＤＬＬ回路以外でも行われており、いずれにしろ一致具合が良好であることが求められる。
本発明は、外部インターフェース回路に高精度に近似したダミーインターフェース回路を有する半導体装置を実現することを目的とする。
【０００９】
【課題を解決するための手段】
図２から図４は、本発明の半導体装置の基本構成及び動作波形を示す図である。
上記目的を実現するため、本発明の半導体装置は、ダミー出力信号を外部インターフェースの出力信号のレベルに対応したレベルの信号にするダミー負荷回路を設ける。
【００１０】
すなわち、本発明の半導体装置は、外部インターフェースの出力信号のレベルと等価なダミー出力信号を内部で擬似的に発生するダミーインタフェース回路７を備える半導体装置であって、ダミーインタフェース回路７は、ダミー出力信号をダミー出力ライン９に出力するダミー信号出力回路８と、ダミー出力ライン９に接続されたダミー容量１０、ダミー出力ライン９に接続され、ダミー出力信号を外部インターフェースの出力信号のレベルに対応したレベルの信号にするダミー負荷回路２０とを備えることを特徴とする。
【００１１】
図２に示すように、ダミー負荷回路２０は、例えば、第１の抵抗２３を介してダミー出力ライン９に接続されたプルアップ回路２１と、第２の抵抗２４を介してダミー出力ライン９に接続されたプルダウン回路２２とを備える。
図２と図１を比較して明らかなように、本発明の半導体装置のＤＬＬ回路は、プルアップ回路２１とプルダウン回路２２と第１の抵抗２３と第２の抵抗２４とを備えるダミー負荷回路２０を、従来の構成に加えたものである。
【００１２】
例えば、プルアップ回路２１は所定の電圧を発生する定電圧発生回路であり、プルダウン回路２２はグランド線である。抵抗による電圧分割により、ダミー出力信号のレベルを、外部インターフェースに対応した信号レベルにすることができる。これにより、外部インターフェースに近似したダミー出力信号を発生することができ、ＤＬＬ回路であれば、位相調整の精度を向上させることができる。
【００１３】
なお、図２のダミーインタフェース回路７では、第１及び第２の抵抗２３、２４に恒常的に電流が流れ、消費電流が増加するという問題を生じる。前述のように、ダミー出力回路８をＰチャンネルトランジスタとＮチャンネルトランジスタを直列に接続した回路で構成すれば、ダミー出力回路８の高電位側の電源電圧を適当に設定することにより、外部インターフェース回路の高電位側の論理レベルと等しいダミー出力信号を容易に出力させることができる。
【００１４】
そこで、本発明の第２の態様では、ダミー出力信号の高電位側のレベルはこのような設定によって実現し、低電位側のレベルのみダミー負荷回路を利用して発生させる。すなわち、ダミー負荷回路は、前記ダミー出力信号が一方の論理値の時に活性化され、他方の論理値の時には非活性化されるようにする。具体的には、図３に示すように、ダミー負荷回路を構成するプルアップ回路２１とプルダウン回路２２を、ダミー出力信号Ｄｏｕｔが「低(low) 」の時に活性化し、「高(high)」の時には非活性化するようにする。従って、ダミー出力回路８がＰチャンネルトランジスタとＮチャンネルトランジスタを直列に接続したインバータ回路で構成されていれば、図４に示すように、ダミー出力データＤｉｎが「低」の時にはプルアップ回路２１とプルダウン回路２２は非動作状態になり、ダミー出力信号Ｄｏｕｔはダミー出力回路８のトランジスタ（Ｐチャンネルトランジスタ）の能力によって高電位側まで立ち上がる。ダミー出力データＤｉｎが「高」の時にはプルアップ回路２１とプルダウン回路２２は動作状態になり、ダミー出力信号Ｄｏｕｔはダミー出力回路８のトランジスタ（Ｎチャンネルトランジスタ）とダミー負荷回路によって外部インターフェースに対応した「低」レベルに立ち上がる。
【００１５】
これにより、ダミー出力データＤｉｎが「低」の時にはプルアップ回路２１とプルダウン回路２２は非動作状態になり、プルアップ回路２１とプルダウン回路２２から第１及び第２の抵抗２３、２４を介して流れる電流は発生しないので、消費電力が低減できる。
上記のように、図３の構成であれば、消費電力を低減できるが、ダミー出力データＤｉｎが「高」の時にはプルアップ回路２１とプルダウン回路２２は動作状態になり、プルアップ回路２１とプルダウン回路２２から第１及び第２の抵抗２３、２４を介して電流が流れる。ここで、ＤＬＬ回路の場合、ダミー出力信号の立ち上がり又は立ち下がりの一方のみの位相と外部クロックの位相を比較する場合がある。そのような場合には、比較対象である立ち上がり又は立ち下がりの一方の変化は、外部インターフェースにおける出力信号の変化と同様に変化する必要があるが、他方の変化は正確である必要はなく、次に一方の変化が生じるまでに所定のレベルに変化していればよい。
【００１６】
そこで、本発明では、ダミー信号出力回路は、ダミー出力信号を論理値の一方にのみ変化させる回路とし、ダミー出力信号の他方への変化はダミー負荷回路で行う。
【００１７】
【発明の実施の形態】
図５は、本発明の第１実施例のＤＬＬ回路の構成を示す図である。
図１と図５を比較して明らかなように、第１実施例のＤＬＬ回路３は、ダミーインターフェース回路７において、ダミー出力ライン９に接続されるダミー負荷回路２０を設けた点が従来例と異なる。ダミー負荷回路２０は、定電圧発生回路２７と、この定電圧発生回路２７とダミー出力ライン９に接続された第１の抵抗２３と、ダミー出力回路８とダミー出力ライン９に接続された第２の抵抗２４とを有する。定電圧発生回路２７の出力する定電圧は、外部インターフェース回路の電源ｖｔｔに等しく、第１の抵抗２３の抵抗値は外部インターフェースの終端抵抗に応じて設定され、第２の抵抗２４の抵抗値は外部インターフェースのスタブ抵抗に応じて設定される。このダミー負荷回路２０により、ダミー出力回路８から出力されるダミー出力信号は、出力回路２から外部インターフェースに出力されるのと同じ信号レベルの信号になる。
【００１８】
図６は、本発明の第２実施例のＳＳＴＬ規格のダミーインターフェース回路７の構成を、正規の出力系と一緒に示す図である。第２実施例のダミーインターフェース回路も出力タイミングを調整するＤＬＬ回路に使用される。
図６に示すように、正規の出力系は、出力クロックｃｌｋｚ／ｃｌｋｘに応じて出力データに対応する原出力信号ｐｕｘとｐｄｚを発生する出力バッファ３１と、出力トランジスタで構成され、原出力信号に応じた出力信号を出力端子ＤＱに出力する出力回路２とを有する。ＳＳＴＬ規格によれば、出力端子ＤＱは、終端抵抗３４を介して電源ｖｔｔに接続され、３０ｐＦの負荷容量３３を介してグランドに接続される。
【００１９】
ここで、正規の外部インターフェース回路をどの様な形で模すかについて、図７を参照して説明する。
図７の（Ａ）に示すように、ＳＳＴＬ規格用の外部インターフェースでは、出力回路２は、電源Ｖｄｄｑとグランドの間に直列に接続されたＰチャンネルトランジスタ４１とＮチャンネルトランジスタ４２で構成されるインバータ回路である。Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２の接続ノードは、２５Ωのスタブ抵抗４３を介して伝送路に接続され、伝送路は更に他のデバイスに接続される。伝送路の両側は、５０Ωの終端抵抗４４と４５を介して電源ｖｔｔに接続される。以上がＳＳＴＬ規格の外部インターフェースである。ダミーインターフェースの場合には、ダミー入力バッファ１１がスタブ抵抗４６を介して伝送路の途中に接続される。
【００２０】
デバイス内に伝送路を設けることはできないので、第２実施例では、図７の（Ｂ）のような等価回路のダミーインターフェースで、図７の（Ａ）の構成を実現する。すなわち、２つの終端抵抗４４と４５を合わせて２５Ωのダミー終端抵抗４９とし、スタブ抵抗４３と４６はまとめてダミースタブ抵抗４８とする。また、ダミーインターフェースは、回路面積や消費電流を低減するため、外部インターフェースをスケールダウンして模している。
【００２１】
図６に示すように、ダミーインターフェースは、ダミー出力クロックｄｃｌｋｚに応じてダミー出力データに対応するダミー原出力信号ｐｕｘｄとＤｉｎを発生するダミー出力バッファ３２と、ダミー出力トランジスタで構成され、一方のダミー原出力信号ｐｕｘｄに応じたダミー出力信号をダミー出力ライン９に出力するダミー出力回路７と、ダミー出力ライン９に接続されたダミー容量１０と、ダミー出力ライン９に接続されるダミー負荷回路３０とを有する。ダミー出力ライン９は、ダミー入力バッファ１１に接続される。ダミー負荷回路３０は、ダミー出力バッファ３２の出力する他方のダミー原出力信号Ｄｉｎに応じて動作が制御される。なお、ダミー出力信号は、交互に「高」と「低」に切り替わるトグル信号であり、外部クロックｃｌｋの１周期内で交互に「高」と「低」に切り替わるか、外部クロックｃｌｋの１周期毎に交互に「高」と「低」に切り替わるとする。
【００２２】
図８は、第２実施例のダミー出力回路の構成を説明する図であり、（Ａ）は正規の出力回路２の構成を、（Ｂ）はダミー出力回路７の構成を示す。図７で説明したように、正規の出力回路２は、Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２を有する。Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２の接続ノードは、出力端子ＤＱに接続される。原出力信号ｐｕｘとｐｄｚは、それぞれＰチャンネルトランジスタ４１のゲートとＮチャンネルトランジスタ４２のゲートに印加される。ｐｕｘとｐｄｚが共に「高」の場合には、Ｐチャンネルトランジスタ４１はオフ状態になり、Ｎチャンネルトランジスタ４２がオン状態になり、出力端子ＤＱに出力される出力信号は「低」レベルになる。ｐｕｘとｐｄｚが共に「低」の場合には、Ｐチャンネルトランジスタ４１はオン状態になり、Ｎチャンネルトランジスタ４２がオフ状態になり、出力信号は「高」レベルになる。ｐｕｘが「高」、ｐｄｚが「低」の時には、Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２は共にオフ状態になり、出力はハイ・インピーダンス状態になる。ｐｕｘが「低」、ｐｄｚが「高」になることは禁止されている。このように、正規の出力回路２では、原出力信号ｐｕｘとｐｄｚに応じて、出力信号が「高」、「低」又はハイ・インピーダンス状態になる。
【００２３】
図８の（Ｂ）は、第２実施例のダミーインターフェース回路のダミー出力回路の構成を示す図である。図示のように、図８の（Ａ）の正規の出力回路２のＰチャンネルトランジスタ４１とＮチャンネルトランジスタ４２をスケールダウンしたＰチャンネルトランジスタ５３とＮチャンネルトランジスタ５４で構成されるインバータとし、Ｐチャンネルトランジスタ５３のゲートにはダミー原出力信号ｐｕｘｄが印加され、Ｎチャンネルトランジスタ５４のゲートにはグランドレベルが印加されるようにする。これにより、Ｎチャンネルトランジスタ５４は常にオフ状態になる。
【００２４】
第２実施例のダミーインターフェース回路が使用されるＤＬＬ回路は、ダミー出力信号が立ち上がる時の変化エッジと外部クロックｃｌｋの立ち上がりエッジのみを比較する。従って、ダミー出力信号の立ち上がりエッジが正確に変化すればよく、立ち下がりエッジがどのような変化をしても問題はない。そこで、図８の（Ｂ）に示すような構成にして、ダミー出力回路７はダミー出力信号の「高」レベルの出力のみを行い、ダミー出力信号の「低」レベルの出力についてはダミー負荷回路によって行う。
【００２５】
図９は、ダミー負荷回路の構成を示す図である。図示のように、Ｐチャンネルトランジスタ５８と５９で構成されるトランスファーゲートと、降圧抵抗６０と、ダミー終端抵抗６１と、ダミースタブ抵抗６２と、Ｎチャンネルトランジスタ６３とを、電源ｖｄｄｑとグランドの間に直列に接続されている。ダミー原出力信号Ｄｉｎは、Ｎチャンネルトランジスタ６３のゲートに印加されると共に、インバータ５５を介してＰチャンネルトランジスタ５８のゲートに印加される。インバータ５５の出力は、更にスイッチ５７を介してＰチャンネルトランジスタ５９のゲートに印加される。また、スイッチ５７と並列に遅延回路が設けられ、インバータ５５の出力が遅れてＰチャンネルトランジスタ５９のゲートに印加されるようになっている。降圧抵抗６０とダミー終端抵抗６１とダミースタブ抵抗６２は、外部インターフェースのスケーリングに応じて、それぞれ２ｋΩ、１ｋΩ、１ｋΩに設定されており、降圧抵抗６０は電源ｖｄｄｑの電圧値を外部インターフェースの終端レベルに等しいｄｕｍ−ｖｔｔ（＝ｖｄｄｑ／２）に降圧する。このように、電源ｖｄｄｑを使用して終端レベルを発生させている。
【００２６】
遅延回路５６は、ダミー原出力信号Ｄｉｎが「高」から「低」に変化した時に、ダミー出力ライン９からのチャージシェアを受けてｄｕｍ−ｖｔｔが変動するのを避けるために設けられており、Ｄｉｎが「低」に変化しても少しの時間の間Ｐチャンネルトランジスタ５９をオン状態に維持してｖｄｄｑからの電源供給を行い、ｄｕｍ−ｖｔｔの変動を低減する。このように、ダミー負荷回路は、Ｄｉｎが「高」の時に活性状態になり、「低」の時は非活性状態になる。
【００２７】
図１０は、第２実施例のダミーインターフェース回路の動作を示すタイムチャートである。ダミー原出力信号Ｄｉｎが「低」から「高」に変化すると、ダミー出力回路７のＰチャンネルトランジスタ５３はオフ状態になり、ダミー負荷回路３０のＮチャンネルトランジスタ６３とＰチャンネルトランジスタ５８はオン状態になり、ダミー出力ライン９の電位はＳＳＴＬの「低」レベルに向かって変化する。ダミー出力回路８はこの変化には何ら寄与しておらず、ダミー出力ライン９の電位はダミー負荷回路３０のみによって引き下げられるので、図示のようにゆっくり変化する。ダミー出力ライン９の電位は、次にＤｉｎが「低」に変化するまでに、ＳＳＴＬの「低」レベルに変化していればよく、Ｄｉｎの周期に応じてこの条件を満たすようにダミー負荷回路３０のＮチャンネルトランジスタ６３とＰチャンネルトランジスタ５８、５９のサイズなどを設定する。従って、Ｄｉｎが「高」の間には電源ｖｄｄｑからトランスファーゲート、抵抗及びＮチャンネルトランジスタ６３を介してグランドに電流が流れるが、この電流は最小限に抑制される。
【００２８】
Ｄｉｎが「高」から「低」に変化すると、Ｎチャンネルトランジスタ６３とＰチャンネルトランジスタ５８はオフ状態になり、Ｐチャンネルトランジスタ５９も少し後にはオフ状態になる。同時に、ダミー出力回路７のＰチャンネルトランジスタ５３はオン状態になり、ダミー出力ライン９の電位はダミー出力回路の高電位（ｖｄｄｑ）レベルに向かって変化する。従って、この変化は、ＳＳＴＬの「低」レベルからの立ち上がり変化に類似した変化である。この変化はダミー出力回路７のみによって行われ、ダミー負荷回路３０はこの変化にほとんど寄与せず、電力も消費しない。
【００２９】
以上説明したように、第２実施例のダミーインターフェース回路は、外部インターフェースと同等の変化を発生し、貫通電流はほとんど流れないので、消費電力も小さいことが分かる。
第２実施例のダミーインターフェース回路が使用されるＤＬＬ回路は、ダミー出力信号が立ち上がる時の変化エッジと外部クロックｃｌｋの立ち上がりエッジのみを比較する回路で、ダミー出力信号の立ち上がりエッジが正確に変化すればよく、立ち下がりエッジがどのような変化をしても問題はなかった。しかし、逆にダミー出力信号が立ち下がる時の変化エッジと外部クロックｃｌｋの立ち上がりエッジのみを比較するＤＬＬ回路もある。第３実施例のダミーインターフェース回路は、このようなＤＬＬ回路に使用するものである。
【００３０】
図１１は、第３実施例のダミーインターフェース回路のダミー出力回路の構成を示す図である。図示のように、図８の（Ａ）の正規の出力回路２のＰチャンネルトランジスタ４１とＮチャンネルトランジスタ４２をスケールダウンしたＰチャンネルトランジスタ６４とＮチャンネルトランジスタ６５で構成されるインバータである点は第２実施例と同じであるが、Ｎチャンネルトランジスタ６５のゲートにはダミー原出力信号ｐｄｚｄが印加され、Ｐチャンネルトランジスタ６４のゲートにはｖｄｄｑが印加されるようにする。これにより、Ｐチャンネルトランジスタ６４は常にオフ状態になる。
【００３１】
図１２は、第３実施例のダミーインターフェース回路のダミー負荷回路の構成を示す図である。図９と比較して明らかなように、図９の回路を電源に対して対称に反転した構成を有する。構成動作については、説明を省略するが、Ｄｉｎが「高」の時には、ダミー負荷回路は非活性状態になり、ダミー出力信号は図１１のダミー出力回路のＮチャンネルトランジスタ６５によってダミー出力回路の低電位（ｖｓｓ）レベルに変化し、Ｄｉｎが「低」の時には、ダミー出力回路はオフ状態になり、ダミー負荷回路によってゆっくり「高」レベルに変化する。いずれにしろ、外部インターフェースに類似した信号レベルが実現され、消費電力も少ない。
【００３２】
図１３は第４実施例のダミーインターフェース回路の構成を示す図であり、図１４はその動作を示すタイムチャートである。
第４実施例のダミーインターフェース回路は、ダミー出力信号の立ち上がりエッジと立ち下がりエッジの両方を正確に変化させることができ、且つ消費電力を低減した回路である。図示のように、ダミー出力回路が、プルアップ出力回路９１とプルダウン出力回路９２で構成されており、例えば、プルアップ出力回路９１は図８（Ｂ）に示すような回路であり、プルダウン出力回路９２は図１１に示すような回路である。例えば、プルアップ回路２１とプルアップ制御回路２５は、図９のインバータ５５、Ｐチャンネルトランジスタ５８、５９、スイッチ５７、遅延回路５６で構成され、プルダウン回路２２とプルダウン制御回路２６は、図１２のインバータ７０、Ｎチャンネルトランジスタ７１、７２、スイッチ７３、遅延回路７４で構成される。また、抵抗８８〜９０は、それぞれ組み合わされてダミー終端抵抗又はダミースタブ抵抗として動作する抵抗であり、例えば、抵抗８８と９０は１ｋΩ、抵抗８９は２ｋΩに設定する。
【００３３】
参照番号８１から８７は、ダミー出力クロックｄｃｌｋｚとダミー出力データから各部を制御する制御信号を発生する部分であり、図１４に示すような信号を発生する。なお、第４実施例では、ダミー出力データＤｉｎは、ダミー出力クロックｄｃｌｋｚの１周期毎に論理レベルが切り替わる信号とする。エッジパルス発生回路８１は、ダミー出力クロックｄｃｌｋｚから補助クロックＣＫ、／ＣＫを発生させる。４個のＡＮＤゲート８３〜８６及びＮＯＲゲート８７は、補助クロックＣＫ、／ＣＫとダミー出力データＤｉｎとその反転信号から、プルアップ出力回路９１に印加するダミー原出力信号ＵＯ、プルダウン出力回路９２に印加するダミー原出力信号ＤＯ、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６に印加する活性信号ＵＤＣを発生する。また、フリップ・フロップ９３は、／ＣＫを１／２分周してセレクタ９４の選択状態を制御する選択信号ＳＥＬを発生する。プルアップ出力回路９１の出力は抵抗８９と９０の接続ノードに接続され、プルダウン出力回路９２の出力は抵抗８８と８９の接続ノードに接続され、それぞれセレクタ９４に入力される。
【００３４】
図１４に示すように、Ｄｉｎが「低」に立ち下がると、ＵＯが短時間だけ「高」になり、プルアップ出力回路９１の出力は「高」レベルに変化する。この時、セレクタ９４はプルアップ出力回路９１の出力を選択しており、ダミー出力信号Ｄｏｕｔは「高」レベルに変化する。ＵＯが「低」に戻ると、プルアップ出力回路９１は出力を停止し、それと同時に活性信号ＵＤＣが「高」になり、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６が活性され、抵抗８８と８９の接続ノードは外部インターフェースの「高」レベルに対応したレベルに向かって変化を開始する。これと同時に、セレクタ９４はプルダウン出力回路９２の出力を選択するので、抵抗８８と８９の接続ノードの電位がダミー出力信号Ｄｏｕｔとして出力される。この場合も、抵抗８８と８９の接続ノードの電位は、Ｄｉｎが「高」に変化する前に外部インターフェースの「高」レベルになればよい。ここで、Ｄｉｎが「高」に変化すると、ＵＤＣは「低」になり、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６は非活性化される。それと同時にＤＯが短時間だけ「高」になり、プルダウン出力回路９２が動作してその出力は「低」レベルに変化する。ＤＯが「低」に戻ると、プルダウン出力回路９２は出力を停止し、それと同時に活性信号ＵＤＣが「高」になり、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６が活性され、抵抗８９と９０の接続ノードは外部インターフェースの「低」レベルに対応したレベルに向かって変化を開始する。これと同時に、セレクタ９４はプルアップ出力回路９１の出力を選択するので、抵抗８９と９０の接続ノードの電位がダミー出力信号Ｄｏｕｔとして出力される。以下、同様の動作を繰り返すことにより、図１４のＤｏｕｔのようなダミー出力信号が得られる。
【００３５】
このダミー出力信号は、立ち上がり時には外部インターフェースの「低」レベルから立ち上がっており、立ち下がり時には外部インターフェースの「高」レベルから立ち下がっており、両方の変化エッジでタイミングの比較を行うことができる。なお、ＵＯ、ＤＯのパルス幅は適当に設定することが可能であり、プルアップ回路２１とプルダウン回路２２に電流が流れる期間であるＵＤＣの「高」の期間を短くすれば、消費電力を低減できる。また、プルアップ回路２１とプルダウン回路２２の電源供給能力を小さくして、Ｄｉが変化する直前までに所定のレベルまで変化するようにすれば、同様に消費電力を低減できる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、外部インターフェース回路に高精度に近似した低消費電力のダミーインターフェース回路を実現できる。これにより、ＤＬＬ回路などのタイミング調整の精度を向上させることができ、半導体デバイスの動作速度の高速化が図れる。
【図面の簡単な説明】
【図１】出力タイミングを外部クロックに同期させるＤＬＬ回路の従来例の構成を示す図である。
【図２】本発明のＤＬＬ回路の基本構成を示す図である。
【図３】本発明のダミー負荷回路の基本構成を示す図である。
【図４】本発明のダミー負荷回路の動作を示すタイムチャートである。
【図５】本発明の第１実施例のＤＬＬ回路の構成を示す図である。
【図６】本発明の第２実施例の出力部及びダミー出力部の構成を示す図である。
【図７】インターフェース回路のモデルを示す図である。
【図８】出力回路と第２実施例のダミー出力回路の回路図である。
【図９】第２実施例のダミー負荷回路の回路図である。
【図１０】第２実施例のダミーインターフェース回路の動作を示すタイムチャートである。
【図１１】第３実施例のダミー出力回路の回路図である。
【図１２】第３実施例のダミー負荷回路の回路図である。
【図１３】第４実施例のダミーインターフェース回路の回路構成を示す図である。
【図１４】第４実施例のダミーインターフェース回路の動作を示すタイムチャートである。
【符号の説明】
１…クロック入力バッファ
２…出力バッファ
３…ＤＬＬ回路
７…ダミーインターフェース回路
８…ダミー出力回路
９…ダミー出力ライン
１０…ダミー負荷容量
１１…ダミー入力バッファ
２０…ダミー負荷回路
２１…プルアップ回路
２２…プルダウン回路
２３、２４…抵抗
【発明の属する技術分野】
本発明は、^Low Voltage Transistor Transistor Logic(LVTTL)"や^Series Stub Termination Logic(SSTL)" のような信号振幅を小さくして高速化を図ったインターフェースに適用される入出力回路をデバイス内部でシミュレートするためのダミーインターフェース回路を備える半導体装置に関し、特に出力タイミングを外部クロックに同期させるために使用されるＤＬＬ(Delay Locked Loop) 回路で使用されるダミー出力信号の発生に関する。
【０００２】
【従来の技術】
現在の半導体装置（デバイス）では、他のデバイスとの信号の互換性を維持するため、複数のインターフェース規格が決められている。代表的なものにＴＴＬ(Transistor Transistor Logic) があるが、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)やそれと組み合わされて使用されるデバイスでは、高速化を図るため信号振幅を小さくしたＬＶＴＴＬやＳＳＴＬの２つの規格が一般的である。ＬＶＴＴＬでは、ＶＩＨは２．０Ｖ、ＶＩＬは０．８Ｖであり、ＳＳＴＬでは、ＶＩＨはＶｒｅｆ＋０．２Ｖ、ＶＩＬはＶｒｅｆ−０．２Ｖである。以下の説明では、ＳＳＴＬ規格のＳＤＲＡＭを例として説明を行う。
【０００３】
ＳＤＲＡＭのデータ入出力は、データを外部クロックに対して所定の位相で出力することが要求される。データ入出力速度は益々高速化されようとしており、デバイスの特性のばらつき、温度変化、電源電圧の変化を考慮すると、出力タイミングの位相ずれを所定の許容範囲内にするのが難しくなっている。特開平１０−１１２１８２号公報は、データの出力タイミングを規定する内部クロックの位相を調整可能にし、出力データと外部クロックの位相関係を検出して、最適の位相関係になるように調整するＤＬＬ(Delay Locked Loop) 回路を有するＳＤＲＡＭを開示している。実際に出力データを検出するのは難しいため、出力回路及びそれに接続されるデバイスなどで構成される外部インターフェース回路と等価なダミーインターフェース回路を設けて、その出力と外部クロックの位相関係を検出する。
【０００４】
図１は、特開平１０−１１２１８２号公報に開示されたＤＬＬ回路の基本構成を示す図である。
図１に示すように、外部クロックｃｌｋがクロック入力バッファ１に入力され、内部クロックｃｌｋｉが発生され、ＤＬＬ回路３で位相調整されて出力クロックｃｌｋｚとなる。出力回路２は、出力クロックｃｌｋｚに応じて出力データを出力端子ＤＱに出力する。ダミーインターフェース回路７は、出力クロックｃｌｋｚに応じてダミー信号をダミー出力ライン９に出力するダミー出力回路７と、ダミー出力ライン９に接続されたダミー負荷容量１０と、ダミー出力ライン９に出力されたダミー出力信号が入力されるダミー入力バッファ１１とを備える。位相比較器４は、内部クロックｃｌｋｉとダミー入力バッファ１１の出力信号の位相を比較して比較結果を遅延制御回路６に出力する。遅延制御回路６は、この比較結果に基づいて可変遅延素子５における遅延量を変化させる。これにより、出力クロックｃｌｋｚの位相が変化し、内部クロックｃｌｋｉとダミー入力バッファ１４の出力信号の位相が一致すると、可変遅延素子５における遅延量は保持される。ダミーインターフェース回路７は、ダミー出力信号が、規格の条件の外部インターフェース回路に出力信号が出力された場合と同じように変化するように、各部の条件が設定される。また、ダミー入力バッファ１１は、クロック入力バッファ１と同じ遅延量を生じるように作られる。
【０００５】
【発明が解決しようとする課題】
このように、図１のＤＬＬ回路では、このダミーインターフェース回路７で発生されるダミー出力信号と、実際に接続される外部インターフェース回路に出力された出力信号が等価であるとして位相調整を行っており、その一致具合がＤＬＬ回路による出力クロックの位相調整の精度を向上させるための大きな要素になっている。特に、ダミー出力信号の信号レベルは重要で、外部インターフェース回路と同じレベルのダミー出力信号を発生させる必要がある。
【０００６】
ダミー出力回路８は、ＰチャンネルトランジスタとＮチャンネルトランジスタを直列に接続した回路であり、高電位側の電圧を外部インターフェース回路の高レベルにＰチャンネルトランジスタの閾値電圧を加えた電圧にすれば、外部インターフェース回路の高電位側の論理レベルと等しいダミー出力信号を出力させることができる。しかし、上記のダミー出力回路で低電位側の論理レベルを発生させると、ダミー出力信号はＶｓｓ（０Ｖ）に近い電位となり、例えば、ＳＳＴＬの信号レベルと異なる電位になる。
【０００７】
特開平１０−２８５０２０号公報は、ダミー出力回路８の出力するＣＭＯＳレベル（ＴＴＬレベル）のダミー出力信号をＳＳＴＬ又はＬＶＴＴＬレベルの信号に変換するレベル変換回路を設けたＤＬＬ回路を開示している。これにより、ダミー入力バッファ１１に入力するダミー信号は所望の信号レベルとなるが、ダミー出力回路が出力する信号レベルは所望の信号レベルと異なるため、ダミー出力信号は外部インターフェース回路の出力信号に十分に近似しているとはいえず、位相調整の精度が不十分であるという問題があった。
【０００８】
外部インターフェース回路と同等のダミーインターフェース回路を設けることは、ＤＬＬ回路以外でも行われており、いずれにしろ一致具合が良好であることが求められる。
本発明は、外部インターフェース回路に高精度に近似したダミーインターフェース回路を有する半導体装置を実現することを目的とする。
【０００９】
【課題を解決するための手段】
図２から図４は、本発明の半導体装置の基本構成及び動作波形を示す図である。
上記目的を実現するため、本発明の半導体装置は、ダミー出力信号を外部インターフェースの出力信号のレベルに対応したレベルの信号にするダミー負荷回路を設ける。
【００１０】
すなわち、本発明の半導体装置は、外部インターフェースの出力信号のレベルと等価なダミー出力信号を内部で擬似的に発生するダミーインタフェース回路７を備える半導体装置であって、ダミーインタフェース回路７は、ダミー出力信号をダミー出力ライン９に出力するダミー信号出力回路８と、ダミー出力ライン９に接続されたダミー容量１０、ダミー出力ライン９に接続され、ダミー出力信号を外部インターフェースの出力信号のレベルに対応したレベルの信号にするダミー負荷回路２０とを備えることを特徴とする。
【００１１】
図２に示すように、ダミー負荷回路２０は、例えば、第１の抵抗２３を介してダミー出力ライン９に接続されたプルアップ回路２１と、第２の抵抗２４を介してダミー出力ライン９に接続されたプルダウン回路２２とを備える。
図２と図１を比較して明らかなように、本発明の半導体装置のＤＬＬ回路は、プルアップ回路２１とプルダウン回路２２と第１の抵抗２３と第２の抵抗２４とを備えるダミー負荷回路２０を、従来の構成に加えたものである。
【００１２】
例えば、プルアップ回路２１は所定の電圧を発生する定電圧発生回路であり、プルダウン回路２２はグランド線である。抵抗による電圧分割により、ダミー出力信号のレベルを、外部インターフェースに対応した信号レベルにすることができる。これにより、外部インターフェースに近似したダミー出力信号を発生することができ、ＤＬＬ回路であれば、位相調整の精度を向上させることができる。
【００１３】
なお、図２のダミーインタフェース回路７では、第１及び第２の抵抗２３、２４に恒常的に電流が流れ、消費電流が増加するという問題を生じる。前述のように、ダミー出力回路８をＰチャンネルトランジスタとＮチャンネルトランジスタを直列に接続した回路で構成すれば、ダミー出力回路８の高電位側の電源電圧を適当に設定することにより、外部インターフェース回路の高電位側の論理レベルと等しいダミー出力信号を容易に出力させることができる。
【００１４】
そこで、本発明の第２の態様では、ダミー出力信号の高電位側のレベルはこのような設定によって実現し、低電位側のレベルのみダミー負荷回路を利用して発生させる。すなわち、ダミー負荷回路は、前記ダミー出力信号が一方の論理値の時に活性化され、他方の論理値の時には非活性化されるようにする。具体的には、図３に示すように、ダミー負荷回路を構成するプルアップ回路２１とプルダウン回路２２を、ダミー出力信号Ｄｏｕｔが「低(low) 」の時に活性化し、「高(high)」の時には非活性化するようにする。従って、ダミー出力回路８がＰチャンネルトランジスタとＮチャンネルトランジスタを直列に接続したインバータ回路で構成されていれば、図４に示すように、ダミー出力データＤｉｎが「低」の時にはプルアップ回路２１とプルダウン回路２２は非動作状態になり、ダミー出力信号Ｄｏｕｔはダミー出力回路８のトランジスタ（Ｐチャンネルトランジスタ）の能力によって高電位側まで立ち上がる。ダミー出力データＤｉｎが「高」の時にはプルアップ回路２１とプルダウン回路２２は動作状態になり、ダミー出力信号Ｄｏｕｔはダミー出力回路８のトランジスタ（Ｎチャンネルトランジスタ）とダミー負荷回路によって外部インターフェースに対応した「低」レベルに立ち上がる。
【００１５】
これにより、ダミー出力データＤｉｎが「低」の時にはプルアップ回路２１とプルダウン回路２２は非動作状態になり、プルアップ回路２１とプルダウン回路２２から第１及び第２の抵抗２３、２４を介して流れる電流は発生しないので、消費電力が低減できる。
上記のように、図３の構成であれば、消費電力を低減できるが、ダミー出力データＤｉｎが「高」の時にはプルアップ回路２１とプルダウン回路２２は動作状態になり、プルアップ回路２１とプルダウン回路２２から第１及び第２の抵抗２３、２４を介して電流が流れる。ここで、ＤＬＬ回路の場合、ダミー出力信号の立ち上がり又は立ち下がりの一方のみの位相と外部クロックの位相を比較する場合がある。そのような場合には、比較対象である立ち上がり又は立ち下がりの一方の変化は、外部インターフェースにおける出力信号の変化と同様に変化する必要があるが、他方の変化は正確である必要はなく、次に一方の変化が生じるまでに所定のレベルに変化していればよい。
【００１６】
そこで、本発明では、ダミー信号出力回路は、ダミー出力信号を論理値の一方にのみ変化させる回路とし、ダミー出力信号の他方への変化はダミー負荷回路で行う。
【００１７】
【発明の実施の形態】
図５は、本発明の第１実施例のＤＬＬ回路の構成を示す図である。
図１と図５を比較して明らかなように、第１実施例のＤＬＬ回路３は、ダミーインターフェース回路７において、ダミー出力ライン９に接続されるダミー負荷回路２０を設けた点が従来例と異なる。ダミー負荷回路２０は、定電圧発生回路２７と、この定電圧発生回路２７とダミー出力ライン９に接続された第１の抵抗２３と、ダミー出力回路８とダミー出力ライン９に接続された第２の抵抗２４とを有する。定電圧発生回路２７の出力する定電圧は、外部インターフェース回路の電源ｖｔｔに等しく、第１の抵抗２３の抵抗値は外部インターフェースの終端抵抗に応じて設定され、第２の抵抗２４の抵抗値は外部インターフェースのスタブ抵抗に応じて設定される。このダミー負荷回路２０により、ダミー出力回路８から出力されるダミー出力信号は、出力回路２から外部インターフェースに出力されるのと同じ信号レベルの信号になる。
【００１８】
図６は、本発明の第２実施例のＳＳＴＬ規格のダミーインターフェース回路７の構成を、正規の出力系と一緒に示す図である。第２実施例のダミーインターフェース回路も出力タイミングを調整するＤＬＬ回路に使用される。
図６に示すように、正規の出力系は、出力クロックｃｌｋｚ／ｃｌｋｘに応じて出力データに対応する原出力信号ｐｕｘとｐｄｚを発生する出力バッファ３１と、出力トランジスタで構成され、原出力信号に応じた出力信号を出力端子ＤＱに出力する出力回路２とを有する。ＳＳＴＬ規格によれば、出力端子ＤＱは、終端抵抗３４を介して電源ｖｔｔに接続され、３０ｐＦの負荷容量３３を介してグランドに接続される。
【００１９】
ここで、正規の外部インターフェース回路をどの様な形で模すかについて、図７を参照して説明する。
図７の（Ａ）に示すように、ＳＳＴＬ規格用の外部インターフェースでは、出力回路２は、電源Ｖｄｄｑとグランドの間に直列に接続されたＰチャンネルトランジスタ４１とＮチャンネルトランジスタ４２で構成されるインバータ回路である。Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２の接続ノードは、２５Ωのスタブ抵抗４３を介して伝送路に接続され、伝送路は更に他のデバイスに接続される。伝送路の両側は、５０Ωの終端抵抗４４と４５を介して電源ｖｔｔに接続される。以上がＳＳＴＬ規格の外部インターフェースである。ダミーインターフェースの場合には、ダミー入力バッファ１１がスタブ抵抗４６を介して伝送路の途中に接続される。
【００２０】
デバイス内に伝送路を設けることはできないので、第２実施例では、図７の（Ｂ）のような等価回路のダミーインターフェースで、図７の（Ａ）の構成を実現する。すなわち、２つの終端抵抗４４と４５を合わせて２５Ωのダミー終端抵抗４９とし、スタブ抵抗４３と４６はまとめてダミースタブ抵抗４８とする。また、ダミーインターフェースは、回路面積や消費電流を低減するため、外部インターフェースをスケールダウンして模している。
【００２１】
図６に示すように、ダミーインターフェースは、ダミー出力クロックｄｃｌｋｚに応じてダミー出力データに対応するダミー原出力信号ｐｕｘｄとＤｉｎを発生するダミー出力バッファ３２と、ダミー出力トランジスタで構成され、一方のダミー原出力信号ｐｕｘｄに応じたダミー出力信号をダミー出力ライン９に出力するダミー出力回路７と、ダミー出力ライン９に接続されたダミー容量１０と、ダミー出力ライン９に接続されるダミー負荷回路３０とを有する。ダミー出力ライン９は、ダミー入力バッファ１１に接続される。ダミー負荷回路３０は、ダミー出力バッファ３２の出力する他方のダミー原出力信号Ｄｉｎに応じて動作が制御される。なお、ダミー出力信号は、交互に「高」と「低」に切り替わるトグル信号であり、外部クロックｃｌｋの１周期内で交互に「高」と「低」に切り替わるか、外部クロックｃｌｋの１周期毎に交互に「高」と「低」に切り替わるとする。
【００２２】
図８は、第２実施例のダミー出力回路の構成を説明する図であり、（Ａ）は正規の出力回路２の構成を、（Ｂ）はダミー出力回路７の構成を示す。図７で説明したように、正規の出力回路２は、Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２を有する。Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２の接続ノードは、出力端子ＤＱに接続される。原出力信号ｐｕｘとｐｄｚは、それぞれＰチャンネルトランジスタ４１のゲートとＮチャンネルトランジスタ４２のゲートに印加される。ｐｕｘとｐｄｚが共に「高」の場合には、Ｐチャンネルトランジスタ４１はオフ状態になり、Ｎチャンネルトランジスタ４２がオン状態になり、出力端子ＤＱに出力される出力信号は「低」レベルになる。ｐｕｘとｐｄｚが共に「低」の場合には、Ｐチャンネルトランジスタ４１はオン状態になり、Ｎチャンネルトランジスタ４２がオフ状態になり、出力信号は「高」レベルになる。ｐｕｘが「高」、ｐｄｚが「低」の時には、Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタ４２は共にオフ状態になり、出力はハイ・インピーダンス状態になる。ｐｕｘが「低」、ｐｄｚが「高」になることは禁止されている。このように、正規の出力回路２では、原出力信号ｐｕｘとｐｄｚに応じて、出力信号が「高」、「低」又はハイ・インピーダンス状態になる。
【００２３】
図８の（Ｂ）は、第２実施例のダミーインターフェース回路のダミー出力回路の構成を示す図である。図示のように、図８の（Ａ）の正規の出力回路２のＰチャンネルトランジスタ４１とＮチャンネルトランジスタ４２をスケールダウンしたＰチャンネルトランジスタ５３とＮチャンネルトランジスタ５４で構成されるインバータとし、Ｐチャンネルトランジスタ５３のゲートにはダミー原出力信号ｐｕｘｄが印加され、Ｎチャンネルトランジスタ５４のゲートにはグランドレベルが印加されるようにする。これにより、Ｎチャンネルトランジスタ５４は常にオフ状態になる。
【００２４】
第２実施例のダミーインターフェース回路が使用されるＤＬＬ回路は、ダミー出力信号が立ち上がる時の変化エッジと外部クロックｃｌｋの立ち上がりエッジのみを比較する。従って、ダミー出力信号の立ち上がりエッジが正確に変化すればよく、立ち下がりエッジがどのような変化をしても問題はない。そこで、図８の（Ｂ）に示すような構成にして、ダミー出力回路７はダミー出力信号の「高」レベルの出力のみを行い、ダミー出力信号の「低」レベルの出力についてはダミー負荷回路によって行う。
【００２５】
図９は、ダミー負荷回路の構成を示す図である。図示のように、Ｐチャンネルトランジスタ５８と５９で構成されるトランスファーゲートと、降圧抵抗６０と、ダミー終端抵抗６１と、ダミースタブ抵抗６２と、Ｎチャンネルトランジスタ６３とを、電源ｖｄｄｑとグランドの間に直列に接続されている。ダミー原出力信号Ｄｉｎは、Ｎチャンネルトランジスタ６３のゲートに印加されると共に、インバータ５５を介してＰチャンネルトランジスタ５８のゲートに印加される。インバータ５５の出力は、更にスイッチ５７を介してＰチャンネルトランジスタ５９のゲートに印加される。また、スイッチ５７と並列に遅延回路が設けられ、インバータ５５の出力が遅れてＰチャンネルトランジスタ５９のゲートに印加されるようになっている。降圧抵抗６０とダミー終端抵抗６１とダミースタブ抵抗６２は、外部インターフェースのスケーリングに応じて、それぞれ２ｋΩ、１ｋΩ、１ｋΩに設定されており、降圧抵抗６０は電源ｖｄｄｑの電圧値を外部インターフェースの終端レベルに等しいｄｕｍ−ｖｔｔ（＝ｖｄｄｑ／２）に降圧する。このように、電源ｖｄｄｑを使用して終端レベルを発生させている。
【００２６】
遅延回路５６は、ダミー原出力信号Ｄｉｎが「高」から「低」に変化した時に、ダミー出力ライン９からのチャージシェアを受けてｄｕｍ−ｖｔｔが変動するのを避けるために設けられており、Ｄｉｎが「低」に変化しても少しの時間の間Ｐチャンネルトランジスタ５９をオン状態に維持してｖｄｄｑからの電源供給を行い、ｄｕｍ−ｖｔｔの変動を低減する。このように、ダミー負荷回路は、Ｄｉｎが「高」の時に活性状態になり、「低」の時は非活性状態になる。
【００２７】
図１０は、第２実施例のダミーインターフェース回路の動作を示すタイムチャートである。ダミー原出力信号Ｄｉｎが「低」から「高」に変化すると、ダミー出力回路７のＰチャンネルトランジスタ５３はオフ状態になり、ダミー負荷回路３０のＮチャンネルトランジスタ６３とＰチャンネルトランジスタ５８はオン状態になり、ダミー出力ライン９の電位はＳＳＴＬの「低」レベルに向かって変化する。ダミー出力回路８はこの変化には何ら寄与しておらず、ダミー出力ライン９の電位はダミー負荷回路３０のみによって引き下げられるので、図示のようにゆっくり変化する。ダミー出力ライン９の電位は、次にＤｉｎが「低」に変化するまでに、ＳＳＴＬの「低」レベルに変化していればよく、Ｄｉｎの周期に応じてこの条件を満たすようにダミー負荷回路３０のＮチャンネルトランジスタ６３とＰチャンネルトランジスタ５８、５９のサイズなどを設定する。従って、Ｄｉｎが「高」の間には電源ｖｄｄｑからトランスファーゲート、抵抗及びＮチャンネルトランジスタ６３を介してグランドに電流が流れるが、この電流は最小限に抑制される。
【００２８】
Ｄｉｎが「高」から「低」に変化すると、Ｎチャンネルトランジスタ６３とＰチャンネルトランジスタ５８はオフ状態になり、Ｐチャンネルトランジスタ５９も少し後にはオフ状態になる。同時に、ダミー出力回路７のＰチャンネルトランジスタ５３はオン状態になり、ダミー出力ライン９の電位はダミー出力回路の高電位（ｖｄｄｑ）レベルに向かって変化する。従って、この変化は、ＳＳＴＬの「低」レベルからの立ち上がり変化に類似した変化である。この変化はダミー出力回路７のみによって行われ、ダミー負荷回路３０はこの変化にほとんど寄与せず、電力も消費しない。
【００２９】
以上説明したように、第２実施例のダミーインターフェース回路は、外部インターフェースと同等の変化を発生し、貫通電流はほとんど流れないので、消費電力も小さいことが分かる。
第２実施例のダミーインターフェース回路が使用されるＤＬＬ回路は、ダミー出力信号が立ち上がる時の変化エッジと外部クロックｃｌｋの立ち上がりエッジのみを比較する回路で、ダミー出力信号の立ち上がりエッジが正確に変化すればよく、立ち下がりエッジがどのような変化をしても問題はなかった。しかし、逆にダミー出力信号が立ち下がる時の変化エッジと外部クロックｃｌｋの立ち上がりエッジのみを比較するＤＬＬ回路もある。第３実施例のダミーインターフェース回路は、このようなＤＬＬ回路に使用するものである。
【００３０】
図１１は、第３実施例のダミーインターフェース回路のダミー出力回路の構成を示す図である。図示のように、図８の（Ａ）の正規の出力回路２のＰチャンネルトランジスタ４１とＮチャンネルトランジスタ４２をスケールダウンしたＰチャンネルトランジスタ６４とＮチャンネルトランジスタ６５で構成されるインバータである点は第２実施例と同じであるが、Ｎチャンネルトランジスタ６５のゲートにはダミー原出力信号ｐｄｚｄが印加され、Ｐチャンネルトランジスタ６４のゲートにはｖｄｄｑが印加されるようにする。これにより、Ｐチャンネルトランジスタ６４は常にオフ状態になる。
【００３１】
図１２は、第３実施例のダミーインターフェース回路のダミー負荷回路の構成を示す図である。図９と比較して明らかなように、図９の回路を電源に対して対称に反転した構成を有する。構成動作については、説明を省略するが、Ｄｉｎが「高」の時には、ダミー負荷回路は非活性状態になり、ダミー出力信号は図１１のダミー出力回路のＮチャンネルトランジスタ６５によってダミー出力回路の低電位（ｖｓｓ）レベルに変化し、Ｄｉｎが「低」の時には、ダミー出力回路はオフ状態になり、ダミー負荷回路によってゆっくり「高」レベルに変化する。いずれにしろ、外部インターフェースに類似した信号レベルが実現され、消費電力も少ない。
【００３２】
図１３は第４実施例のダミーインターフェース回路の構成を示す図であり、図１４はその動作を示すタイムチャートである。
第４実施例のダミーインターフェース回路は、ダミー出力信号の立ち上がりエッジと立ち下がりエッジの両方を正確に変化させることができ、且つ消費電力を低減した回路である。図示のように、ダミー出力回路が、プルアップ出力回路９１とプルダウン出力回路９２で構成されており、例えば、プルアップ出力回路９１は図８（Ｂ）に示すような回路であり、プルダウン出力回路９２は図１１に示すような回路である。例えば、プルアップ回路２１とプルアップ制御回路２５は、図９のインバータ５５、Ｐチャンネルトランジスタ５８、５９、スイッチ５７、遅延回路５６で構成され、プルダウン回路２２とプルダウン制御回路２６は、図１２のインバータ７０、Ｎチャンネルトランジスタ７１、７２、スイッチ７３、遅延回路７４で構成される。また、抵抗８８〜９０は、それぞれ組み合わされてダミー終端抵抗又はダミースタブ抵抗として動作する抵抗であり、例えば、抵抗８８と９０は１ｋΩ、抵抗８９は２ｋΩに設定する。
【００３３】
参照番号８１から８７は、ダミー出力クロックｄｃｌｋｚとダミー出力データから各部を制御する制御信号を発生する部分であり、図１４に示すような信号を発生する。なお、第４実施例では、ダミー出力データＤｉｎは、ダミー出力クロックｄｃｌｋｚの１周期毎に論理レベルが切り替わる信号とする。エッジパルス発生回路８１は、ダミー出力クロックｄｃｌｋｚから補助クロックＣＫ、／ＣＫを発生させる。４個のＡＮＤゲート８３〜８６及びＮＯＲゲート８７は、補助クロックＣＫ、／ＣＫとダミー出力データＤｉｎとその反転信号から、プルアップ出力回路９１に印加するダミー原出力信号ＵＯ、プルダウン出力回路９２に印加するダミー原出力信号ＤＯ、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６に印加する活性信号ＵＤＣを発生する。また、フリップ・フロップ９３は、／ＣＫを１／２分周してセレクタ９４の選択状態を制御する選択信号ＳＥＬを発生する。プルアップ出力回路９１の出力は抵抗８９と９０の接続ノードに接続され、プルダウン出力回路９２の出力は抵抗８８と８９の接続ノードに接続され、それぞれセレクタ９４に入力される。
【００３４】
図１４に示すように、Ｄｉｎが「低」に立ち下がると、ＵＯが短時間だけ「高」になり、プルアップ出力回路９１の出力は「高」レベルに変化する。この時、セレクタ９４はプルアップ出力回路９１の出力を選択しており、ダミー出力信号Ｄｏｕｔは「高」レベルに変化する。ＵＯが「低」に戻ると、プルアップ出力回路９１は出力を停止し、それと同時に活性信号ＵＤＣが「高」になり、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６が活性され、抵抗８８と８９の接続ノードは外部インターフェースの「高」レベルに対応したレベルに向かって変化を開始する。これと同時に、セレクタ９４はプルダウン出力回路９２の出力を選択するので、抵抗８８と８９の接続ノードの電位がダミー出力信号Ｄｏｕｔとして出力される。この場合も、抵抗８８と８９の接続ノードの電位は、Ｄｉｎが「高」に変化する前に外部インターフェースの「高」レベルになればよい。ここで、Ｄｉｎが「高」に変化すると、ＵＤＣは「低」になり、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６は非活性化される。それと同時にＤＯが短時間だけ「高」になり、プルダウン出力回路９２が動作してその出力は「低」レベルに変化する。ＤＯが「低」に戻ると、プルダウン出力回路９２は出力を停止し、それと同時に活性信号ＵＤＣが「高」になり、プルアップ回路２１とプルアップ制御回路２５とプルダウン回路２２とプルダウン制御回路２６が活性され、抵抗８９と９０の接続ノードは外部インターフェースの「低」レベルに対応したレベルに向かって変化を開始する。これと同時に、セレクタ９４はプルアップ出力回路９１の出力を選択するので、抵抗８９と９０の接続ノードの電位がダミー出力信号Ｄｏｕｔとして出力される。以下、同様の動作を繰り返すことにより、図１４のＤｏｕｔのようなダミー出力信号が得られる。
【００３５】
このダミー出力信号は、立ち上がり時には外部インターフェースの「低」レベルから立ち上がっており、立ち下がり時には外部インターフェースの「高」レベルから立ち下がっており、両方の変化エッジでタイミングの比較を行うことができる。なお、ＵＯ、ＤＯのパルス幅は適当に設定することが可能であり、プルアップ回路２１とプルダウン回路２２に電流が流れる期間であるＵＤＣの「高」の期間を短くすれば、消費電力を低減できる。また、プルアップ回路２１とプルダウン回路２２の電源供給能力を小さくして、Ｄｉが変化する直前までに所定のレベルまで変化するようにすれば、同様に消費電力を低減できる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、外部インターフェース回路に高精度に近似した低消費電力のダミーインターフェース回路を実現できる。これにより、ＤＬＬ回路などのタイミング調整の精度を向上させることができ、半導体デバイスの動作速度の高速化が図れる。
【図面の簡単な説明】
【図１】出力タイミングを外部クロックに同期させるＤＬＬ回路の従来例の構成を示す図である。
【図２】本発明のＤＬＬ回路の基本構成を示す図である。
【図３】本発明のダミー負荷回路の基本構成を示す図である。
【図４】本発明のダミー負荷回路の動作を示すタイムチャートである。
【図５】本発明の第１実施例のＤＬＬ回路の構成を示す図である。
【図６】本発明の第２実施例の出力部及びダミー出力部の構成を示す図である。
【図７】インターフェース回路のモデルを示す図である。
【図８】出力回路と第２実施例のダミー出力回路の回路図である。
【図９】第２実施例のダミー負荷回路の回路図である。
【図１０】第２実施例のダミーインターフェース回路の動作を示すタイムチャートである。
【図１１】第３実施例のダミー出力回路の回路図である。
【図１２】第３実施例のダミー負荷回路の回路図である。
【図１３】第４実施例のダミーインターフェース回路の回路構成を示す図である。
【図１４】第４実施例のダミーインターフェース回路の動作を示すタイムチャートである。
【符号の説明】
１…クロック入力バッファ
２…出力バッファ
３…ＤＬＬ回路
７…ダミーインターフェース回路
８…ダミー出力回路
９…ダミー出力ライン
１０…ダミー負荷容量
１１…ダミー入力バッファ
２０…ダミー負荷回路
２１…プルアップ回路
２２…プルダウン回路
２３、２４…抵抗
Claims (7)
- 外部データバスへの出力信号のレベルと等価なダミー出力信号を内部で擬似的に発生するダミーインタフェース回路を備える半導体装置であって、
前記ダミーインタフェース回路は、
前記ダミー出力信号をダミー出力ラインに出力するダミー信号出力回路と、
前記ダミー出力ラインに接続されたダミー容量と、
前記ダミー出力ラインに接続され、前記ダミー出力信号を前記出力信号のレベルに対応したレベルの信号にするダミー負荷回路と、を備え、
前記ダミー負荷回路は、第１の抵抗を介して前記ダミー出力ラインに接続されたプルアップ回路と、第２の抵抗を介して前記ダミー出力ラインに接続されたプルダウン回路と、を備える半導体装置。 - 請求項１に記載の半導体装置であって、
前記ダミー負荷回路は、前記ダミー出力信号が一方の論理値の時に活性化され、他方の論理値の時には非活性化される半導体装置。 - 外部データバスへの出力信号のレベルと等価なダミー出力信号を内部で擬似的に発生するダミーインタフェース回路を備える半導体装置であって、
前記ダミーインタフェース回路は、
前記ダミー出力信号をダミー出力ラインに出力するダミー信号出力回路と、
前記ダミー出力ラインに接続されたダミー容量と、
前記ダミー出力ラインに接続され、前記ダミー出力信号を前記出力信号のレベルに対応したレベルの信号にするダミー負荷回路と、を備え、
前記ダミー負荷回路は、
前記ダミー出力信号が一方の論理値の時に活性化され、他方の論理値の時には非活性化される半導体装置。 - 請求項１から３のいずれか１項に記載の半導体装置であって、
前記ダミー信号出力回路は、前記ダミー出力信号を論理値の一方にのみ変化させる回路である半導体装置。 - 外部データバスへの出力信号のレベルと等価なダミー出力信号を内部で擬似的に発生するダミーインタフェース回路を備える半導体装置であって、
前記ダミーインタフェース回路は、
前記ダミー出力信号をダミー出力ラインに出力するダミー信号出力回路と、
前記ダミー出力ラインに接続されたダミー容量と、
前記ダミー出力ラインに接続され、前記ダミー出力信号を前記出力信号のレベルに対応したレベルの信号にするダミー負荷回路と、を備え、
前記ダミー信号出力回路は、
前記ダミー出力信号を論理値の一方にのみ変化させる回路である半導体装置。 - 外部データバスへの出力信号のレベルと等価なダミー出力信号を内部で擬似的に発生するダミーインタフェース回路を備える半導体装置であって、
前記ダミーインタフェース回路は、
前記ダミー出力信号をダミー出力ラインに出力するダミー信号出力回路と、
前記ダミー出力ラインに接続されたダミー容量と、
前記ダミー出力ラインに接続され、前記ダミー出力信号を前記出力信号のレベルに対応したレベルの信号にするダミー負荷回路と、を備え、
前記ダミー信号出力回路は、
前記ダミー出力信号のレベルを立ち上げるプルアップ出力回路と、前記ダミー出力信号のレベルを立ち下げるプルダウン出力回路と、を備え、
前記ダミー負荷回路は、
第１の抵抗を介して前記ダミー出力ラインに接続され、前記プルアップ出力回路と同等又は所定の割合で縮小されたプルアップ回路と、
第２の抵抗を介して前記ダミー出力ラインに接続され、前記プルダウン出力回路と同等 又は前記所定の割合で縮小されたプルダウン回路と、を備える半導体装置。 - 外部データバスへの出力信号のレベルと等価なダミー出力信号を内部で擬似的に発生するダミーインタフェース回路を備える半導体装置であって、
前記ダミーインタフェース回路は、
前記ダミー出力信号をダミー出力ラインに出力するダミー信号出力回路と、
前記ダミー出力ラインに接続されたダミー容量と、
前記ダミー出力ラインに接続され、前記ダミー出力信号を前記出力信号のレベルに対応したレベルの信号にするダミー負荷回路と、を備え、
前記ダミー信号出力回路は、前記ダミー出力信号のレベルを立ち上げるプルアップ出力回路と、前記ダミー出力信号のレベルを立ち下げるプルダウン出力回路と、を備え、
前記ダミー負荷回路は、前記プルアップ出力回路と同等又は所定の割合で縮小されたプルアップ回路と、前記プルダウン出力回路と同等又は前記所定の割合で縮小されたプルダウン回路と、前記プルアップ回路と前記プルダウン回路の間に直列に接続された第１、第２及び第３の抵抗と、を備え、
前記プルダウン出力回路は、前記第１の抵抗と前記第２の抵抗の接続ノードに接続され、
前記プルアップ出力回路は、前記第２の抵抗と前記第３の抵抗の接続ノードに接続されている半導体装置。
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