CN111726105A - 信号调整设备 - Google Patents

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CN111726105A CN202010166217.5A CN202010166217A CN111726105A CN 111726105 A CN111726105 A CN 111726105A CN 202010166217 A CN202010166217 A CN 202010166217A CN 111726105 A CN111726105 A CN 111726105A
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新井铁也
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Micron Technology Inc
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Abstract

本文公开一种信号调整设备，其包含数据串行器，所述数据串行器包含经配置以分别接收多个数据的多个第一缓冲器电路以及经配置以将从所述多个第一缓冲器电路提供的所述多个数据串行化的第二缓冲器电路。所述多个第一缓冲器电路和所述第二缓冲器电路中的至少一个缓冲器电路包含：第一电路，其经配置以基于输入信号而将第一信号节点驱动到第一和第二逻辑电平中的一者，所述第一电路包含经配置以在所述第一电路将所述第一信号节点驱动到所述第一逻辑电平时调整所述第一电路的驱动能力的第一调整电路；以及第二电路，其经配置以将所述第一信号节点驱动到所述第一和第二逻辑电平中的另一者。

Description

信号调整设备
技术领域
本申请涉及一种设备，且更具体地说，涉及一种信号调整设备。
背景技术
高速信号路径上的信号的定时变化可通过调整插入到信号路径中的驱动器的电流供应能力来延迟。然而，当驱动器的电流供应能力降低时，从驱动器输出的信号可能不会充分振荡，这会导致抖动。因此，需要一种即使插入到高速信号路径中的驱动器的电流供应能力被调整也可实现充分振荡的电路。
发明内容
本公开涉及一种设备，所述设备包括：数据串行器，其包含经配置以分别接收多个数据的多个第一缓冲器电路以及经配置以将从所述多个第一缓冲器电路提供的所述多个数据串行化的第二缓冲器电路；其中所述多个第一缓冲器电路和所述第二缓冲器电路中的至少一个缓冲器电路包含：第一电路，其经配置以基于输入信号而将第一信号节点驱动到第一和第二逻辑电平中的一者，所述第一电路包含第一调整电路，所述第一调整电路经配置以在所述第一电路将所述第一信号节点驱动到所述第一逻辑电平时调整所述第一电路的驱动能力；以及第二电路，其经配置以将所述第一信号节点驱动到所述第一和第二逻辑电平中的另一者。
本公开涉及一种设备，所述设备包括：第一和第二信号节点；数据串行器，其包含多个三态缓冲器电路，每个三态缓冲器电路具有供应有多个输入信号中的相关联输入信号的输入节点和连接到所述第一信号节点的输出节点；反相器电路，其具有连接到所述第一信号节点的输入节点和连接到所述第二信号节点的输出节点；第一电路，其经配置以基于调整代码信号而调整所述反相器电路的驱动能力；以及第二电路，其经配置以在模式信号被激活时使所述第一和第二信号节点短路。
本公开还涉及一种设备，所述设备包括：串联连接的上拉晶体管和下拉晶体管；第一数据串行器，其将并行的第一信号转换为串行；第二数据串行器，其将并行的第二信号转换为串行；第一反相器电路，其具有供应有串行的所述第一信号的输入节点以及耦合到所述上拉晶体管的控制电极的输出节点；第二反相器电路，其具有供应有串行的所述第二信号的输入节点以及耦合到所述下拉晶体管的控制电极的输出节点；第一调整电路，其连接于供应第一电力电位的第一电力线与所述第一反相器电路之间，且经配置以控制从所述第一电力线流到所述第一反相器电路的电流；第二调整电路，其连接于供应第二电力电位的第二电力线与所述第一反相器电路之间，且经配置以控制从所述第一反相器电路流到所述第二电力线的电流；第三调整电路，其连接于所述第一电力线与所述第二反相器电路之间，且经配置以控制从所述第一电力线流到所述第二反相器电路的电流；第四调整电路，其连接于所述第二电力线与所述第二反相器电路之间，且经配置以控制从所述第二反相器电路流到所述第二电力线的电流；第一电路，其经配置以使所述第一反相器电路的所述输入和输出节点短路；以及第二电路，其经配置以使所述第二反相器电路的所述输入和输出节点短路。
附图说明
图1是展示根据本公开的信号路径的实例的电路图。
图2是更具体地展示图1中展示的反相器电路和调整电路的电路图。
图3和图4是分别展示图1中展示的信号路径上的信号波形的波形图。
图5是展示根据本公开的信号路径的另一实例的电路图。
图6是展示图5中展示的信号路径上的信号波形的波形图。
图7是用于解释串行器的连接点的框图。
图8是展示其中图5中展示的信号路径应用于串行器的实例的电路图。
图9是展示图8中展示的串行器上的信号波形的波形图。
图10是展示两个串行器的框图。
图11是展示其中图5中展示的信号路径应用于串行器的另一实例的电路图。
图12是展示其中图1中展示的信号路径应用于串行器的实例的电路图。
图13是展示其中用于驱动输出缓冲器电路的信号路径被划分成上拉信号路径和下拉信号路径的实例的电路图。
图14A和图14B是分别展示图13中展示的串行器上的信号波形的波形图。
具体实施方式
下文将参考附图来详细解释本发明的各种实施例。以下详细描述参考了以说明方式展示其中可实践本发明的特定方面和实施例的附图。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下可利用其它实施例，且可作出结构、逻辑和电性改变。本文所公开的各种实施例未必相互排斥，因为一些公开的实施例可与一或多个其它公开的实施例组合以形成新的实施例。
图1中展示的信号路径10A包含三个反相器电路11、12和13，其以此次序级联。信号S1输入到第一级处的反相器电路11，且信号S2从最后一级处的反相器电路13输出。反相器电路11包含调整信号节点P1A的上拉能力的调整电路14以及调整信号节点P1A的下拉能力的调整电路15。调整电路14基于代码信号PCODE来调整从供应有电力电位的电力线流到反相器电路11的电流的量。调整电路15基于代码信号NCODE调整从反相器电路11流到供应有接地电位的电力线的电流的量。如图2中所展示，调整电路14包含并联连接的多个P沟道MOS晶体管140到142。将构成代码信号PCODE的位PC0到PC2分别供应到晶体管140到142的栅极电极。调整电路15包含并联连接的多个N沟道MOS晶体管150到152。将构成代码信号NCODE的位NC0到NC2分别供应到晶体管150到152的栅极电极。代码信号PCODE和NCODE的位的相应数目并不特别限于任何特定数目。调整电路14和15中的每一者中包含的晶体管的电流供应能力可彼此不同。反相器电路11包含源极连接到调整电路14的P沟道MOS晶体管11P以及源极连接到调整电路15的N沟道MOS晶体管11N。
反相器电路12具有经由电阻器电路16短路的输入节点和输出节点。因此，反相器电路12和电阻器电路16构成去加重电路且限制节点P1A的最大振幅。例如，当信号S1处于高电平时，反相器电路11中包含的晶体管11N接通，且因此节点P1A具有低电平。然而，由于高电平的输出经由电阻器电路16从反相器电路12提供到节点P1A，因此节点P1A的电平变为由晶体管11N和调整电路15的导通电阻以及反相器电路12的导通电阻与电阻器电路16的电阻值之间的比率确定的预定电平。这对于以下情况来说同样正确：信号S1处于低电平，且节点P1A的电平变为由晶体管11P和调整电路14的导通电阻以及反相器电路12的导通电阻与电阻器电路16的电阻值之间的比率确定的预定电平。因此，即使在调整电路14或调整电路15的电流供应能力设置为最小值的情况下，也仅振幅改变，且出现在节点P1A上的信号始终充分振荡。因此，即使代码信号PCODE或NCODE的值改变，也不会发生抖动。
图3展示当信号路径10A中的代码信号NCODE改变时出现在节点P1A上的信号的波形。首先，当代码信号NCODE设置为最大值且晶体管150到152全部接通时，节点P1A的电平从高电平变到低电平的变化速度变为最高，如由波形MAX指示。当代码信号NCODE的值随后逐渐减小时，调整电路15的电流供应能力逐渐降低。因此，节点P1A的电平从高电平变到低电平的速度逐渐减小且振幅减小。当代码信号NCODE设置为最小值时，节点P1A的电平从高电平变到低电平的变化速度变为最低，如由波形MIN指示。因此，可通过代码信号NCODE的值来调整出现在节点P3A上的信号S2下降时的定时，如图4中所展示。类似地，可通过代码信号PCODE的值来调整信号S2上升时的定时。
图5中展示的信号路径10B包含三个反相器电路12、11和13，其以此次序级联。信号S1输入到第一级处的反相器电路12，且信号S2从最后一级处的反相器电路13输出。在信号路径10B中，反相器电路11的输入节点和输出节点经由电阻器电路16短路。因此，反相器电路11和电阻器电路16构成去加重电路且限制节点P2B的最大振幅。举例来说，当信号S1处于高电平时，反相器电路11中包含的晶体管11P接通，且因此节点P2B变为高电平。然而，由于低电平输出经由电阻器电路16从反相器电路12提供到节点P2B，因此节点P2B的电平变为由晶体管11P和调整电路14的导通电阻以及反相器电路12的导通电阻与电阻器电路16的电阻值之间的比率确定的预定电平。这对于以下情况来说同样正确：信号S1处于低电平，且节点P2B的电平变为由晶体管11N和调整电路15的导通电阻以及反相器电路12的导通电阻与电阻器电路16的电阻值之间的比率确定的预定电平。因此，即使在调整电路14或调整电路15的电流供应能力设置为最小值的情况下，也仅振幅改变，且出现在节点P2B上的信号始终充分振荡。因此，即使代码信号PCODE或NCODE的值改变，也不会发生抖动。
图6展示当信号路径10B中的代码信号PCODE改变时出现在节点P2B上的信号的波形。首先，当代码信号PCODE设置为最大值且晶体管140到142全部接通时，节点P2B的电平从低电平变到高电平的变化速度变为最高，如由波形MAX指示。当代码信号PCODE的值逐渐减小时，调整电路14的电流供应能力逐渐降低。因此，节点P2B的电平从低电平变到高电平的速度逐渐减小且振幅减小。当代码信号PCODE设置为最小值时，节点P2B的电平从低电平变到高电平的变化速度变为最低，如由波形MIN指示。因此，可通过代码信号PCODE的值来调整出现在节点P3B上的信号S2下降时的定时，如图4中所展示。类似地，可通过代码信号NCODE的值来调整信号S2上升时的定时。
上文所描述的信号路径10A和10B可用作串行器中包含的高速信号路径。如图7中所展示，串行器20可置于存储器单元阵列21与输出缓冲器电路22之间。在此情况下，从存储单元阵列21输出的并行读取数据23由串行器20转换成串行数据，且供应到输出缓冲器电路22。在图7中展示的实例中，提供多个数据端子240到24n，且对应地提供多个输出缓冲器电路220到22n。在此情况下，虽然串行器20的输入路径是相对低速的信号路径，但串行器20的输出路径是高速信号路径。
图8展示将并行读取数据D0到D3转换成串行数据的并行/串行转换电路P/S，以及在后续级处连接的反相器电路11和13。并行串行转换电路P/S包含四个三态缓冲器电路30到33。基于时钟信号CK0到CK3，将三态缓冲器电路30到33中的一者激活，且其余三个三态缓冲器电路的输出变为高阻抗状态。时钟信号CK0到CK3是相位彼此相差90度的四相时钟信号，如图9中所展示。三态缓冲器电路30到33分别响应于时钟信号CK0到CK3的上升沿将读取数据D0到D3输出到信号节点Oser。因此，出现在信号节点Oser上的串行读取数据D0到D3的频率是输入到并行/串行转换电路P/S的并行读取数据D0到D3的频率的两倍之高。
并行/串行转换电路P/S以及在后续级处连接的反相器电路11和13对应于图5中展示的信号路径10B。在图8中展示的电路中，将图5中展示的电阻器电路16替换为传输门16a。此外，添加具有显著较小驱动能力的反相器电路17以及将信号节点Oser复位到低电平的晶体管18。晶体管18在读取启用信号REn激活到高电平的时段期间关闭，且在读取启用信号REn解除激活到低电平的时段期间接通。当晶体管18接通时，信号节点Oser固定到低电平。当读取启用信号REn被激活时，晶体管18关闭，且信号节点Oser上出现的读取数据D0到D3经由反相器电路11和13输出。当去加重启用信号DEn此时已激活到高电平时，传输门16a接通且因此反相器电路11的输入节点和输出节点经由传输门16a短路。因此，可实现与图5中展示的电路的功能相同的功能。另一方面，当去加重启用信号DEn已解除激活到低电平时，传输门16a关闭且因此不执行去加重操作。去加重启用信号DEn在信号节点Oser上出现的读取数据D0到D3的频率高时激活，且在信号节点Oser上出现的读取数据D0到D3的频率低时解除激活。因此，在读取数据D0的D3的频率低时，电流消耗可减小。
图8中展示的电路的复数个集可包含在图7中展示的串行器20内部中。举例来说，如图10中所展示，可提供各自具有与图8中展示的电路配置相同的电路配置的两个串行器40和41。并行读取数据D0到D3输入到串行器40，且不同的并行读取数据D4到D7输入到串行器41。对于串行器40和41，时钟信号CK0到CK3是共同的。代码信号PCODE0和NCODE0输入到串行器40，且不同的代码信号PCODE1和NCODE1输入到串行器41。当以此方式并行使用多个串行器40和41时，可分别使用单独的代码信号独立地控制输出信号的延迟量。
图11中展示的并行/串行转换电路P/S与图8中展示的并行/串行转换电路P/S的不同之处在于，在反相器电路50到53中提供分别接收时钟信号CK0到CK3的调整电路60到63。调整电路60到63分别连接于反相器电路50到53与供应有接地电位的电力线之间，且所述调整电路的电流供应能力分别通过代码信号CODE0到CODE3进行调整。因此，即使当输入到并行/串行转换电路P/S的时钟信号CK0到CK3的相位略微偏离设定值时，也可引起从反相器电路50到53输出的时钟信号CK0到CK3的相位彼此准确地相差90度。
图12中展示的并行/串行转换电路P/S具有以下配置：在图8中展示的三态缓冲器电路30到34中的每一者中提供调整电路14和15。反相器电路12和13在信号节点Oser的后续级处串联连接。反相器电路12的输入节点和输出节点经由传输门16a短路。三态缓冲器电路30到34以及在后续级处连接的反相器电路12和13对应于图1中展示的信号路径10A。代码信号PCODE10和NCODE10分别供应到提供于三态缓冲电路30中的调整电路14和15，代码信号PCODE11和NCODE11分别供应到提供于三态缓冲电路31中的调整电路14和15，代码信号PCODE12和NCODE12分别供应到提供于三态缓冲电路32中的调整电路14和15，且代码信号PCODE13和NCODE13分别供应到提供于三态缓冲电路33中的调整电路14和15。同样通过此电路配置，可实现与图11中展示的串行器的功能相同的功能。
如图13中所展示，可将并行/串行转换电路P/S提供到上拉信号路径和下拉信号路径中的每一者。在图13中展示的实例中，从并行/串行转换电路70U输出的上拉信号Up经由反相器电路11U和13U供应到包含在输出缓冲器电路80中的上拉晶体管81的栅极电极，且从并行/串行转换电路70D输出的下拉信号Down经由反相器电路11D和13D供应到包含在输出缓冲器电路80中的下拉晶体管82的栅极电极。输出缓冲器电路80具有以下配置：晶体管83、晶体管81和晶体管82串联连接，且数据输出端子DQ连接到晶体管81与82之间的连接点。
在此电路配置中，共同代码信号RCODE供应到调整电路15U和调整电路14D，且共同代码信号FCODE供应到调整电路14U和调整电路15D。然而，因为调整电路15U和调整电路14D中的晶体管的极性彼此相反，所以构成代码信号RCODE的多个位的逻辑电平全都是反相的。类似地，调整电路14U和调整电路15D中的晶体管的极性彼此相反，且因此构成代码信号FCODE的多个位的逻辑电平全都是反相的。
当代码信号RCODE从最大值逐渐降低时，供应到输出缓冲器电路80的上拉信号Up的上升逐渐延迟，且供应到输出缓冲器电路80的下拉信号Down的下降也逐渐延迟，如图14A中所展示。因此，从数据输出端子DQ输出的输出信号Out的上升逐渐延迟，使得交叉点降低。另一方面，当代码信号FCODE从最大值逐渐降低时，供应到输出缓冲器电路80的上拉信号Up的下降逐渐延迟，且供应到输出缓冲器电路80的下拉信号Down的上升也逐渐延迟，如图14B中所展示。因此，从数据输出端子DQ输出的输出信号Out的下降逐渐延迟，使得交叉点上升。以此方式，输出信号Out的交叉点可通过代码信号RCODE或FCODE调整。
尽管已在某些优选实施例和实例的上下文中公开了本发明，但所属领域的技术人员应了解，本发明延伸超出专门公开的实施例到本发明的其它替代实施例和/或用途以及其显而易见的修改和等同物。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，且仍处于本发明的范围内。因此，应理解，所公开的实施例的各种特征和方面可彼此组合或相互取代以便形成所公开的本发明的变化模式。因此，希望本文公开的本发明的至少一些内容的范围不应受限于上文所描述的特定公开实施例。

Claims (20)

1.一种信号调整设备，其包括：
数据串行器，其包含经配置以分别接收多个数据的多个第一缓冲器电路以及经配置以将从所述多个第一缓冲器电路提供的所述多个数据串行化的第二缓冲器电路；
其中所述多个第一缓冲器电路和所述第二缓冲器电路中的至少一个缓冲器电路包含：
第一电路，其经配置以基于输入信号而将第一信号节点驱动到第一和第二逻辑电平中的一者，所述第一电路包含第一调整电路，所述第一调整电路经配置以在所述第一电路将所述第一信号节点驱动到所述第一逻辑电平时调整所述第一电路的驱动能力；以及
第二电路，其经配置以将所述第一信号节点驱动到所述第一和第二逻辑电平中的另一者。
2.根据权利要求1所述的信号调整设备，其中所述第一电路还包含第一反相器电路，所述第一反相器电路具有供应有所述输入信号的输入节点和连接到所述第一信号节点的输出节点。
3.根据权利要求2所述的信号调整设备，其中所述第一调整电路连接于供应第一电力电位的第一电力线与所述第一反相器电路之间。
4.根据权利要求3所述的信号调整设备，其中所述第一调整电路包含并联连接的多个晶体管。
5.根据权利要求1所述的信号调整设备，其中所述第一电路还包含第二调整电路，所述第二调整电路经配置以在所述第一电路将所述第一信号节点驱动到所述第二逻辑电平时调整所述第一电路的驱动能力。
6.根据权利要求1所述的信号调整设备，其中所述第二电路包含第二反相器电路，所述第二反相器电路具有各自共同连接到所述第一信号节点的输入节点和输出节点。
7.根据权利要求6所述的信号调整设备，其中所述第二电路还包含连接于所述第二反相器电路的所述输入节点与所述第二反相器电路的所述输出节点之间的电阻器电路。
8.根据权利要求2所述的信号调整设备，其中所述第二电路包含连接于所述第一反相器电路的所述输入节点与所述第一反相器电路的所述输出节点之间的电阻器电路。
9.根据权利要求1所述的信号调整设备，其中所述第二缓冲器电路包含所述第一和第二电路。
10.根据权利要求1所述的信号调整设备，其中所述数据串行器经配置以基于具有彼此不同的相位的多个时钟信号来选择所述多个数据中的一个。
11.根据权利要求10所述的信号调整设备，
其中所述数据串行器包含各自供应有所述多个时钟信号中的相关联时钟信号的多个时钟驱动器电路，且
其中所述时钟驱动器电路中的每一者经配置以能够调整其驱动能力。
12.根据权利要求1所述的信号调整设备，其中所述第一缓冲器电路中的每一者包含所述第一和第二电路。
13.根据权利要求1所述的信号调整设备，其中所述第二电路经配置以基于模式信号而解除激活。
14.根据权利要求1所述的信号调整设备，其还包括：
另一数据串行器，其包含经配置以分别接收所述多个数据的多个第三缓冲器电路以及经配置以将从所述多个第三缓冲器电路提供的所述多个数据串行化的第四缓冲器电路；
其中所述多个第三缓冲器电路和所述第四缓冲器电路中的至少一个缓冲器电路包含：
第三电路，其经配置以基于输入信号而将第二信号节点驱动到第一和第二逻辑电平中的所述另一者，所述第三电路包含经配置以在所述第三电路将所述第二信号节点驱动到所述第二逻辑电平时调整所述第三电路的驱动能力的第三调整电路；以及
第四电路，其经配置以将所述第二信号节点驱动到所述第一和第二逻辑电平中的所述一者，
其中所述设备还包括具有串联连接的上拉晶体管和下拉晶体管的输出缓冲器电路，
其中所述上拉晶体管具有耦合到所述第一信号节点的控制电极，且
其中所述下拉晶体管具有耦合到所述第二信号节点的控制电极。
15.一种信号调整设备，其包括：
第一和第二信号节点；
数据串行器，其包含多个三态缓冲器电路，每个三态缓冲器电路具有供应有多个输入信号中的相关联输入信号的输入节点和连接到所述第一信号节点的输出节点；
反相器电路，其具有连接到所述第一信号节点的输入节点和连接到所述第二信号节点的输出节点；
第一电路，其经配置以基于调整代码信号而调整所述反相器电路的驱动能力；以及
第二电路，其经配置以在模式信号被激活时使所述第一和第二信号节点短路。
16.根据权利要求15所述的信号调整设备，其还包括第二反相器电路，所述第二反相器电路具有连接到所述第二信号节点的输入节点和连接到所述第一信号节点的输出节点。
17.一种信号调整设备，其包括：
串联连接的上拉晶体管和下拉晶体管；
第一数据串行器，其将并行的第一信号转换为串行；
第二数据串行器，其将并行的第二信号转换为串行；
第一反相器电路，其具有供应有串行的所述第一信号的输入节点以及耦合到所述上拉晶体管的控制电极的输出节点；
第二反相器电路，其具有供应有串行的所述第二信号的输入节点以及耦合到所述下拉晶体管的控制电极的输出节点；
第一调整电路，其连接于供应第一电力电位的第一电力线与所述第一反相器电路之间，且经配置以控制从所述第一电力线流到所述第一反相器电路的电流；
第二调整电路，其连接于供应第二电力电位的第二电力线与所述第一反相器电路之间，且经配置以控制从所述第一反相器电路流到所述第二电力线的电流；
第三调整电路，其连接于所述第一电力线与所述第二反相器电路之间，且经配置以控制从所述第一电力线流到所述第二反相器电路的电流；
第四调整电路，其连接于所述第二电力线与所述第二反相器电路之间，且经配置以控制从所述第二反相器电路流到所述第二电力线的电流；
第一电路，其经配置以使所述第一反相器电路的所述输入和输出节点短路；以及
第二电路，其经配置以使所述第二反相器电路的所述输入和输出节点短路。
18.根据权利要求17所述的信号调整设备，
其中所述第一调整电路通过第一调整代码信号控制，且
其中所述第二调整电路通过不同于所述第一调整代码信号的第二调整代码信号控制。
19.根据权利要求18所述的信号调整设备，
其中所述第三调整电路通过所述第二调整代码信号控制，且
其中所述第四调整电路通过所述第一调整代码信号控制。
20.根据权利要求19所述的信号调整设备，其中所述第一和第二电路经配置以基于模式信号而解除激活。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088681B2 (en) 2019-03-19 2021-08-10 Micron Technology, Inc. High speed signal adjustment circuit
KR20220036020A (ko) * 2020-09-15 2022-03-22 에스케이하이닉스 주식회사 반도체 장치의 신호 전달 회로
KR20220147819A (ko) 2021-04-28 2022-11-04 삼성전자주식회사 시리얼라이저 및 이를 포함하는 메모리 장치

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1825767A (zh) * 2005-02-23 2006-08-30 台湾积体电路制造股份有限公司 双电压三态缓冲器电路
CN101057206A (zh) * 2004-09-16 2007-10-17 德州仪器公司 基于锁存器的串行端口输出缓冲器
CN101485576A (zh) * 2008-12-30 2009-07-22 深圳市蓝韵实业有限公司 一种对设备内fpga芯片统一配置和管理的系统
US20100079180A1 (en) * 2008-10-01 2010-04-01 Jin-Gook Kim Ac-coupling phase interpolator and delay-locked loop using the same
CN103797715A (zh) * 2011-08-04 2014-05-14 美光科技公司 包括电荷注入的传递差分串行信号的设备及方法
US20150222254A1 (en) * 2014-02-04 2015-08-06 Fujitsu Limited Digital duty cycle correction
CN105680869A (zh) * 2016-01-29 2016-06-15 成都科创谷科技有限公司 一种基于瞬时电压抑制的缓冲串行电路
US20170324540A1 (en) * 2016-05-03 2017-11-09 SK Hynix Inc. Serializer, and semiconductor apparatus and system including the same
CN107959492A (zh) * 2016-10-17 2018-04-24 英飞凌科技股份有限公司 用于驱动电子开关的方法和驱动电路及电子保险丝电路
CN109313917A (zh) * 2016-06-01 2019-02-05 美光科技公司 包含缓冲器电路的半导体装置
US10205445B1 (en) * 2017-09-25 2019-02-12 Synopsys, Inc. Clock duty cycle correction circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288563B1 (en) * 1998-12-31 2001-09-11 Intel Corporation Slew rate control
US6501313B2 (en) * 2000-12-27 2002-12-31 International Business Machines Corporation Dynamic duty cycle adjuster
KR100499157B1 (ko) * 2003-07-29 2005-07-01 삼성전자주식회사 고속 직렬화기
KR100743494B1 (ko) * 2006-02-28 2007-07-30 삼성전자주식회사 직렬화 방법과, 이를 이용한 반도체 메모리 장치의 고속데이터 출력 테스트 방법
KR100962026B1 (ko) * 2008-11-12 2010-06-08 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
CN102522950B (zh) * 2012-01-06 2015-04-29 开曼群岛威睿电通股份有限公司 具有输出信号转换率控制的电子芯片
US8885691B1 (en) * 2013-02-22 2014-11-11 Inphi Corporation Voltage regulator for a serializer/deserializer communication application
KR102155190B1 (ko) * 2014-05-12 2020-09-11 삼성전자주식회사 입력 버퍼 및 이를 포함하는 메모리 장치
EP3272038B1 (en) * 2015-07-31 2022-02-09 Hewlett Packard Enterprise Development LP Optical receivers
KR102379446B1 (ko) * 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법
US11088681B2 (en) 2019-03-19 2021-08-10 Micron Technology, Inc. High speed signal adjustment circuit

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057206A (zh) * 2004-09-16 2007-10-17 德州仪器公司 基于锁存器的串行端口输出缓冲器
CN1825767A (zh) * 2005-02-23 2006-08-30 台湾积体电路制造股份有限公司 双电压三态缓冲器电路
US20100079180A1 (en) * 2008-10-01 2010-04-01 Jin-Gook Kim Ac-coupling phase interpolator and delay-locked loop using the same
CN101485576A (zh) * 2008-12-30 2009-07-22 深圳市蓝韵实业有限公司 一种对设备内fpga芯片统一配置和管理的系统
CN103797715A (zh) * 2011-08-04 2014-05-14 美光科技公司 包括电荷注入的传递差分串行信号的设备及方法
US20150222254A1 (en) * 2014-02-04 2015-08-06 Fujitsu Limited Digital duty cycle correction
CN105680869A (zh) * 2016-01-29 2016-06-15 成都科创谷科技有限公司 一种基于瞬时电压抑制的缓冲串行电路
US20170324540A1 (en) * 2016-05-03 2017-11-09 SK Hynix Inc. Serializer, and semiconductor apparatus and system including the same
CN109313917A (zh) * 2016-06-01 2019-02-05 美光科技公司 包含缓冲器电路的半导体装置
CN107959492A (zh) * 2016-10-17 2018-04-24 英飞凌科技股份有限公司 用于驱动电子开关的方法和驱动电路及电子保险丝电路
US10205445B1 (en) * 2017-09-25 2019-02-12 Synopsys, Inc. Clock duty cycle correction circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
周金陵, 蒋元广, 马贞立: "采用MCS-51单片机实现CPFSK调制", 电子技术应用, no. 09, pages 214 - 218 *

Also Published As

Publication number Publication date
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US20200304114A1 (en) 2020-09-24
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