KR100383262B1

KR100383262B1 - 반도체 메모리 장치 및 이 장치의 데이터 출력방법

Info

Publication number: KR100383262B1
Application number: KR10-2001-0014112A
Authority: KR
Inventors: 정회주; 김규현; 서일원; 채무성
Original assignee: 삼성전자주식회사
Priority date: 2001-03-19
Filing date: 2001-03-19
Publication date: 2003-05-09
Also published as: US20020149403A1; US6590421B2; KR20020074023A

Abstract

본 발명은 반도체 장치 및 이 장치의 데이터 출력방법을 공개한다. 이 장치는 복수 비트의 출력 데이터를 발생하기 위한 복수개의 데이터 출력 드라이버들을 구비한 반도체 장치에 있어서, 복수개의 데이터 출력 드라이버들 각각은 외부 전원전압과 외부 접지전압사이에 연결되어 제1상태의 입력 데이터에 응답하여 출력 데이터를 풀업하고, 제2상태의 입력 데이터에 응답하여 출력 데이터를 풀다운하기 위한 드라이버, 해당 데이터 출력 드라이버로 입력되는 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하고 입력 데이터가 제1상태일 때 입력 데이터의 지연 시간을 가변하기 위한 제1지연 시간 가변회로, 및 해당 데이터 출력 드라이버로 입력되는 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하고 입력 데이터가 제2상태일 때 입력 데이터의 지연 시간을 가변하기 위한 제2지연 시간 가변회로로 구성되어 있다. 따라서, 데이터 출력회로로 입력되는 데이터의 "하이"레벨로 천이하는 데이터의 비트 수와 "로우"레벨로 천이하는 데이터의 비트 수를 비교하여 출력 데이터의 지연 시간을 조절함으로써 복수 비트의 출력 데이터사이의 스큐를 줄일 수 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 출력방법{Semiconductor memory device and data output method thereof}

본 발명은 반도체 장치에 관한 것으로, 특히 복수 비트의 출력 데이터사이의 스큐를 최소화할 수 있는 반도체 장치 및 이 장치의 데이터 출력 방법에 관한 것이다.

반도체 장치의 출력 데이터의 비트 수는 많아지고 있으며, 이에 따라 많은 비트 수의 출력 데이터가 동시에 출력되며, 많은 비트 수의 출력 데이터가 동시에 스위칭 동작을 수행할 경우에 많은 전류가 파워 라인으로 보내지게 된다. 이때 발생되는 전류는 파워 라인의 기생 성분에 의해서 스위칭 잡음을 발생시켜 출력 데이터의 지연 및 왜곡을 가져온다.

반도체 장치의 복수 비트의 출력 데이터중 많은 비트 수의 출력 데이터가 동일 방향으로 스위칭하고, 복수 비트의 출력 데이터중 적은 비트 수의 출력 데이터가 반대 방향으로 스위칭할 경우에, 출력 데이터의 스위칭 방향에 따라 지연 시간에 차이가 발생한다. 이는 출력 데이터사이의 스큐(skew)의 원인이 되며, 이 스큐는 반도체 장치의 출력 데이터의 비트 수가 많아질수록, 기생 성분이 클수록, 고속 동작일수록 커지게 된다.

도1은 종래의 반도체 장치의 데이터 출력회로를 모델링하여 나타낸 것으로, n비트의 데이터(D1 ~ Dn)를 구동하여 n비트의 출력 데이터(DQ1 ~ DQn)를 발생하기 위한 n개의 데이터 출력 드라이버들(10-1 ~ 10-n), 외부 전원전압(VDDQ)과 n개의 데이터 출력 드라이버들(10-1 ~ 10-n)의 전원전압 인가단자사이의 저항(R1), 인덕터(L1), 및 캐패시터(C1)로 구성된 기생 성분(12), 외부 접지전압(VSSQ)과 n개의 데이터 출력 드라이버들(10-1 ~ 10-n)의 접지전압 인가단자사이의 저항(R2), 인덕터(L2), 및 캐패시터(C2)로 구성된 기생 성분(14), 및 외부 전원전압(VDDQ)와 외부 접지전압(VSSQ)사이에 연결된 캐패시터(C3)로 구성되어 있다. n개의 데이터 출력 드라이버들(10-1 ~ 10-n) 각각은 PMOS트랜지스터(P1)과 NMOS트랜지스터(N1)로 구성된 인버터이다.

도1에 나타낸 반도체 장치의 동작을 설명하면 다음과 같다.

n개의 데이터 출력 드라이버들(10-1 ~ 10-n)은 n비트의 데이터(D1 ~ Dn)를 구동하여 n비트의 출력 데이터(DQ1 ~ DQn)를 발생한다. 이때, 외부 전원전압(VDDQ) 인가 라인과 외부 접지전압(VSSQ) 인가 라인의 기생 성분들(12, 14)에 의해서 출력 데이터(DQ1 ~ DQn)가 스위칭할 때 많은 전류가 외부 전원전압(VDDQ) 인가 라인과 외부 접지전압(VSSQ)으로 인가됨으로 인해서 스위칭 잡음을 발생한다. 캐패시터(C3)는 기생 성분들(12, 14)사이에 연결되어 외부 전원전압(VDDQ)과 외부 접지전압(VSSQ)이 상호적으로 변화하게 된다.

도2A ~ C는 n비트의 데이터(D1 ~ Dn)의 천이에 따른 외부 전원전압(VDDQ), 외부 접지전압(VSSQ), 및 출력 데이터(DQ1 ~ DQn)의 천이를 나타내는 그래프이다.

도2A에서, n비트의 데이터(D1 ~ D(n/2))가 "로우"레벨에서 "하이"레벨로 천이하고, n비트의 데이터(DO(n+1)/2 ~ DOn)가 "하이"레벨에서 "로우"레벨로 천이하는 경우에는 n비트의 출력 데이터(DQ1 ~ DQ(n/2))가 "하이"레벨에서 "로우"레벨로 천이하고, n비트의 출력 데이터((DQ((n+1)/2 ~ DQn)가 "로우"레벨에서 "하이"레벨로 천이하게 된다. 이때, n/2비트의 데이터가 각각 천이하게 됨으로써 외부 전원전압(VDDQ)의 레벨 강하 및 외부 접지전압(VSSQ)의 레벨 상승이 발생하게 된다.

도2B에서, (n-1)비트의 데이터(D1 ~ D(n-1))가 모두 "로우"레벨에서 "하이"레벨로 천이하고 1비트의 데이터(DOn)가 "하이"레벨에서 "로우"레벨로 천이하는 경우에는 도2B에 나타낸 바와 같이 (n-1)비트의 출력 데이터(DQ1 ~ DQ(n-1))가 "하이"레벨에서 "로우"레벨로 천이하고 1비트의 출력 데이터(DQn)가 "로우"레벨에서 "하이"레벨로 천이하게 된다. 이때, (n-1)비트의 데이터(D1 ~ D(n-1))가 모두 "로우"레벨에서 "하이"레벨로 천이하게 됨으로써 외부 접지전압(VSSQ)의 레벨이 지나치게 상승하게 되고, 캐패시터(C3)에 의해서 외부 전원전압(VDDQ)의 레벨 또한 상승하게 된다. 이에 따라, 데이터 출력 드라이버들(10-1 ~ 10-(n-1)) 각각의 NMOS트랜지스터(N1)들의 문턱 전압이 높아지게 됨으로써 출력 데이터(DQ1 ~ DQ(n-1))가 "로우"레벨로 천이하는 시간이 지연되고, 데이터 출력 드라이버(10-n)의 PMOS트랜지스터(P1)의 문턱 전압 또한 높아지게 됨으로써 출력 데이터(DQn)가 "하이"레벨로 천이하는 시간이 빨라지게 된다. 즉, (n-1)비트의 출력 데이터(DQ1 ~ DQ(n-1))와 1비트의 출력 데이터(DQn)사이에 스큐가 발생하게 된다.

도2C의 그래프는 도2B의 경우와 반대되는 경우로서, 이 경우에는 (n-1)비트의 출력 데이터(DQ1 ~ DQ(n-1))가 "하이"레벨로 천이하는 시간이 지연되고, 1비트의 출력 데이터(DQn)가 "로우"레벨로 천이하는 시간이 빨라지게 된다. 즉, (n-1)비트의 출력 데이터(DQ1 ~ DQ(n-1))와 1비트의 출력 데이터(DQn)사이에 스큐가 발생하게 된다.

상술한 바와 같은 종래의 반도체 장치의 데이터 출력 드라이버는 출력 데이터의 비트 수가 많아지고, "하이"레벨에서 "로우"레벨로 천이하는 출력 데이터의 비트 수와 "로우"레벨에서 "하이"레벨로 천이하는 출력 데이터의 비트 수가 서로 다른 경우에 출력 데이터사이에 스큐가 발생하게 된다.

본 발명의 목적은 복수 비트의 출력 데이터사이의 스큐를 방지할 수 있는 반도체 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 장치의 데이터 출력 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 일실시예는 복수 비트의 출력 데이터를 발생하기 위한 복수개의 데이터 출력 드라이버들을 구비한 반도체 장치에 있어서, 상기 복수개의 데이터 출력 드라이버들 각각은 외부 전원전압과 외부 접지전압사이에 연결되어 제1상태의 입력 데이터에 응답하여 출력 데이터를 풀업하고, 제2상태의 상기 입력 데이터에 응답하여 상기 출력 데이터를 풀다운하기 위한 드라이버, 해당 데이터 출력 드라이버로 입력되는 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하고 상기 입력 데이터가 제1상태일 때 상기 입력 데이터의 지연 시간을 가변하기 위한 제1지연 시간 가변수단, 및 해당 데이터 출력 드라이버로 입력되는 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하고 상기 입력 데이터가 제2상태일 때 상기 입력 데이터의 지연 시간을 가변하기 위한 제2지연 시간 가변수단을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 다른 실시예는 복수 비트의 입력 데이터중 제1상태에서 제2상태로 천이하는 데이터의 비트 수와 제2상태에서 제1상태로 천이하는 데이터의 비트 수를 비교하여 소정 비트의 상승 천이 제어신호와 하강 천이 제어신호를 발생하기 위한 제어신호 발생수단, 및 상기 소정비트의 상승 천이 제어신호와 하강 천이 제어신호에 응답하여 상기 복수 비트의 입력 데이터의 지연 시간을 조절하고 상기 복수 비트의 입력 데이터에 응답하여 상기 복수 비트의 출력 데이터를 발생하기 위한 복수개의 데이터 출력 드라이버들을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 또 다른 실시예는 복수 비트의 입력 데이터중 제1상태에서 제2상태로 천이하는 데이터의 비트 수와 제2상태에서 제1상태로 천이하는 데이터의 비트 수를 비교하여 소정 비트의 상승 천이 제어신호와 하강 천이 제어신호를 발생하기 위한 제어신호 발생수단, 상기 소정 비트의 상승 천이 제어신호와 하강 천이 제어신호에 응답하여 복수 비트의 입력 데이터 각각에 대한 클럭신호의 지연 시간을 가변적으로 조절하기 위한 복수개의 클럭신호 발생수단들, 상기 복수개의 클럭신호 발생수단들 각각으로부터 출력되는 클럭신호에 응답하여 상기 복수 비트의 입력 데이터 각각을 전송하기 위한 복수개의 레지스터들, 및 상기 복수개의 레지스터들 각각으로부터 출력되는 신호에 응답하여 복수 비트의 출력 데이터를 발생하기 위한 복수개의 데이터 출력 드라이버들을 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 데이터 출력 방법은 외부 전원전압과 외부 접지전압사이에 연결되고 제1상태의 복수 비트의 입력 데이터에 응답하여 복수 비트의 출력 데이터를 풀업하고, 제2상태의 상기 복수 비트의 입력 데이터에 응답하여 상기 복수 비트의 출력 데이터를 풀다운하기 위한 복수개의 데이터 출력 드라이버들을 구비한 반도체 장치의 데이터 출력방법에 있어서,상기 제1상태로 천이하는 복수 비트의 입력 데이터의 비트 수와 상기 제2상태로 천이하는 복수 비트의 입력 데이터의 비트 수를 비교하여 상기 복수 비트의 입력 데이터의 상승 천이 지연시간을 조절하기 위한 상승 천이 지연시간 제어신호와 하강 천이 지연시간을 조절하기 위한 하강 천이 지연시간 제어신호를 발생하는 단계, 상기 상승 천이 지연시간 제어신호 및 하강 천이 지연시간 제어신호에 각각 응답하여 상기 복수 비트의 입력 데이터의 상승 천이 및 하강 천이 지연시간을 조절하는 단계, 및 상기 복수 비트의 입력 데이터에 응답하여 상기 복수 비트의 출력 데이터를 발생하는 단계를 구비하는 것을 특징으로 한다.

도1은 종래의 반도체 장치의 데이터 출력회로를 모델링하여 나타낸 것이다.

도3은 본 발명의 반도체 장치의 일실시예의 데이터 출력회로의 회로도이다.

도4은 본 발명의 반도체 장치의 다른 실시예의 데이터 출력회로의 블록도이다.

도5는 도4에 나타낸 데이터 출력 드라이버들의 실시예의 블록도이다.

도6은 본 발명의 반도체 장치의 또 다른 실시예의 데이터 출력회로의 블록도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치 및 이 장치의 데이터 출력 방법을 설명하면 다음과 같다.

도3은 본 발명의 반도체 장치의 일실시예의 데이터 출력회로의 회로도로서, n개의 데이터 출력 드라이버들(20-1, 20-2, ..., 20-n)로 구성되고, n개의 데이터 출력 드라이버들(20-1, 20-2, ..., 20-n) 각각은 버퍼들(I1, I2), 지연 회로들(DY1, DY2), PMOS트랜지스터(P1), 및 NMOS트랜지스터(N1)로 구성되어 있다.

지연 회로(DY1)는 버퍼(I1)의 출력 단자와 내부 전원전압(VDD)사이에 병렬 연결되고 각각 직렬 연결된 (n-1)개의 NMOS트랜지스터들(MN11, MN12, ..., MN1(n-1))과 (n-1)개의 PMOS캐패시터들(MPC1, MPC2, ..., MPC(n-1))로 구성되고, 지연 회로(DY2)는 버퍼(I2)의 출력 단자와 내부 접지전압(VSS)사이에 병렬 연결되고 각각 직렬 연결된 (n-1)개의 NMOS트랜지스터들(MN21, MN22, ..., MN2(n-1))과 (n-1)개의NMOS캐패시터들(MNC1, MNC2, ..., MNC(n-1))로 구성되어 있다. 지연 회로들(DY1, DY2) 각각의 NMOS트랜지스터들(MN11, MN12, ..., MN1(n-1))과 NMOS트랜지스터들(MN21, MN22, ..., MN2(n-1))의 게이트로 인가되는 신호들은 다른 데이터 출력 드라이버들의 버퍼들(I1, I2)의 출력 신호들이다. 예를 들면, 데이터 출력 드라이버(20-1)의 지연 회로들(DY1, DY2)의 NMOS트랜지스터들(MN11, MN12, ..., MN1(n-1))과 NMOS트랜지스터들(MN21, MN22, ..., MN2(n-1))의 게이트로 인가되는 신호들은 다른 데이터 출력 드라이버들(20-2 ~ 20-n)의 버퍼들(I1, I2)에 의해서 버퍼된 신호들((p2, ..., pn), (n2, ..., nn))이다. PMOS트랜지스터(P1)의 소스로는 외부 전원전압(VDDQ)이 인가되고, NMOS트랜지스터(N1)의 소스로는 외부 접지전압(VSSQ)이 인가되어 구성되어 있다.

도3에 나타낸 회로의 동작을 데이터 출력 드라이버(20-1)의 동작 설명을 통하여 설명하면 다음과 같다.

버퍼(I1)는 데이터(D1)를 버퍼하여 신호(p1)를 발생하고, 버퍼(I2)는 데이터(D1)를 버퍼하여 신호(n1)를 발생한다. 지연 회로(DY1)는 "로우"레벨의 신호들(p2, p3, ..., pn) 각각에 응답하여 NMOS트랜지스터들(MN11, MN12, ..., MN1(n-1))이 온되고, "로우"레벨의 신호(p1)이 인가되면 PMOS캐패시터들(MPC1, MPC2, ..., MPC(n-1))이 온되어 신호(p1)를 지연한다. 지연 회로(DY2)는 "하이"레벨의 신호들(n2, n3, ..., nn) 각각에 응답하여 NMOS트랜지스터들(MN21, MN22, ..., MN2(n-1))이 온되고, "하이"레벨의 신호(n1)이 인가되면 NMOS캐패시터들(MNC1, MNC2, ..., MNC(n-1))이 온되어 신호(n1)를 지연한다. NMOS트랜지스터(MN11)는 "로우"레벨의 신호(p1)에 응답하여 "하이"레벨로 천이하는 출력 데이터(DQ1)를 발생하고, NMOS트랜지스터(N1)는 "하이"레벨의 신호(n1)에 응답하여 "로우"레벨로 천이하는 출력 데이터(DQ1)를 발생한다.

다른 데이터 출력 드라이버들(20-2, ..., 20-n)의 동작은 데이터 출력 드라이버(20-1)의 동작 설명을 참고로 하면 쉽게 이해될 것이다.

도3에 나타낸 회로의 동작을 n이 4인 경우를 예로 들어 설명하면 다음과 같다.

4비트의 출력 데이터(DQ1 ~ DQ4)중 3비트의 출력 데이터(DQ1 ~ DQ3)가 "하이"레벨에서 "로우"레벨로 천이하고, 1비트의 출력 데이터(DQ4)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 동작을 설명하면 다음과 같다.

이 경우에, 데이터(D1 ~ D3)는 "로우"레벨에서 "하이"레벨로 천이하고 데이터(DQ4)는 "하이"레벨에서 "로우"레벨로 천이하게 된다. 그러면, 4개의 데이터 출력 드라이버들 각각의 버퍼들(I1, I2)에 의해서 "하이"레벨의 버퍼된 신호들((p1, p2, p3), (n1, n2, n3)) 및 "로우"레벨의 버퍼된 신호들(p4, n4)을 발생한다. 4개의 데이터 출력 드라이버들중의 3개의 데이터 출력 드라이버들 각각의 지연 회로(DY2)는 "하이"레벨의 버퍼된 신호들((n2, n3), (n1, n3), (n1, n2))에 응답하여 NMOS트랜지스터들(MN21, MN22)이 온되고 "하이"레벨의 버퍼된 신호들(n1, n2, n3)에 응답하여 NMOS캐패시터들(MNC1, MNC2)이 온되어 신호들(n1, n2, n3)을 지연한다. 3개의 데이터 출력 드라이버들 각각의 NMOS트랜지스터(N1)는 신호들(n1, n2, n3) 각각에 응답하여 "로우"레벨로 천이하는 출력 데이터(DQ1 ~ DQ3)를 발생한다.그리고, 4개의 데이터 출력 드라이버들중의 1개의 데이터 출력 드라이버의 지연 회로(DY1)는 "하이"레벨의 버퍼된 신호들(p1, p2, p3)에 응답하여 NMOS트랜지스터들(MN11, MN12, MN13)이 온되고 "로우"레벨의 신호(p4)에 응답하여 PMOS캐패시터들(MPC1, MPC2, MPC3)이 온되어 신호(p1)를 지연한다. 1개의 데이터 출력 드라이버의 PMOS트랜지스터(P1)는 신호(p1)에 응답하여 "하이"레벨로 천이하는 출력 데이터(DQ4)를 발생한다.

즉, 1비트의 출력 데이터(DQ4)의 "로우"레벨에서 "하이"레벨로의 천이가 3비트의 출력 데이터(DQ1 ~ DQ3)의 "하이"레벨에서 "로우"레벨로의 천이보다 지연되게 된다.

도2B의 그래프로부터 알 수 있듯이, 3비트의 출력 데이터(DQ1 ~ DQ3)가 1비트의 출력 데이터(DQ4)보다 지연되어 출력되게 되는데, 도3에 나타낸 회로를 사용하게 되면 1비트의 출력 데이터(DQ4)의 지연이 3비트의 출력 데이터(DQ1 ~ DQ3)의 지연보다 커지게 됨으로써 4비트의 출력 데이터(DQ1 ~ DQ4)사이의 스큐가 줄어들게 된다.

도4은 본 발명의 반도체 장치의 다른 실시예의 데이터 출력회로의 블록도로서, 레지스터들(30-1 ~ 30-n), 데이터 출력 드라이버들(32-1 ~ 32-n), 및 제어회로(34)로 구성되어 있다.

도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

레지스터들(30-1 ~ 30-n) 각각은 클럭신호(CLK)에 응답하여 n비트의 데이터(D1 ~ Dn)를 n비트의 데이터(D01 ~ DOn)로 출력한다. 데이터 출력 드라이버들(32-1 ~ 32-n)은 "로우"레벨의 n비트의 데이터(DO1 ~ DOn) 및 하강 천이 지연시간 제어신호(C1)에 응답하여 n비트의 데이터(DO1 ~ DOn)의 하강 천이 지연시간이 조절되어 상승 천이하는 n비트의 출력 데이터(DQ1 ~ DQn)를 발생하고, "하이"레벨의 n비트이 데이터(DO1 ~ DOn) 및 상승 천이 지연시간 제어신호(C2)에 응답하여 n비트의 데이터(DO1 ~ DOn)의 상승 천이 지연시간이 조절되어 하강 천이하는 n비트의 출력 데이터(DQ1 ~ DQn)를 발생한다. 제어회로(34)는 n비트의 데이터(D1 ~ Dn)를 입력하여 "로우"레벨에서 "하이"레벨로 천이하는 데이터의 비트 수와 "하이"레벨에서 "로우"레벨로 천이하는 데이터의 비트 수를 비교하여 하강 천이 지연시간 제어신호(C1)와 상승 천이 지연시간 제어신호(C2)를 발생한다.

도3에 나타낸 데이터 출력 드라이버들(32-1 ~ 32-n)을 사용하게 되면 제어회로(34)는 "로우"레벨에서 "하이"레벨로 천이하는 데이터의 비트 수가 "하이"레벨에서 "로우"레벨로 천이하는 데이터의 비트 수보다 많은 경우에 "로우"레벨에서 "하이"레벨로 천이하는 데이터의 지연 시간보다 "하이"레벨에서 "로우"레벨로 천이하는 데이터의 지연 시간을 더 크게 함으로써 n비트의 출력 데이터(DQ1 ~ DQn)사이의 스큐가 줄어들게 된다.

반대로, 제어회로(34)는 "로우"레벨에서 "하이"레벨로 천이하는 데이터의 비트 수가 "하이"레벨에서 "로우"레벨로 천이하는 데이터의 비트 수보다 작은 경우에 "하이"레벨에서 "로우"레벨로 천이하는 데이터의 지연 시간보다 "로우"레벨에서 "하이"레벨로 천이하는 데이터의 지연 시간을 더 크게 함으로써 n비트의 출력 데이터(DQ1 ~ DQn)사이의 스큐가 줄어들게 된다.

도3에 나타낸 바와 같이 회로를 구성하게 되면 출력 데이터(DQ1 ~ DQn)의 비트 수가 증가할수록 데이터 출력 드라이버들 각각의 지연 회로들을 구성하는 트랜지스터들의 개수가 많아지게 된다. 그러나, 도4에 나타낸 바와 같이 제어회로(34)를 사용하여 구성하게 되면 데이터 출력 드라이버들 각각의 지연 회로들을 구성하는 트랜지스터들의 개수가 줄어들게 된다. 즉, 도3에 나타낸 회로에서는 (n-1)비트 데이터가 제어신호로 발생되지만 도4에 나타낸 회로에서는 (n-1)비트 데이터가 제어신호로 발생되는 것이 아니라 (n-1)비트 데이터를 소정 비트의 데이터로 변환하여 발생한다. 예를 들면, 16비트의 데이터가 8비트 또는 4비트의 데이터로 변환되어 발생된다. 이에 따라, 데이터 출력 드라이버들 각각의 지연 회로들을 구성하는 트랜지스터들의 개수를 줄일 수가 있게 된다.

도5는 도4에 나타낸 데이터 출력 드라이버들의 실시예의 블록도로서, 데이터 출력 드라이버들(32-1 ~ 32-n)각각은 지연 회로들(DY1, DY2), PMOS트랜지스터(P1), 및 NMOS트랜지스터(N1)로 구성되어 있다.

도5에 나타낸 지연 회로들(DY1, DY2)은 도3에 나타낸 지연 회로들과 동일한 구성을 가지므로 동일 부호로 나타내었다. 단지, 지연 회로(DY1)로 소정 비트의 하강 천이 지연시간 제어신호(C1)가 인가되고, 지연 회로(DY2)로 소정 비트의 상승 천이 지연시간 제어신호(C2)가 인가되는 것이 다를 뿐이다.

도5에 나타낸 회로의 동작은 도3에 나타낸 회로의 동작 설명을 참고로 하면쉽게 이해될 것이다.

도6은 본 발명의 반도체 장치의 또 다른 실시예의 데이터 출력회로의 블록도로서, 버퍼들(40-1 ~ 40-n), 클럭신호 지연회로들(42-1 ~ 42-n), 레지스터들(44-1 ~ 44-n), 데이터 출력 드라이버들(46-1 ~ 46-n), 및 제어회로(48)로 구성되어 있다.

도6에 나타낸 데이터 출력회로의 동작을 설명하면 다음과 같다.

버퍼들(40-1 ~ 40-n)은 n비트의 입력 데이터(D1 ~ Dn)를 버퍼하여 n비트의 데이터(DA1 ~ DAn)를 출력한다. 클럭신호 지연회로들(42-1 ~ 42-n)은 제어회로(58)로부터 출력되는 하강 천이 지연시간 제어신호(C1)에 응답하여 클럭신호(CLK)의 하강 천이를 지연하고, 상승 천이 지연시간 제어신호(C2)에 응답하여 클럭신호(CLK)의 상승 천이를 지연하여 클럭신호들(CLK1 ~ CLKn)를 발생한다. 레지스터들(44-1 ~ 44-n)은 클럭신호들(CLK1 ~ CLKn)의 상승 천이에 응답하여 "로우"레벨의 n비트의 데이터(DB1 ~ DBn)를 발생하고, 클럭신호들(CLK1 ~ CLKn)의 하강 천이에 응답하여 "하이"레벨의 n비트의 데이터(DB1 ~ DBn)를 발생한다. 이때, 클럭신호들(CLK1 ~ CLKn)에 응답하여 레지스터들(44-1 ~ 44-n)을 통하여 출력되는 데이터의 지연 시간이 조절된다. 데이터 출력 드라이버들(46-1 ~ 46-n)은 n비트의 데이터(DB1 ~ DBn)를 구동하여 n비트의 출력 데이터(DQ1 ~ DQn)를 발생한다. 제어회로(48)는 데이터(D1 ~ Dn)를 입력하여 "로우"레벨에서 "하이"레벨로 천이하는 데이터의 비트 수와 "하이"레벨에서 "로우"레벨로 천이하는 데이터의 비트 수를 비교하여 하강 천이 지연시간 제어신호(C1)와 상승 천이 지연시간 제어신호(C2)를 발생한다.

도6에 나타낸 데이터 출력회로는 제어신호들(C1, C2)에 의해서 클럭신호들(CLK1 ~ CLKn)의 하강 천이 및 상승 천이 지연시간을 조절함에 의해서 n비트의 출력 데이터(DQ1 ~ DQn)사이의 스큐가 줄어들게 된다.

도6에 나타낸 데이터 출력회로의 클럭 신호 지연회로들(42-1 ~ 42-n)의 구성은 도5에 나타낸 데이터 출력 드라이버들(32-1 ~ 32-n)의 구성과 동일하며, 단지 데이터(D1 ~ Dn)가 아니라 클럭신호(CLK)가 인가되어 구성되는 것이 다르다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명의 반도체 장치 및 이 장치의 데이터 출력방법은 데이터 출력회로로 입력되는 데이터의 "하이"레벨로 천이하는 데이터의 비트 수와 "로우"레벨로 천이하는 데이터의 비트 수를 비교하여 복수 비트의 출력 데이터의 지연 시간을 조절함으로써 복수 비트의 출력 데이터사이의 스큐를 줄일 수 있다.

Claims

복수 비트의 출력 데이터를 발생하기 위한 복수개의 데이터 출력 드라이버들을 구비한 반도체 장치에 있어서,

상기 복수개의 데이터 출력 드라이버들 각각은

외부 전원전압과 외부 접지전압사이에 연결되어 제1상태의 입력 데이터에 응답하여 출력 데이터를 풀업하고, 제2상태의 상기 입력 데이터에 응답하여 상기 출력 데이터를 풀다운하기 위한 드라이버;

해당 데이터 출력 드라이버로 입력되는 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하고 상기 입력 데이터가 제1상태일 때 상기 입력 데이터의 지연 시간을 가변하기 위한 제1지연 시간 가변수단; 및

해당 데이터 출력 드라이버로 입력되는 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하고 상기 입력 데이터가 제2상태일 때 상기 입력 데이터의 지연 시간을 가변하기 위한 제2지연 시간 가변수단을 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1지연 시간 가변수단은

상기 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하여 온되는 복수개의 제1스위칭 수단들; 및

상기 복수개의 제1스위칭 수단들과 내부 접지전압사이에 연결되고 상기 입력 데이터에 응답하여 상기 입력 데이터를 지연하기 위한 복수개의 제1캐패시터들을 구비하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 복수개의 제1스위칭 수단들 각각은

제1NMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 복수개의 제1캐패시터들 각각은

PMOS캐패시터인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2지연 시간 가변수단은

상기 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하여 온되는 복수개의 제2스위칭 수단들; 및

상기 복수개의 제2스위칭 수단들과 내부 접지전압사이에 연결되고 상기 입력 데이터에 응답하여 상기 입력 데이터를 지연하기 위한 복수개의 제2캐패시터들을 구비하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 복수개의 제2스위칭 수단들 각각은

제2NMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 복수개의 제2캐패시터들 각각은

NMOS캐패시터인 것을 특징으로 하는 반도체 장치.
복수 비트의 입력 데이터중 제1상태에서 제2상태로 천이하는 데이터의 비트 수와 제2상태에서 제1상태로 천이하는 데이터의 비트 수를 비교하여 소정 비트의 상승 천이 지연시간 제어신호와 하강 천이 지연시간 제어신호를 발생하기 위한 제어신호 발생수단; 및

상기 소정 비트의 상승 천이 지연시간 제어신호와 하강 천이 지연시간 제어신호에 응답하여 상기 복수 비트의 입력 데이터의 지연 시간을 조절하고 상기 복수 비트의 입력 데이터에 응답하여 상기 복수 비트의 출력 데이터를 발생하기 위한 복수개의 데이터 출력 드라이버들을 구비하는 것을 특징으로 하는 반도체 장치.
제8항에 있어서, 상기 복수개의 데이터 출력 드라이버들 각각은

외부 전원전압과 데이터 출력단자사이에 연결되고 상기 제1상태의 입력 데이터에 응답하여 출력 데이터를 풀업하기 위한 풀업 트랜지스터;

상기 데이터 출력단자와 외부 접지전압사이에 연결되고 상기 제2상태의 입력 데이터에 응답하여 상기 출력 데이터를 풀다운하기 위한 풀다운 트랜지스터;

상기 상승 천이 지연시간 제어신호에 응답하고 상기 입력 데이터가 제1상태일 때 상기 풀업 트랜지스터로 입력되는 입력 데이터의 지연 시간을 가변하기 위한 제1지연 시간 가변수단; 및

상기 하강 천이 지연시간 제어신호에 응답하고 상기 입력 데이터가 제2상태일 때 상기 풀다운 트랜지스터로 입력되는 입력 데이터의 지연 시간을 가변하기 위한 제2지연 시간 가변수단을 구비하는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 제1지연 시간 가변수단은

상기 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하여 온되는 복수개의 제1스위칭 수단들; 및

상기 복수개의 제1스위칭 수단들과 내부 접지전압사이에 연결되고 상기 입력 데이터에 응답하여 상기 입력 데이터를 지연하기 위한 복수개의 제1캐패시터들을 구비하는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 복수개의 제1스위칭 수단들 각각은

제1NMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 복수개의 제1캐패시터들 각각은

PMOS캐패시터인 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 제2지연 시간 가변수단은

상기 입력 데이터를 제외한 나머지 복수개의 데이터 출력 드라이버들로 입력되는 입력 데이터에 응답하여 온되는 복수개의 제2스위칭 수단들; 및

상기 복수개의 제2스위칭 수단들과 내부 접지전압사이에 연결되고 상기 입력 데이터에 응답하여 상기 입력 데이터를 지연하기 위한 복수개의 제2캐패시터들을 구비하는 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 복수개의 제2스위칭 수단들 각각은

제2NMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 복수개의 제2캐패시터들 각각은

NMOS캐패시터인 것을 특징으로 하는 반도체 장치.
복수 비트의 입력 데이터중 제1상태에서 제2상태로 천이하는 데이터의 비트 수와 제2상태에서 제1상태로 천이하는 데이터의 비트 수를 비교하여 소정 비트의 상승 천이 지연시간 제어신호와 하강 천이 지연시간 제어신호를 발생하기 위한 제어신호 발생수단;

상기 소정 비트의 상승 천이 지연시간 제어신호와 하강 천이 지연시간 제어신호에 응답하여 복수 비트의 입력 데이터 각각에 대한 클럭신호의 지연 시간을 가변적으로 조절하기 위한 복수개의 클럭신호 발생수단들;

상기 복수개의 클럭신호 발생수단들 각각으로부터 출력되는 클럭신호에 응답하여 상기 복수 비트의 입력 데이터 각각을 전송하기 위한 복수개의 레지스터들; 및

상기 복수개의 레지스터들 각각으로부터 출력되는 신호에 응답하여 복수 비트의 출력 데이터를 발생하기 위한 복수개의 데이터 출력 드라이버들을 구비하는 것을 특징으로 하는 반도체 장치.
제16항에 있어서, 상기 복수개의 클럭신호 발생수단들 각각은

내부 전원전압과 데이터 출력단자사이에 연결되고 상기 제1상태의 입력 데이터에 응답하여 출력 데이터를 풀업하기 위한 풀업 트랜지스터;

상기 데이터 출력단자와 내부 접지전압사이에 연결되고 상기 제2상태의 입력 데이터에 응답하여 상기 출력 데이터를 풀다운하기 위한 풀다운 트랜지스터;

상기 상승 천이 지연시간 제어신호에 응답하고 상기 입력 데이터가 제1상태일 때 상기 풀업 트랜지스터로 입력되는 입력 데이터의 지연 시간을 가변하기 위한 제1지연 시간 가변수단; 및

상기 하강 천이 지연시간 제어신호에 응답하고 상기 입력 데이터가 제2상태일 때 상기 풀다운 트랜지스터로 입력되는 입력 데이터의 지연 시간을 가변하기 위한 제2지연 시간 가변수단을 구비하는 것을 특징으로 하는 반도체 장치.
외부 전원전압과 외부 접지전압사이에 연결되고 제1상태의 복수 비트의 입력 데이터에 응답하여 복수 비트의 출력 데이터를 풀업하고, 제2상태의 상기 복수 비트의 입력 데이터에 응답하여 상기 복수 비트의 출력 데이터를 풀다운하기 위한 복수개의 데이터 출력 드라이버들을 구비한 반도체 장치의 데이터 출력방법에 있어서,

상기 제1상태로 천이하는 복수 비트의 입력 데이터의 비트 수와 상기 제2상태로 천이하는 복수 비트의 입력 데이터의 비트 수를 비교하여 상기 복수 비트의 입력 데이터의 상승 천이 지연시간을 조절하기 위한 상승 천이 지연시간 제어신호와 하강 천이 지연시간을 조절하기 위한 하강 천이 지연시간 제어신호를 발생하는 단계;

상기 상승 천이 지연시간 제어신호 및 하강 천이 지연시간 제어신호에 각각 응답하여 상기 복수 비트의 입력 데이터의 상승 천이 및 하강 천이 지연시간을 조절하는 단계; 및

상기 복수 비트의 입력 데이터에 응답하여 상기 복수 비트의 출력 데이터를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력방법.
제18항에 있어서, 상기 상승 및 하강 천이 지연시간 제어신호 발생단계는

상기 복수 비트의 입력 데이터중 상기 제1상태에서 제2상태로 천이하는 데이터의 비트 수가 상기 제2상태에서 제1상태로 천이하는 데이터의 비트 수보다 많은 경우에 상기 상승 천이 지연시간 제어신호에 의한 상기 입력 데이터의 지연 시간이 상기 하강 천이 지연시간 제어신호에 의한 상기 입력 데이터의 지연 시간보다 작아지게 하기 위한 상기 상승 및 하강 천이 지연시간 제어신호를 발생하고,

상기 복수 비트의 입력 데이터중 상기 제1상태에서 제2상태로 천이하는 데이터의 비트 수가 상기 제2상태에서 제1상태로 천이하는 데이터의 비트 수보다 적은경우에 상기 상승 천이 지연시간 제어신호에 의한 상기 입력 데이터의 지연 시간이 상기 하강 천이 지연시간 제어신호에 의한 상기 입력 데이터의 지연 시간보다 커지게 하기 위한 상기 상승 및 하강 천이 지연시간 제어신호를 발생하는 것을 특징으로 하는 반도체 장치의 데이터 출력방법.