KR100468733B1 - 스큐드 버스 구동 방법 및 회로 - Google Patents

스큐드 버스 구동 방법 및 회로 Download PDF

Info

Publication number
KR100468733B1
KR100468733B1 KR10-2002-0032012A KR20020032012A KR100468733B1 KR 100468733 B1 KR100468733 B1 KR 100468733B1 KR 20020032012 A KR20020032012 A KR 20020032012A KR 100468733 B1 KR100468733 B1 KR 100468733B1
Authority
KR
South Korea
Prior art keywords
buses
data
bus
logic
driving
Prior art date
Application number
KR10-2002-0032012A
Other languages
English (en)
Other versions
KR20030094739A (ko
Inventor
이회진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0032012A priority Critical patent/KR100468733B1/ko
Priority to US10/353,595 priority patent/US6873178B2/en
Publication of KR20030094739A publication Critical patent/KR20030094739A/ko
Application granted granted Critical
Publication of KR100468733B1 publication Critical patent/KR100468733B1/ko

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00346Modifications for eliminating interference or parasitic voltages or currents
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus

Abstract

버스의 폭이 커지더라도 버스들 간의 간격을 최소화하면서 혼선과 같은 간섭현상을 줄일 수 있는 버스 구동방법 및 버스 구동회로가 개시된다. 상기 버스 구동방법 및 구동회로에서는 복수개의 버스들중 일부가 먼저 구동되고 나머지 버스들은 시간차를 두고 소정의 지연시간 후에 또는 천이경사(Transition slope)를 낮추어 구동되는 것을 특징으로 한다. 이에 따라 버스들 간의 커플링 영향이 감소된다. 따라서 상기 버스 구동방법 및 버스 구동회로를 채용하는 반도체 집적회로에서는 버스들간의 간격이 더 줄어들 수 있으며 결국 반도체 집적회로의 칩 면적이 감소될 수 있다.

Description

스큐드 버스 구동 방법 및 회로{Skewed bus driving method and circuit}
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로 내에서 다수개의 버스들을 구동하는 방법 및 회로에 관한 것이다.
근래에 시스템 성능을 향상시키기 위하여 데이터 통신(Data communication)을 위한 대역폭(Bandwidth)이 계속 증가되고 있다. 즉 어드레스 버스의 폭 및 데이터 버스의 폭이 128비트 이상으로 증가되고 있다. 이와 같이 어드레스 버스의 폭 및 데이터 버스의 폭이 커지면서 인접한 버스들 간에 혼선(Crosstalk)과 같은 간섭현상이 심해지고 있다.
반도체 집적회로 내에서 버스들은 최하위 비트(LSB)부터 최상위 비트(MSB)까지 순서대로 배치되며 버스들 간의 간격은 혼선(Crosstalk)과 같은 간섭현상을 방지할 수 있을 정도로 설정된다. 그런데 버스의 폭이 커질수록 간섭현상이 증가되므로 이를 방지하기 위해서는 버스들 간의 간격이 더 증가되어야 하며 결국 반도체 집적회로의 칩 면적이 증가된다. 따라서 버스의 폭이 커지더라도 버스들 간의 간격을 최소화하면서 혼선과 같은 간섭현상을 줄일 수 있는 버스 구동방법 및 버스 구동회로가 요구된다.
도 1은 종래기술에 따른 버스 구동방법을 나타내는 타이밍도이고 도 2는 종래기술에 따른 버스 구동회로를 나타내는 회로도이다. 여기에서는 설명의 편의를 위하여 8비트의 데이터 버스를 구동하는 경우가 도시되었다.
도 1 및 도 2를 참조하면, 종래기술에서는 드라이버들(21-23)이 인에이블 신호(EN)의 활성화에 응답하여 데이터(D0-D7)을 수신하여 동시에 데이터 버스들(DATA[7:0])을 구동한다. 이때 만약 반도체 집적회로 칩 내에서 데이터 버스들(DATA[7:0]) 간의 간격이 좁고 DATA[7:0]이 (01000101)이라면, 빅팀(Victim) DATA6은 어그래서들(Aggressors) DATA7 및 DATA5에 의해 -4C 만큼의 커플링(Coupling) 영향, 즉 간섭을 받게 되어 DATA6의 논리"1" 값이 Voh(출력 고전압) 이하로 떨어질 수 있다. 또한 빅팀 DATA1은 어그래서들 DATA2 및 DATA0에 의해 +4C 만큼의 커플링 영향을 받게 되어 DATA1의 논리"0" 값이 Vol(출력 저전압) 이상으로 올라갈 수 있다. 이러한 경우에는 반도체 집적회로의 동작속도가 느려지거나 오동작이 유발될 수 있다.
여기에서 커플링은 DATA[i]의 천이(Transition)가 DATA[i+1]에 영향을 주는 것을 의미하며 영향을 가한 DATA[i]를 어그래서(Aggressor)라 하고 영향을 받는 DATA[i+1]를 빅팀(Victim)이라 한다. 또한 어그래서와 빅팀 간의 커패시턴스를 커플링 커패시턴스(C)라 한다.
이상에서와 같이 종래기술에 따른 버스 구동방법 및 버스 구동회로에서는 버스들이 동시에 구동되므로 버스의 폭이 커질 경우 버스들 간에 간섭현상이 발생될 수 있으며 이로 인하여 반도체 집적회로의 동작속도가 느려지거나 오동작이 유발될 수 있는 단점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 버스의 폭이 커지더라도 버스들 간의 간격을 최소화하면서 혼선과 같은 간섭현상을 줄일 수 있는 버스 구동방법을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 버스의 폭이 커지더라도 버스들간의 간격을 최소화하면서 혼선과 같은 간섭현상을 줄일 수 있는 버스 구동회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래기술에 따른 버스 구동방법을 나타내는 타이밍도이다.
도 2는 종래기술에 따른 버스 구동회로를 나타내는 회로도이다.
도 3은 본 발명의 제1실시예에 따른 버스 구동방법을 나타내는 타이밍도이다.
도 4는 본 발명의 제1실시예에 따른 버스 구동회로를 나타내는 회로도이다.
도 5는 본 발명의 제2실시예에 따른 버스 구동방법을 나타내는 타이밍도이다.
도 6은 본 발명의 제2실시예에 따른 버스 구동회로를 나타내는 회로도이다.
도 7은 본 발명의 제3실시예에 따른 버스 구동방법을 나타내는 타이밍도이다.
도 8은 본 발명의 제3실시예에 따른 버스 구동회로를 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 버스 구동방법은, 제1논리값이 실릴 버스들을 먼저 구동하는 단계, 및 제2논리값이 실릴 버스들을 소정의 지연시간 후에 또는 천이경사(Transition slope)를 낮추어 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 버스 구동방법은, 짝수번째 버스들을 먼저 구동하는 단계, 및 홀수번째 버스들을 소정의 지연시간 후에 또는 천이경사(Transition slope)를 낮추어 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 버스 구동방법은, 홀수번째 버스들을 먼저 구동하는 단계, 및 소정의 시간 후에 또는 천이경사(Transition slope)를 낮추어 짝수번째 버스들을 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 버스 구동방법은, 서로 순차적으로 이웃하는 세 개의 버스들에 실리는 데이터가 [0,1.0] 인지 아닌지를 판정하는 단계, 상기 데이터가 [0,1.0]이 아닐 때에는 상기 세 개의 버스들을 지연없이 동시에 구동하는 단계, 및 상기 데이터가 [0,1.0]일 때에는 상기 세 개의 버스들중 최하위 비트용 버스를 제외한 두 개의 버스들을 지연없이 먼저 구동하고 소정의 지연시간 후에 또는 천이경사(Transition slope)를 낮추어 상기 최하위 비트용 버스를 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 버스 구동회로는, 각각의 버스에 실릴 데이터에 응답하여 인에이블 신호를 그대로 출력하거나 소정의 시간만큼 지연시켜 출력하는 복수개의 제어회로들, 및 상기 제어회로들로부터 출력되는 각각의 신호에 응답하여 각각의 버스를 구동하는 복수개의 드라이버들을 구비하는 것을 특징으로 한다.
상기 제어회로들 각각은, 상기 인에이블 신호를 상기 소정의 시간만큼 지연시키는 지연기, 및 상기 각각의 버스에 실릴 데이터가 제1논리값일 때는 상기 인에이블 신호를 선택하여 출력하고 상기 각각의 버스에 실릴 데이터가 제2논리값일 때는 상기 지연기의 출력신호를 선택하여 출력하는 선택기를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 버스 구동회로는, 인에이블 신호를 소정의 시간만큼 지연시키는 지연기, 상기 인에이블 신호에 응답하여 짝수번째 버스들을 먼저 구동하는 드라이버들, 및 상기 지연기를 통해 상기 소정의 시간만큼 지연된 인에이블 신호에 응답하여 홀수번째 버스들을 구동하는 드라이버들을 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 버스 구동회로는, 서로 순차적으로 이웃하는 세 개의 버스들에 실리는 데이터가 [0,1.0]이 아닐 때에는 인에이블 신호를 그대로 출력하고 상기 데이터가 [0,1.0]일 때에는 상기 인에이블 신호를 소정의 시간만큼 지연시켜 출력하는 복수개의 제어회로들, 및 상기 제어회로들로부터 출력되는 각각의 신호에 응답하여 각각의 버스를 구동하는 복수개의 드라이버들을 구비하는 것을 특징으로 한다.
상기 제어회로들 각각은, 상기 데이터가 [0,1.0]이 아닐 때에는 제어신호를 비활성화시키고 상기 데이터가 [0,1.0]일 때에는 상기 제어신호를 활성화시키는 논리회로, 상기 인에이블 신호를 상기 소정의 시간만큼 지연시키는 지연기, 및 상기 제어신호가 비활성화될 때는 상기 인에이블 신호를 선택하여 출력하고 상기 제어신호가 활성화될 때는 상기 지연기의 출력신호를 선택하여 출력하는 선택기를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1실시예에 따른 버스 구동방법을 나타내는 타이밍도이고 도 4는 본 발명의 제1실시예에 따른 버스 구동회로를 나타내는 회로도이다. 여기에서는 설명의 편의를 위하여 8비트의 데이터 버스를 구동하는 경우가 도시되었다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 버스 구동방법에서는 제1논리값, 예컨대 논리"0"이 실릴 데이터 버스들이 먼저 구동되고 제2논리값, 예컨대 논리"1"이 실릴 데이터 버스들은 시간차를 두고 소정의 지연시간(TD) 후에 구동되거나 또는 천이경사(Transition slope)를 낮추어(점선 부분) 구동된다.
예컨대 데이터 버스들(DATA[7:0])에 실릴 데이터가 (01000101)이라면, 논리"0"이 실릴 데이터 버스들(DATA[7,5,4,3,1])이 먼저 구동되고 논리"1"이 실릴 데이터 버스들(DATA[6,2,0])은 시간차를 두고 소정의 지연시간(TD) 후에 구동되거나 천이경사(Transition slope)를 낮추어 구동된다. 이러한 경우에는 빅팀 DATA6이 어그래서가 되어 빅팀 DATA7 및 DATA5의 천이들과 겹치지 않고 또한 빅팀 DATA1은 어그레서들 DATA2 및 DATA0의 천이들과 겹치지 않는다. 따라서 커플링 영향이 감소된다.
이때 어그래서 DATA6이 빅팀 DATA7 및 DATA5에 미치는 커플링 영향은 각각 +C이고 어그레서들 DATA2 및 DATA0이 빅팀 DATA1에 미치는 커플링 영향은 +2C이다. C는 어그래서와 빅팀 간의 커플링 커패시턴스이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 버스 구동회로는 제어회로들(44,45,46) 및 드라이버들(41,42,43)을 구비한다. 제어회로들(44,45,46) 각각은 각각의 데이터 버스(DATA[7:0])에 실릴 데이터(D[7:0]) 값에 응답하여 인에이블 신호(EN)를 그대로 출력하거나 소정의 시간(TD)만큼 지연시켜 출력한다. 드라이버들(41,42,43) 각각은 제어회로들(44,45,46)로부터 출력되는 각각의 신호에 응답하여 각각의 데이터 버스(DATA[7:0])를 구동한다.
제어회로들(44,45,46) 각각은 지연기(442) 및 선택기(441)를 포함하여 구성된다. 지연기(442)는 인에이블 신호(EN)를 소정의 시간(TD)만큼 지연시킨다. 선택기(441)는 멀티플렉서로 구성되고 각각의 데이터버스에 실릴 데이터가 제1논리값,예컨대 논리"0"일 때는 인에이블 신호(EN)를 선택하여 출력하고 각각의 데이터 버스에 실릴 데이터가 제2논리값, 예컨대 논리"1"일 때는 지연기(442)의 출력신호를 선택하여 출력한다. 이에 따라 드라이버들(41-43)중 논리"0"를 수신하는 드라이버들이 먼저 인에이블되고 논리"1"을 수신하는 드라이버들은 소정의 시간(TD) 후에 인에이블된다. 따라서 논리"0"이 실릴 데이터 버스들이 먼저 구동되고 논리"1"이 실릴 데이터 버스들은 소정의 지연시간(TD) 후에 구동된다.
도 5는 본 발명의 제2실시예에 따른 버스 구동방법을 나타내는 타이밍도이고 도 6은 본 발명의 제2실시예에 따른 버스 구동회로를 나타내는 회로도이다. 여기에서는 설명의 편의를 위하여 8비트의 데이터 버스를 구동하는 경우가 도시되었다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 버스 구동방법에서는 데이터 버스들(DATA[7:0])에 실릴 데이터에 무관하게 짝수번째 데이터 버스들(DATA[6,4,2,0])이 먼저 구동되고 홀수번째 데이터 버스들(DATA[7,5,3,1])은 시간차를 두고 소정의 지연시간(TD) 후에 구동되거나 또는 천이경사(Transition slope)를 낮추어(점선 부분) 구동된다.
이러한 경우에는 제1실시예에 비하여 커플링 영향이 커지기는 하나 데이터 버스들이 동시에 구동되는 종래기술에 비해서는 커플링 영향이 절반으로 감소된다.
도 6을 참조하면, 본 발명의 제2실시예에 따른 버스 구동회로는, 인에이블 신호(EN)를 소정의 시간(TD)만큼 지연시키는 지연기들(65,66), 인에이블 신호(EN)에 응답하여 짝수번째 데이터 버스들(DATA[6,4,2,0])을 먼저 구동하는 드라이버들(62,64), 및 지연기들(65,66)을 통해 소정의 시간(TD)만큼 지연된 인에이블 신호에 응답하여 홀수번째 데이터 버스들(DATA[7,5,3,1])을 구동하는 드라이버들(61,63)을 구비한다.
따라서 드라이버들(62,64)이 먼저 인에이블되고 드라이버들(61,63)은 소정의 시간(TD) 후에 인에이블되므로 짝수번째 데이터 버스들(DATA[6,4,2,0])이 먼저 구동되고 홀수번째 데이터 버스들(DATA[7,5,3,1])은 소정의 지연시간(TD) 후에 구동된다.
상술한 제2실시예에서는 짝수번째 데이터 버스들(DATA[6,4,2,0])이 먼저 구동되고 홀수번째 데이터 버스들(DATA[7,5,3,1])이 나중에 구동되는 경우가 설명되었으나, 짝수번째 데이터 버스들(DATA[6,4,2,0])이 나중에 구동되고 홀수번째 데이터 버스들(DATA[7,5,3,1])이 먼저 구동되도록 구성될 수도 있으며 이러한 경우도 동일한 효과를 갖는다.
도 7은 본 발명의 제3실시예에 따른 버스 구동방법을 나타내는 타이밍도이고 도 8은 본 발명의 제3실시예에 따른 버스 구동회로를 나타내는 회로도이다. 여기에서는 설명의 편의를 위하여 8비트의 데이터 버스를 구동하는 경우가 도시되었다.
도 7을 참조하면, 본 발명의 제3실시예에 따른 버스 구동방법에서는 서로 순차적으로 이웃하는 세 개의 데이터 버스들에 실리는 데이터가 [0,1.0] 인지 아닌지를 판정하여 그 데이터가 [0,1.0]이 아닐 때에는 상기 세 개의 버스들을 지연없이 동시에 구동한다. 상기 데이터가 [0,1.0]일 때에는 상기 세 개의 버스들중 최하위 비트용 데이터 버스를 제외한 두 개의 데이터 버스들을 지연없이 먼저 구동하고 소정의 지연시간(TD) 후에 또는 천이경사(Transition slope)를 낮추어(점선 부분) 상기 최하위 비트용 데이터 버스를 구동한다.
예컨대 데이터 버스들(DATA[7:0])에 실릴 데이터가 (01000101)일 경우에는 이웃하는 세 개의 데이터 버스들(DATA[7,6,5])과 이웃하는 세 개의 데이터 버스들(DATA[3,2,1])에 실리는 데이터가 [0,1.0]이다. 따라서 데이터 버스들(DATA[7,6,4,3,2,0])이 먼저 구동되고 데이터 버스들(DATA[5,1])은 시간차를 두고 소정의 지연시간(TD) 후에 구동되거나 또는 천이경사(Transition slope)를 낮추어 구동된다. 이러한 경우에는 빅팀 DATA5가 어그래서 DATA6의 천이와 겹치지 않고 또한 빅팀 DATA1은 어그레서 DATA2의 천이와 겹치지 않는다. 따라서 커플링 영향이 감소된다.
도 8을 참조하면, 본 발명의 제3실시예에 따른 버스 구동회로는 복수개의 드라이버들(81-85) 및 복수개의 제어회로들(86-88)을 구비한다.
제어회로들(86-88) 각각은 서로 순차적으로 이웃하는 세 개의 데이터 버스들에 실리는 데이터가 [0,1.0] 인지 아닌지를 판정하여 [0,1.0]이 아닐 때에는 인에이블 신호(EN)를 그대로 출력하고 데이터가 [0,1.0]일 때에는 인에이블 신호(EN)를 소정의 시간(TD)만큼 지연시켜 출력한다.
상세하게는 제어회로들(86-88) 각각은 논리회로(861), 지연기(862), 및 선택기(863)를 포함하여 구성된다. 논리회로(861)는 서로 순차적으로 이웃하는 세 개의 데이터 버스들에 실리는 데이터, 예컨대 데이터([D7,D6,D5])가 [0,1.0]이 아닐 때에는 제어신호(CT)를 논리"0"로 비활성화시키고 데이터([D7,D6,D5])가 [0,1.0]일 때에는 제어신호(CT)를 논리"1"으로 활성화시킨다. 지연기(862)는 인에이블신호(EN)를 소정의 시간(TD)만큼 지연시킨다. 선택기(863)는 멀티플렉서로 구성되고 제어신호(CT)가 비활성화될 때는 인에이블 신호(EN)를 선택하여 출력하고 제어신호(CT)가 활성화될 때는 지연기(862)의 출력신호를 선택하여 출력한다.
상위 두 개의 드라이버들(81,82)은 인에이블 신호(EN)에 응답하여 대응되는 데이터(D7,D6)를 수신하여 대응되는 데이터 버스들(DATA7,DATA6)을 구동한다. 드라이버들(83,84,85)은 제어회로들(86-88)의 출력신호들에 응답하여 대응되는 데이터(D5-D0)를 수신하여 대응되는 데이터 버스들(DATA5-DATA0)을 구동한다.
예컨대 데이터([D7,D6,D5])가 [0,1.0]이 아닐 때에는 제어신호(CT)가 논리"0"로 비활성화되고 선택기(863)는 인에이블 신호(EN)를 선택하여 출력하며 따라서 드라이버(83)는 인에이블 신호(EN)에 응답하여 데이터 버스(DATA5)를 구동한다. 데이터([D7,D6,D5])가 [0,1.0]일 때에는 제어신호(CT)가 논리"1"로 활성화되고 선택기(863)는 지연기(862)의 출력신호를 선택하여 출력하며 따라서 드라이버(83)는 지연기(862)의 출력신호, 즉 소정의 시간(TD)만큼 지연된 인에이블 신호에 응답하여 데이터 버스(DATA5)를 구동한다.
상기 실시예들에서는 데이터 버스를 구동하는 경우가 설명되었으나 본 발명에 따른 버스 구동방법 및 구동회로는 어드레스 버스에도 적용될 수 있음은 자명하다.
도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 버스 구동방법 및 버스 구동회로는 버스들 간의 커플링 영향과 같은 간섭현상을 감소시킨다. 따라서 본 발명에 따른 버스 구동회로를 채용하는 반도체 집적회로에서는 버스들간의 간격이 더 줄어들 수 있으며 결국 반도체 집적회로의 칩 면적이 감소될 수 있다.

Claims (27)

  1. 복수개의 버스들을 구동하는 방법에 있어서,
    제1논리값이 실릴 버스들을 먼저 구동하는 단계; 및
    제2논리값이 실릴 버스들을 소정의 지연시간 후에 또는 천이경사(Transition slope)를 낮추어 구동하는 단계를 구비하는 것을 특징으로 하는 버스 구동 방법.
  2. 제1항에 있어서, 상기 버스들은 데이터 버스들인 것을 특징으로 하는 버스 구동 방법.
  3. 제1항에 있어서, 상기 버스들은 어드레스 버스들인 것을 특징으로 하는 버스 구동 방법.
  4. 제1항에 있어서, 상기 제1논리값은 논리"로우"이고 상기 제2논리값은 논리"하이"인 것을 특징으로 하는 버스 구동 방법.
  5. 제1항에 있어서, 상기 제1논리값은 논리"하이"이고 상기 제2논리값은 논리"로우"인 것을 특징으로 하는 버스 구동 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 복수개의 버스들을 구동하는 방법에 있어서,
    서로 순차적으로 이웃하는 세 개의 버스들에 실리는 데이터가 [0,1.0] 인지 아닌지를 판정하는 단계;
    상기 데이터가 [0,1.0]이 아닐 때에는 상기 세 개의 버스들을 지연없이 동시에 구동하는 단계; 및
    상기 데이터가 [0,1.0]일 때에는 상기 세 개의 버스들중 최하위 비트용 버스를 제외한 두 개의 버스들을 지연없이 먼저 구동하고 소정의 지연시간 후에 또는 천이경사(Transition slope)를 낮추어 상기 최하위 비트용 버스를 구동하는 단계를 구비하는 것을 특징으로 하는 버스 구동 방법.
  13. 제12항에 있어서, 상기 버스들은 데이터 버스들인 것을 특징으로 하는 버스구동 방법.
  14. 제12항에 있어서, 상기 버스들은 어드레스 버스들인 것을 특징으로 하는 버스 구동 방법.
  15. 복수개의 버스들을 구동하는 회로에 있어서,
    각각의 버스에 실릴 데이터에 응답하여 인에이블 신호를 그대로 출력하거나 소정의 시간만큼 지연시켜 출력하는 복수개의 제어회로들; 및
    상기 제어회로들로부터 출력되는 각각의 신호에 응답하여 각각의 버스를 구동하는 복수개의 드라이버들을 구비하는 것을 특징으로 하는 버스 구동회로.
  16. 제15항에 있어서, 상기 제어회로들 각각은,
    상기 인에이블 신호를 상기 소정의 시간만큼 지연시키는 지연기; 및
    상기 각각의 버스에 실릴 데이터가 제1논리값일 때는 상기 인에이블 신호를 선택하여 출력하고 상기 각각의 버스에 실릴 데이터가 제2논리값일 때는 상기 지연기의 출력신호를 선택하여 출력하는 선택기를 구비하는 것을 특징으로 하는 버스 구동회로.
  17. 제15항에 있어서, 상기 버스들은 데이터 버스들인 것을 특징으로 하는 버스 구동 회로.
  18. 제15항에 있어서, 상기 버스들은 어드레스 버스들인 것을 특징으로 하는 버스 구동 회로.
  19. 제16항에 있어서, 상기 제1논리값은 논리"로우"이고 상기 제2논리값은 논리"하이"인 것을 특징으로 하는 버스 구동 회로.
  20. 제16항에 있어서, 상기 제1논리값은 논리"하이"이고 상기 제2논리값은 논리"로우"인 것을 특징으로 하는 버스 구동 회로.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 복수개의 버스들을 구동하는 회로에 있어서,
    서로 순차적으로 이웃하는 세 개의 버스들에 실리는 데이터가 [0,1.0]이 아닐 때에는 인에이블 신호를 그대로 출력하고 상기 데이터가 [0,1.0]일 때에는 상기 인에이블 신호를 소정의 시간만큼 지연시켜 출력하는 복수개의 제어회로들; 및
    상기 제어회로들로부터 출력되는 각각의 신호에 응답하여 각각의 버스를 구동하는 복수개의 드라이버들을 구비하는 것을 특징으로 하는 버스 구동회로.
  25. 제24항에 있어서, 상기 제어회로들 각각은,
    상기 데이터가 [0,1.0]이 아닐 때에는 제어신호를 비활성화시키고 상기 데이터가 [0,1.0]일 때에는 상기 제어신호를 활성화시키는 논리회로;
    상기 인에이블 신호를 상기 소정의 시간만큼 지연시키는 지연기; 및
    상기 제어신호가 비활성화될 때는 상기 인에이블 신호를 선택하여 출력하고 상기 제어신호가 활성화될 때는 상기 지연기의 출력신호를 선택하여 출력하는 선택기를 구비하는 것을 특징으로 하는 버스 구동회로.
  26. 제24항에 있어서, 상기 버스들은 데이터 버스들인 것을 특징으로 하는 버스구동 회로.
  27. 제24항에 있어서, 상기 버스들은 어드레스 버스들인 것을 특징으로 하는 버스 구동 회로.
KR10-2002-0032012A 2002-06-07 2002-06-07 스큐드 버스 구동 방법 및 회로 KR100468733B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0032012A KR100468733B1 (ko) 2002-06-07 2002-06-07 스큐드 버스 구동 방법 및 회로
US10/353,595 US6873178B2 (en) 2002-06-07 2003-01-29 Skewed bus driving method and circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0032012A KR100468733B1 (ko) 2002-06-07 2002-06-07 스큐드 버스 구동 방법 및 회로

Publications (2)

Publication Number Publication Date
KR20030094739A KR20030094739A (ko) 2003-12-18
KR100468733B1 true KR100468733B1 (ko) 2005-01-29

Family

ID=29707742

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0032012A KR100468733B1 (ko) 2002-06-07 2002-06-07 스큐드 버스 구동 방법 및 회로

Country Status (2)

Country Link
US (1) US6873178B2 (ko)
KR (1) KR100468733B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070063792A1 (en) * 2002-05-30 2007-03-22 Clark Clifford E Circuit interconnection which reduces cross talk, simultaneous switching noise, required decoupling capacitance and method therefor
US7720107B2 (en) * 2003-06-16 2010-05-18 Cisco Technology, Inc. Aligning data in a wide, high-speed, source synchronous parallel link
US7456655B1 (en) 2005-05-16 2008-11-25 Marvell Israel (Misl) Ltd. System and process for overcoming wire-bond originated cross-talk
CN103154718B (zh) 2010-06-30 2015-09-23 生命科技公司 感测离子的电荷堆积电路和方法
US20130076424A1 (en) 2011-09-23 2013-03-28 Qualcomm Incorporated System and method for reducing cross coupling effects
US8786331B2 (en) * 2012-05-29 2014-07-22 Life Technologies Corporation System for reducing noise in a chemical sensor array
US9177623B2 (en) * 2013-03-15 2015-11-03 Qualcomm Incorporated Memory interface offset signaling
US10458942B2 (en) 2013-06-10 2019-10-29 Life Technologies Corporation Chemical sensor array having multiple sensors per well
US10077472B2 (en) 2014-12-18 2018-09-18 Life Technologies Corporation High data rate integrated circuit with power management

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01103136A (ja) * 1987-10-14 1989-04-20 Daikin Ind Ltd 圧縮機用モータ
JPH05274258A (ja) * 1992-03-26 1993-10-22 Hitachi Ltd データ処理装置間の信号伝達方法
JPH0745087A (ja) * 1993-07-26 1995-02-14 Hitachi Ltd 半導体記憶装置
JP2001282715A (ja) * 2000-03-31 2001-10-12 Brother Ind Ltd データ転送装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100383262B1 (ko) * 2001-03-19 2003-05-09 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 출력방법
US6703868B2 (en) * 2001-12-20 2004-03-09 Hyperchip Inc. Methods, apparatus, and systems for reducing interference on nearby conductors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01103136A (ja) * 1987-10-14 1989-04-20 Daikin Ind Ltd 圧縮機用モータ
JPH05274258A (ja) * 1992-03-26 1993-10-22 Hitachi Ltd データ処理装置間の信号伝達方法
JPH0745087A (ja) * 1993-07-26 1995-02-14 Hitachi Ltd 半導体記憶装置
JP2001282715A (ja) * 2000-03-31 2001-10-12 Brother Ind Ltd データ転送装置

Also Published As

Publication number Publication date
KR20030094739A (ko) 2003-12-18
US6873178B2 (en) 2005-03-29
US20030227296A1 (en) 2003-12-11

Similar Documents

Publication Publication Date Title
US8446988B2 (en) System and method for selectively performing single-ended and differential signaling
US7249290B2 (en) Deskew circuit and disk array control device using the deskew circuit, and deskew method
US7017068B2 (en) Adaptive clock skew in a variably loaded memory bus
KR100468733B1 (ko) 스큐드 버스 구동 방법 및 회로
US4724340A (en) Output circuit in which induced switching noise is reduced by presetting pairs of output lines to opposite logic states
US6518792B2 (en) Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling
US5977809A (en) Programmable non-overlap clock generator
US6657460B2 (en) Spatially filtered data bus drivers and receivers and method of operating same
JP2005353168A (ja) メモリインターフェース回路及びメモリインターフェース方法
KR100640593B1 (ko) 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버회로
US6590421B2 (en) Semiconductor device and method of outputting data therein
US8018445B2 (en) Serial data input system
US7183831B2 (en) Clock switching circuit
JP2725601B2 (ja) 入出力バッファ
US6195759B1 (en) Method and apparatus for operating a synchronous strobe bus
US6803783B2 (en) Time borrowing using dynamic clock shift for bus speed performance
JP3590361B2 (ja) 集積回路装置
US20040257132A1 (en) Circuit and method for generating internal clock signal
US7054220B2 (en) Memory device having repeaters
US5856746A (en) Logic speed-up by selecting true/false combinations with the slowest logic signal
US6292013B1 (en) Column redundancy scheme for bus-matching fifos
JP3178127B2 (ja) 自動レイアウト手法による半導体集積回路のブロック配置方法
KR100510478B1 (ko) 지연 검출 회로를 구비한 입력회로 및 이를 이용한 데이터 입력
US20030128046A1 (en) Method and apparatus for ensuring signal integrity in a latch array
JPH10111743A (ja) 集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee