JP2005353168A - メモリインターフェース回路及びメモリインターフェース方法 - Google Patents

メモリインターフェース回路及びメモリインターフェース方法 Download PDF

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Abstract

【課題】 同一のＬＳＩを用いて、タイプの異なるデータストローブ信号を使用するメモリデバイスを制御することができるメモリインターフェース回路を提供する。
【解決手段】 データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース回路において、データに対するデータストローブ信号の本数を指定するＤＱＳ＿ＳＥＬ信号により、データ入力時に入力するデータストローブ信号を選択するセレクタ群６０４と、このセレクタ群６０４によって選択されたデータストローブ信号をクロックとしてデータの取り込み処理を行うフリップフロップ回路群５０４とを備える。また、ＤＱＳ＿ＳＥＬ信号により、データ出力時に出力するデータストローブ信号を選択すると共に、選択されないデータストローブ信号の出力をハイインピーダンス状態に制御するゲート回路部５０を有する。
【選択図】 図１

Description

本発明は、データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース回路及びメモリインターフェース方法に関する。
近年、高バンド幅を実現するメモリデバイスにおいて、メモリに対するクロックとは別にデータに対してデータストローブ信号を定義し、データの入出力はデータストローブ信号により行われるＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）といったメモリデバイスが使用されている（例えば特許文献１を参照）。
このようなＤＤＲ−ＳＤＲＡＭ等のメモリデバイスを制御するコントローラとメモリデバイスとの間では、次のようなデータ入出力動作が行われている。すなわち、コントローラからメモリデバイスへのデータ出力時には、コントローラ側において出力データに対して位相を遅らせたデータストローブ信号を遅延回路等で生成し、メモリデバイス側は、このデータストローブ信号の立ち上がりエッジ及び立ち下がりエッジでデータの取り込みを行う。一方、コントローラへのデータ入力時においては、メモリデバイス側はデータと共にデータストローブ信号を出力し、コントローラ側は該データストローブ信号を遅延回路等により位相を遅延させて新たなデータストローブ信号を生成し、その立ち上がりエッジ及び立ち下がりエッジによってデータを取り込む。さらに、対応するデータごとのデータストローブ信号を定義することで、データとデータストローブ信号の相対的な関連によりデータの入出力を行うことが可能となっている。
しかしながら、メモリデバイスのターゲットとする用途により、データに対するデータストローブ信号の本数が異なる場合がある。一般に、コンピュータ等の、メモリ容量を多く必要とする製品群においては、メモリスロットに接続して使用するＤＤＲ−ＳＤＲＡＭの場合は、データ８ビットに対して１本のデータストローブ信号により制御を行うことが多い。これに対して、グラフィック用途等でボード上に直に搭載される小メモリ容量のメモリデバイスの場合は、データ３２ビットに対して１本のデータストローブ信号により制御が行われるメモリデバイスもある。
さらに、メモリスロットに接続して使用するＤＤＲ−ＳＤＲＡＭは、複数のデバイスを使用してメモリデータバス幅を確保するのに対して、グラフィック用途で使用されるＤＤＲ−ＳＤＲＡＭは、デバイス自体のメモリデータバス幅が広く、少ないデバイス数でメモリデータバス幅を実現する。
ＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）等に使用されるＤＤＲ−ＳＤＲＡＭのデバイスのデータバス幅は８ビットあるいは１６ビットであり、例えば図６に示すシステムのように、そのデバイスを８個（あるいは４個）使用することで、ＬＳＩ１００とメモリデバイス１０１〜１０８とを接続する６４ビットのデータバス幅を実現する。これに対して、グラフィック用途で使用されるＤＤＲ−ＳＤＲＡＭのデバイスのデータバス幅は３２ビットであり、図７のシステムに示すように２つのデバイスを使用することで、ＬＳＩ２００とメモリデバイス２０１，２０２とを接続する６４ビットのデータバス幅を実現している。
メモリ容量を多く必要とする製品群では、メモリスロットに接続するＤＩＭＭなどを用いて小さなデータバス幅のデバイスを複数使用することでデータバス幅を実現し、大容量のメモリシステムを可能にしている。一方、メモリ容量を多く必要としない製品群では、メモリデバイスのコストやボード面積自体を小さくすることが製品としてコスト面で有利であるため、より少ないメモリデバイス数でメモリデータバス幅を実現することが必要である。
一般に、用途によりメモリデバイスの使用形態が確定している場合は、そのメモリデバイスの使用形態に対応したメモリ制御回路によりメモリアクセスを行うことができる。したがって、メモリ容量を多く必要とするシステムにおいてはＤＩＭＭ等に使用されるタイプのメモリデバイスに対する制御が必要であり、メモリ容量を多く必要としないシステムにおいてはグラフィック用途のメモリデバイスに対する制御が必要となり、それぞれにおいてデータとデータストローブ信号の本数並びに対応が異なっている。
ＤＩＭＭ等に使用されるＤＤＲ−ＳＤＲＡＭのメモリデバイスを制御する場合には、６４ビットに対して８本のデータストローブ信号を必要とし、また、グラフィック用途をターゲットとしたＤＤＲ−ＳＤＲＡＭのメモリデバイスを制御する場合は、６４ビットに対して２本のデータストローブ信号を必要とする。
特開２００３−１５９５３号公報
このようにＤＩＭＭ等に使用されるＤＤＲ−ＳＤＲＡＭのメモリデバイスを制御する場合と、グラフィック用途に使用されるＤＤＲ−ＳＤＲＡＭのメモリデバイスを制御する場合とでは、データとデータストローブ信号の本数が異なるため、同一のインターフェース機構を使用することは困難であった。
例えば、６４ビットのデータに対して８本のデータストローブ信号をＬＳＩのインターフェースとして用意した場合において、グラフィック用途にＤＤＲ−ＳＤＲＡＭのメモリデバイスを使用するとき、２本のデータストローブ信号を８本で結合する構成をボード上で実現する必要がある。
すなわち、図８に示すように、ＬＳＩ３００とグラフィック用のＤＤＲ−ＳＤＲＡＭデバイス３０１，３０２との接続構成において、ボード上で、ＤＤＲ−ＳＤＲＡＭデバイス３０１の端子ＤＱＳとＬＳＩ３００の端子ＤＱＳ０，ＤＱＳ１，ＤＱＳ２，ＤＱＳ３とを共通接続すると共に、ＤＤＲ−ＳＤＲＡＭデバイス３０２の端子ＤＱＳとＬＳＩ３００の端子ＤＱＳ４，ＤＱＳ５，ＤＱＳ６，ＤＱＳ７とを共通接続することにより、２本のデータストローブ信号を８本で結合する構成がボード上で実現されている。
この図８の構成の場合、ＬＳＩ３００側からＤＤＲ−ＳＤＲＡＭデバイス３０１，３０２側への出力時は、ＤＤＲ−ＳＤＲＡＭデバイス３０１，３０２側のデータストローブ信号用入力端子はハイインピーダンス状態であるが、ＬＳＩ３００側からの出力はそれぞれ４本が衝突する。４本の出力に関して論理的に駆動するタイミングを同一にしたとしても、ＬＳＩ３００内部の遅延やボード上の遅延等を考慮した場合に、あるデータストローブ信号が“Ｈｉｇｈ”レベルの状態のときに、あるデータストローブ信号が“Ｌｏｗ”レベルの状態となるため、極性の異なる信号が衝突し耐久性等の問題を引き起こしてしまう。
また、ＤＤＲ−ＳＤＲＡＭデバイス３０１，３０２側からＬＳＩ３００側への入力時には、ＤＤＲ−ＳＤＲＡＭデバイス３０１，３０２はデータとデータストローブ信号を同時に駆動するが、データに対してデータストローブ信号が４倍の負荷となるため、相対的な位相の保証が困難となり、またボード上の配線パターンの構成が複雑化する。
一方、６４ビットのデータに対して２本のデータストローブ信号をＬＳＩのインターフェースとして用意した場合において、通常のＤＩＭＭに使用される構成のＤＤＲ−ＳＤＲＡＭデバイスを使用するとき、上記の構成とは逆パターンで２本のデータストローブ信号を８本のデータストローブ信号に分配する構成をボード上で実現する必要がある。
すなわち、図９に示すように、ＬＳＩ４００と、ＤＩＭＭに用いられるＤＤＲ−ＳＤＲＡＭデバイス４０１〜４０８との接続構成において、ボード上で、ＤＤＲ−ＳＤＲＡＭデバイス４０１〜４０４の各端子ＤＱＳがＬＳＩ４００の端子ＤＱＳ１に共通接続すると共に、ＤＤＲ−ＳＤＲＡＭデバイス４０５〜４０８の各端子ＤＱＳがＬＳＩ４００の端子ＤＱＳ０に共通接続することにより、２本のデータストローブ信号を８本のデータストローブ信号に分配する構成がボード上で実現されている。
この図９の構成の場合、ＬＳＩ４００側からＤＤＲ−ＳＤＲＡＭデバイス４０１〜４０８側への出力時に、２本のデータストローブ信号を８本のデータストローブ信号に分配するため、データとデータストローブ信号の負荷が異なるため相対的な位相の保証が困難となり、ボード上の配線パターンの構成が複雑化する。
上記の理由により、同一のＬＳＩを用いて、タイプの異なるデータストローブ信号を用いたメモリデバイスを制御することは不可能であり、それぞれのメモリデバイスの応じたメモリインターフェース回路を必要としていた。
本発明は上記従来の問題点に鑑み、同一のＬＳＩを用いて、タイプの異なるデータストローブ信号を有するメモリデバイスを制御することができ、且つデータストローブ信号とデータの負荷を同一とすることでボード上のタイミング設計を容易にしたメモリインターフェース回路及びメモリインターフェース方法を提供することを目的とする。
上記目的を達成するために、本発明のメモリインターフェース回路は、データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース回路において、データに対するデータストローブ信号の本数を指定する指定情報に基づいて、データ入力時に入力するデータストローブ信号を選択する入力時選択手段と、前記入力時選択手段で選択されたデータストローブ信号に基づいてデータの取り込み処理を行うデータ取り込み手段とを有することを特徴とする。
本発明のメモリインターフェース方法は、データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース方法において、データに対するデータストローブ信号の本数を指定し、前記指定の結果に基づいて、データ入力時に入力するデータストローブ信号を選択し、前記選択されたデータストローブ信号に基づいてデータの取り込み処理を行うことを特徴とする。
本発明のメモリインターフェース方法は、データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース方法において、データに対するデータストローブ信号の本数を指定し、前記指定の結果に基づいて、データ出力時に出力するデータストローブ信号を選択すると共に、選択されないデータストローブ信号の出力をハイインピーダンス状態に制御することを特徴とする。
本発明によれば、同一のＬＳＩを用いて、タイプの異なるデータストローブ信号を有するメモリデバイスを制御することが可能となる。
本発明のメモリインターフェース回路及びメモリインターフェース方法の実施の形態について、図面を参照しながら説明する。
［第１の実施の形態］
図１は、本発明の第１の実施形態に係るメモリインターフェース回路の構成を示す回路図であり、図２は、図１の構成におけるデータとデータストローブ信号の対応表を示す図である。また、図３は、本発明が適用される通常のメモリインターフェース回路の一構成例を示す回路図である。
＜通常のメモリインターフェース回路の構成例＞
まず図３を参照しつつ、本発明が適用される通常のメモリインターフェース回路の構成例について説明する。
図３に示すメモリインターフェース回路は、例えばＬＳＩ内部に設置されており、ＬＳＩ外部のメモリデバイスである例えばＤＤＲ−ＳＤＲＡＭに対するアクセス制御を行うために６４ビットデータバス幅に対して８本のデータストローブ信号を用いた回路構成であり、入出力回路部１０、遅延回路部２０、及びフリップフロップ回路部３０を備えている。
入出力回路部１０は、６４ビットのデータＤＱ６３−０が入出力する入出力回路１１と、８本のデータストローブ信号が入出力する入出力回路１２とで構成されている。入出力回路１１は、ＤＤＲ−ＳＤＲＡＭ側から６４ビットのデータＤＱ６３−０を入力する入力バッファ１１ａと、ＤＤＲ−ＳＤＲＡＭ側へ６４ビットのデータＤＱ６３−０を出力する出力バッファ１１ｂとで構成され、また、入出力回路１２は、ＤＤＲ−ＳＤＲＡＭ側からの８本のデータストローブ信号ＤＱＳ７〜ＤＱＳ０をそれぞれ入力する８個の入力バッファ１２ａと、ＤＤＲ−ＳＤＲＡＭ側へ８本のデータストローブ信号ＤＱＳ７〜ＤＱＳ０をそれぞれ出力するための８個の出力バッファ１１ｂとで構成されている。
ここで、各出力バッファ１１ｂ，１２ｂは、制御信号によって出力状態が制御されるトライステートバッファ回路から成る。すなわち、出力バッファ１１ｂ及び出力バッファ１２ｂはそれぞれ、後述するデータ出力制御信号ＤＱＯＥ及びデータストローブ出力制御信号ＤＱＳＯＥによって出力状態が制御され、本実施の形態では、例えば“Ｈｉｇｈ”レベルでデータを駆動し、“Ｌｏｗ”レベルでハイインピーダンス状態となるものとする。
遅延回路部２０は、８個の入力バッファ１２ａを介してそれぞれ入力されたデータストローブ信号ＤＱＳ７〜ＤＱＳ０をそれぞれ遅延する８個の遅延回路５０１と、データストローブ信号ＤＱＳ＿ｏｕｔを遅延する１個の遅延回路５０２で構成され、遅延回路５０２の出力側は、各出力バッファ１２ｂの入力側に共通接続されている。
フリップフロップ回路部３０は、入出力回路１２における各出力バッファ１２ｂの制御信号ＤＱＳＯＥを所定のタイミングで出力するフリップフロップ３１と、入出力回路１１における出力バッファ１１ｂの制御信号ＤＱＯＥを所定のタイミングで出力するフリップフロップ３２と、ＤＤＲ−ＳＤＲＡＭへ出力バッファ１１ｂを介して送出する６４ビットの出力データＤＱＳ＿ｏｕｔ６３−０を所定のタイミングで出力するフリップフロップ３３と、ＤＤＲ−ＳＤＲＡＭから入力バッファ１１ａを介して入力する６４ビットの入力データＤＱＳ＿ｉｎ６３−０のうち、各々のデータストローブ信号ＤＱＳ７〜ＤＱＳ０に対応したデータを取り込む８個のフリップフロップ５０４とで構成されている。
ここで、入出力回路１２の各入力バッファ１２ａを介して入力された８本のデータストローブ信号ＤＱＳ７〜ＤＱＳ０は、各遅延回路５０１によってそれぞれ遅延されて、それぞれ対応するデータを取り込むフリップフロップ５０４のクロック端子に入力されるようになっている。
各入力データと８本のデータストローブ信号との関係は、図２に示すように、データＤＱ６３−５６がデータストローブＤＱＳ７に対応し、データＤＱ５５−４８がデータストローブＤＱＳ６に対応している。さらに、データＤＱ４７−４０はデータストローブＤＱＳ５に対応し、データＤＱ３９−３２はデータストローブＤＱＳ４に、データＤＱ３１−２４はデータストローブＤＱＳ３に、データＤＱ２３−１６はデータストローブＤＱＳ２に、データＤＱ１５−８はデータストローブＤＱＳ１に、データＤＱ７−０はデータストローブＤＱＳ０に、それぞれ対応している。
このような構成のメモリインターフェース回路によれば、６４ビットのデータＤＱ＿ｏｕｔ６３−０をＤＤＲ−ＳＤＲＡＭに対して出力する際は、データ出力制御信号ＤＱＯＥを“Ｈｉｇｈ”レベルにして出力バッファ１１ｂからデータＤＱ＿ｏｕｔ６３−０をＤＤＲ−ＳＤＲＡＭ側へ出力すると同時に、データストローブ出力制御信号ＤＱＳＯＥを“Ｈｉｇｈ”レベルにして８個の出力バッファ１２ｂからそれぞれ、８個の遅延回路５０２によってデータストローブ信号ＤＱＳ＿ｏｕｔを遅延したデータストローブ信号ＤＱＳ７〜ＤＱＳ０をＤＤＲ−ＳＤＲＡＭ側へ出力する。
また、ＤＤＲ−ＳＤＲＡＭ側から６４ビットのデータＤＱ６３−０を入力する際は、入力バッファ１１ａを介してデータＤＱ６３−０を入力すると同時に、８個の入力バッファ１２ａを介してそれぞれデータストローブ信号ＤＱＳ７〜ＤＱＳ０を入力する。そして、データストローブ信号ＤＱＳ７〜ＤＱＳ０は、８個の遅延回路５０１によってそれぞれ遅延されて８個のフリップフロップ５０４のクロック端子に入力される。
その結果、入力バッファ１１ａを介して入力されるデータＤＱ６３−０は、各データストローブ信号ＤＱＳ７〜ＤＱＳ０のクロックタイミングに従って、それぞれ入力データＤＱ＿ｉｎ６３−５６，ＤＱ＿ｉｎ５５−４８，…，ＤＱ＿ｉｎ７−０として分割されて対応するフリップフロップ５０４に取り込まれる。
＜第１の実施の形態に係るメモリインターフェース回路＞
次に、上述した通常のメモリインターフェース回路に本発明を適用した第１の実施の形態のメモリインターフェース回路について、図１を参照して説明する。なお、図１において、図３と共通の要素には同一の符号を付し、その説明を省略する。
Ｉ．第１の実施の形態に係る構成
図１に示した第１の実施の形態に係るメモリインターフェース回路は、６４ビットデータバス幅に対して、８本のデータストローブ信号を必要とするＤＤＲ−ＳＤＲＡＭ、あるいは２本のデータストローブ信号を必要とするＤＤＲ−ＳＤＲＡＭを接続可能にした構成となっている。
すなわち、本実施の形態に係るメモリインターフェース回路は、図３に示した通常のメモリインターフェース回路において、入出力回路部１０の構成を変更し、さらに、セレクタ回路部４０とゲート回路部５０を設けた構成となっている。
具体的には、入出力回路部１０には、２組のデータストローブ信号群ＤＱＳ７〜ＤＱＳ０とＤＱＳ２＿１，ＤＱＳ２＿０とにそれぞれ対応するように入出力回路１２Ａ，１２Ｂと入出力回路１３，１４とが配置されている。データストローブ信号群ＤＱＳ７〜ＤＱＳ０に対応して配置された入出力回路１２Ａ，１２Ｂは、図３の構成の入出力回路１２に相当する構成であり、また、データストローブ信号ＤＱＳ２＿１，ＤＱＳ２＿０に対応して配置された入出力回路１３，１４はそれぞれ、入力バッファ１３ａ，１４ａと出力バッファ１３ｂ，１４ｂで構成されている。
ここで、データストローブ信号群ＤＱＳ７〜ＤＱＳ０は、８本のデータストローブ信号を必要とするＤＤＲ−ＳＤＲＡＭに対応したデータストローブ信号であり、データストローブ信号群ＤＱＳ２＿１，ＤＱＳ２＿０は、２本のデータストローブ信号を必要とするＤＤＲ−ＳＤＲＡＭに対応したデータストローブ信号である。
各々のデータストローブ信号群ＤＱＳ７〜ＤＱＳ０とＤＱＳ２＿１，ＤＱＳ２＿０は、図２に示す通りデータＤＱ６３−０と対応している。すなわち、前述したようにデータストローブ信号群ＤＱＳ７〜ＤＱＳ０が８ビットデータストローブの項目でデータＤＱ６３−０に対応し、また、データストローブ信号群ＤＱＳ２＿１，ＤＱＳ２＿０が２ビットデータストローブの項目で、それぞれデータＤＱ３１−０，データＤＱ６３−３２に対応する。
セレクタ回路部４０は、データストローブ信号ＤＱＳ７〜ＤＱＳ０にそれぞれ対応した８個のセレクタ６０４を備え、そのうちデータストローブ信号ＤＱＳ７〜ＤＱＳ４に対応する４個のセレクタ６０４は、入出力回路１２Ａにおける各出力バッファ１２ａのそれぞれの出力と入出力回路１３の出力バッファ１３ａの出力とのいずれか一方を、バッファ１５を介して入力されるデータストローブ選択信号ＤＱＳ＿ＳＥＬに応じて選択するようになっている。
ここで、データストローブ選択信号ＤＱＳ＿ＳＥＬは、データストローブ信号の本数を指定するための制御信号であり、ＬＳＩ外部からの入力ポートで、使用するメモリデバイスのタイプに応じてディップスイッチ等で設定される。極性は任意であるが、本実施の形態においては、データストローブ選択信号ＤＱＳ＿ＳＥＬの“Ｈｉｇｈ”レベル時にデータストローブ信号を２本必要とする構成とし、“Ｌｏｗ”レベル時にデータストローブ信号を８本必要とする構成とする。
各セレクタ６０４は、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｈｉｇｈ”レベルの時に入出力回路１３，１４側のデータストローブ信号ＤＱＳ２＿１，ＤＱＳ２＿０を、“Ｌｏｗ”レベルの時に入出力回路１２Ａ，１２Ｂ側のデータストローブ信号ＤＱＳ７〜ＤＱＳ０を出力するように制御される。
また、ゲート回路部５０は、データストローブ信号ＤＱＳ＿ｏｕｔ用のゲート回路６０５と、データストローブ出力制御信号ＤＱＳＯＥ用のゲート回路６０６とで構成されている。ゲート回路６０５は、インバータ６１と２個のＡＮＤゲート６２，６３とより構成され、一方のＡＮＤゲート６２は、遅延回路５０２を経たデータストローブ信号ＤＱＳ＿ｏｕｔの出力と、データストローブ選択信号ＤＱＳ＿ＳＥＬにインバータ６１を介した信号との論理積をとり、このＡＮＤゲート６２の出力が入出力回路１２Ａ，１２Ｂの各出力バッファ１２ｂの入力となる。他方のＡＮＤゲート６３は、遅延回路５０２を経たデータストローブ信号ＤＱＳ＿ｏｕｔの出力とデータストローブ選択信号ＤＱＳ＿ＳＥＬとの論理積をとり、このＡＮＤゲート６３の出力が入出力回路１３，１４のそれぞれの出力バッファ１３ｂの入力となる。
さらに、ゲート回路６０６は、ゲート回路６０５と同一の回路構成となっており、ＡＮＤゲート６２が入出力回路１２Ａ，１２Ｂにおける出力バッファ１２ｂの制御信号となり、ＡＮＤゲート６３が入出力回路１３，１４の制御信号となる。
ＩＩ．データ入力動作
ＤＤＲ−ＳＤＲＡＭ側のデータストローブ信号の本数が２本のときには、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｈｉｇｈ”レベルに設定される。その結果、各セレクタ６０４は、入出力回路１３，１４の出力バッファ１３ａ，１４ａ側からそれぞれ出力されるデータストローブ信号ＤＱＳ２＿１，ＤＱＳ２＿０のみを選択して遅延回路５０１へ出力する。
一方、ＤＤＲ−ＳＤＲＡＭ側のデータストローブ信号の本数が８本のときは、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｌｏｗ”レベルに設定され、各セレクタ６０４は、入出力回路１２Ａ，１３Ａの各出力バッファ１２ａ側からそれぞれ出力されるデータストローブ信号ＤＱＳ７〜ＤＱＳ０のみを選択して遅延回路５０１へ出力する。
ＩＩ．データ出力動作
ＤＤＲ−ＳＤＲＡＭ側のデータストローブ信号の本数が２本のときには、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｈｉｇｈ”レベルに設定され、データストローブ信号ＤＱＳ＿ｏｕｔ用のゲート回路６０５と、データストローブ出力制御信号ＤＱＳＯＥ用のゲート回路６０６に入力される。
ゲート回路６０５では、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｈｉｇｈ”レベルであるため、ＡＮＤゲート６２の出力が“Ｌｏｗ”レベルに固定される。つまり、データストローブ信号群ＤＱＳ７〜ＤＱＳ０用の入出力回路１２Ａ，１２Ｂ側へのデータストローブ信号ＤＱＳ＿ｏｕｔの出力はゲートされ、データストローブ信号群ＤＱＳ２＿１，ＤＱＳ２＿０用の入出力回路１３，１４側へのみデータストローブ信号ＤＱＳ＿ｏｕｔがＡＮＤゲート６３より出力される。
また、ゲート回路６０６でも、ゲート回路６０５と同様に、“Ｈｉｇｈ”レベルのデータストローブ選択信号ＤＱＳ＿ＳＥＬによりＡＮＤゲート６２の出力が“Ｌｏｗ”レベルに固定される。そのため、データストローブ信号群ＤＱＳ２＿１，ＤＱＳ２＿０用の入出力回路１３，１４に対してのみデータストローブ出力制御信号ＤＱＳＯＥが駆動され、入出力回路１２Ａ，１２Ｂの各出力バッファ１２ｂの出力はハイインピーダンス状態に制御される。
一方、ＤＤＲ−ＳＤＲＡＭ側のデータストローブ信号の本数が８本のときは、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｌｏｗ”レベルに設定されるので、上記のデータストローブ信号が２本のときとは論理が反対となり、ゲート回路６０５，６０６におけるＡＮＤゲート６３の出力が“Ｌｏｗ”レベルに固定される。その結果、データストローブ信号群ＤＱＳ７〜ＤＱＳ０用の入出力回路１２Ａ，１２Ｂのみが駆動され、データストローブ信号群ＤＱＳ２＿１，ＤＱＳ２＿０用の入出力回路１３，１４における出力バッファ１３ｂ，１４ｂの出力はハイインピーダンス状態に制御される。
このように本実施の形態のメモリインターフェース回路では、データストローブ信号の本数が異なるメモリデバイスを接続する場合においても、接続されるメモリデバイスに応じてデータストローブ信号を的確に送受信することができるので、データストローブ信号のボード上での衝突を回避することが可能になる。また、データストローブ信号とデータの負荷が同一になるように構成したので、ボード上のタイミング設計を容易とすることができる。これにより、同一のメモリインターフェース回路によって、タイプの異なるメモリデバイスを容易に制御することが可能になる。
［第２の実施の形態］
図４は、本発明の第２の実施形態に係るメモリインターフェース回路の構成を示す回路図であり、図５は、図４の構成におけるデータとデータストローブ信号の対応表を示す図である。なお、図４において、図１と共通の要素には同一の符号を付し、その説明を省略する。
図４に示すメモリインターフェース回路は、６４ビットに対して８本のデータストローブ信号を有すインターフェース回路であり、２本のデータストローブ信号を使用する時と８本のデータストローブ信号を使用する時で、データストローブ信号を一部共有するような構成となっている。すなわち、本構成例では、入出力回路１２Ａ，１２Ｂにおいて、それぞれデータストローブ信号ＤＱＳ４用及びＤＱＳ０用の入出力バッファ１２ａ，１２ｂは、データストローブ信号を２本使用するメモリデバイスを接続する場合と８本使用するメモリデバイスを接続する場合とで共用される。また、その他のデータストローブ信号ＤＱＳ７〜ＤＱＳ５用及びＤＱＳ３〜ＤＱＳ１用の入出力バッファ１２ａ，１２ｂは、データストローブ信号を８本使用するメモリデバイスのみに使用される。
また、本実施の形態に係る、データＤＱ６３−０と、８本使用時（８ビット）のデータストローブ信号ＤＱＳ７〜ＤＱＳ０と、２本使用時（２ビット）のデータストローブ信号ＤＱＳ４，ＤＱＳ０との対応に関しては図５に示す通りとなる。
本実施の形態の構成に関する図１の構成との相異について、以下、具体的に説明する。
データストローブ選択信号ＤＱＳ＿ＳＥＬ及び出力制御信号ＤＱＳＯＥの極性に関しては図１の構成例と同一とする。また、データストローブ信号ＤＱＳ７〜ＤＱＳ５用及びＤＱＳ３〜ＤＱＳ１用の入力バッファ１２ａは、それぞれ３個のセレクタ７０１を介して遅延回路５０１に入力され、回路構成では同一である。
入出力回路１２Ａ側に対応した３個のセレクタ７０１の一方の入力としては、データストローブ信号ＤＱＳ４用の入力バッファ１２ａを介してデータストローブ信号ＤＱＳ４が供給され、入出力回路１２Ｂ側に対応した３個のセレクタ７０１の一方の入力としては、データストローブ信号ＤＱＳ０用の入力バッファ１２ａを介してデータストローブ信号ＤＱＳ０が供給されるようになっている。
すなわち、各々の入出力回路１２Ａ，１２Ｂ側の３個のセレクタ７０１により、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｈｉｇｈ”レベルの時はデータストローブ信号ＤＱＳ４及びＤＱＳ０側が選択され、“Ｌｏｗ”レベルの時はデータストローブ信号ＤＱＳ７〜ＤＱＳ５及びＤＱＳ３〜ＤＱＳ１側が選択されるように制御される。
また、データストローブ信号ＤＱＳ４及びＤＱＳ０からの入力経路は、セレクタを介さずそのまま遅延回路５０１へと入力される。
上記の構成により、データＤＱ６３−０の入力時において、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｈｉｇｈ”レベルの時は、データストローブ信号ＤＱＳ４及びＤＱＳ０が、入力されるデータＤＱ６３−０のデータストローブ信号として使用され、選択信号ＤＱＳ＿ＳＥＬが“Ｌｏｗ”レベルの時は、各データストローブ信号ＤＱＳ７〜ＤＱＳ０が、それぞれ対応する入力データＤＱ＿ｉｎ６３−５６〜ＤＱ＿ｉｎ７−０のデータストローブ信号として使用される。
一方、データＤＱ＿ｏｕｔ６３−０の出力時においては、データストローブ信号ＤＱＳ＿ｏｕｔ及びデータストローブ出力制御信号ＤＱＳＯＥ共にゲート回路７０３，７０４を通さない構成であるため、データストローブ信号ＤＱＳ４及びＤＱＳ０は、常に駆動されるように制御される。その他のデータストローブ信号ＤＱＳ７〜ＤＱＳ５用及びＤＱＳ３〜ＤＱＳ１に関しては、データストローブ選択信号ＤＱＳ＿ＳＥＬに応じてゲート回路７０３，７０４の出力がゲート制御される。
すなわち、データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｈｉｇｈ”レベルの時は、各ゲート回路７０３，７０４のＡＮＤゲート７２の出力が“Ｌｏｗ”レベルに固定される。つまり、各ゲート回路７０３，７０４の出力がゲートされ、データストローブ信号ＤＱＳ７〜ＤＱＳ５及びＤＱＳ３〜ＤＱＳ１用の出力バッファ１２ｂの出力は、ハイインピーダンスに制御される。データストローブ選択信号ＤＱＳ＿ＳＥＬが“Ｌｏｗ”レベルの時には、各ゲート回路７０３，７０４のゲートが解除される結果、データストローブ信号ＤＱＳ４及びＤＱＳ０に加えて各データストローブ信号ＤＱＳ７〜ＤＱＳ５及びＤＱＳ３〜ＤＱＳ１が駆動される。
本実施の形態では、データストローブ信号ＤＱＳ４用及びＤＱＳ０用の入出力バッファ１２ａ，１２ｂを共用するように構成したので、上記第１の実施の形態に比べて回路構成を簡素化することができる。
なお、本発明は以上説明した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
本発明の第１の実施形態に係るメモリインターフェース回路の構成を示す回路図である。 図１の構成におけるデータとデータストローブ信号の対応表を示す図である。 本発明が適用される通常のメモリインターフェース回路の一構成例を示す回路図である。 本発明の第２の実施形態に係るメモリインターフェース回路の構成を示す回路図である。 図４の構成におけるデータとデータストローブ信号の対応表を示す図である。 従来のＬＳＩとメモリデバイスの第１の接続構成例を示す図である。 従来のＬＳＩとメモリデバイスの第２の接続構成例を示す図である。 従来のＬＳＩとメモリデバイスの第３の接続構成例を示す図である。 従来のＬＳＩとメモリデバイスの第４の接続構成例を示す図である。
符号の説明
１０ 入出力回路部
２０ 遅延回路部
３０ フリップフロップ回路部
４０ セレクタ回路部
５０ ゲート回路部
６０４，７０１ セレクタ
６０５，６０６ ゲート回路
１２Ａ，１２Ｂ，１３，１４ 入出力回路
１３ａ，１４ａ 入力バッファ
１３ｂ，１４ｂ 出力バッファ
ＤＱＳ７〜ＤＱＳ０、ＤＱＳ２＿１，ＤＱＳ２＿０ データストローブ信号群
ＤＱ６３−０ データ
ＤＱＳ＿ｏｕｔ データストローブ信号
ＤＱＳ＿ＳＥＬ データストローブ選択信号
ＤＱＳＯＥ データストローブ出力制御信号

Claims (6)

  1. データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース回路において、
    データに対するデータストローブ信号の本数を指定する指定情報に基づいて、データ入力時に入力するデータストローブ信号を選択する入力時選択手段と、
    前記入力時選択手段で選択されたデータストローブ信号に基づいてデータの取り込み処理を行うデータ取り込み手段とを有することを特徴とするメモリインターフェース回路。
  2. 前記指定情報に基づいて、データ出力時に出力するデータストローブ信号を選択する出力時選択手段と、
    前記出力時選択手段によって選択されないデータストローブ信号の出力をハイインピーダンス状態に制御する出力制御手段とを有することを特徴とする請求項１に記載のメモリインターフェース回路。
  3. 前記入力時選択手段は、前記指定情報で指定されるデータストローブ信号の本数にはよらずに、所定のデータストローブ信号を選択することを特徴とする請求項１に記載のメモリインターフェース回路。
  4. 前記出力時選択手段は、前記指定情報で指定されるデータストローブ信号の本数にはよらずに、所定のデータストローブ信号を選択することを特徴とする請求項２に記載のメモリインターフェース回路。
  5. データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース方法において、
    データに対するデータストローブ信号の本数を指定し、
    前記指定の結果に基づいて、データ入力時に入力するデータストローブ信号を選択し、
    前記選択されたデータストローブ信号に基づいてデータの取り込み処理を行うことを特徴とするメモリインターフェース方法。
  6. データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース方法において、
    データに対するデータストローブ信号の本数を指定し、
    前記指定の結果に基づいて、データ出力時に出力するデータストローブ信号を選択すると共に、選択されないデータストローブ信号の出力をハイインピーダンス状態に制御することを特徴とするメモリインターフェース方法。
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