JP2009223854A - 半導体装置及びデータプロセッサ - Google Patents
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Abstract
【解決手段】配線基板に搭載されたデータ処理デバイスとこれによって並列アクセスされる複数個のメモリデバイスとを有する。データ処理デバイスはコマンド及びアドレス端子から第1の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第2の周波数でクロック信号を出力する。前記第2の周波数は第1の周波数の複数倍とされ、前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
図1には本発明の一例としてマザーボード形態の半導体装置のブロックダイヤグラムが示される。半導体装置(MDL)1は配線基板(PCB)2に搭載されたSOC形態のデータ処理デバイスであるデータプロセッサ(DPU)3、DDR形態のメモリデバイスである複数個のDDR2−SDRAM4、及び不揮発性メモリであるフラッシュメモリ(FLSH)5を有する。特に制限されないが、データプロセッサ3がマザーボード等のシステム基板に搭載されて使用されることを想定すれば、データプロセッサ3は樹脂パッケージ等により封止され、マザーボードに実装するための実装端子が露出される。データプロセッサ3は代表的に示されたCPU(Central Processing Unit)6とメモリコントローラ(MCNT)7を有する。フラッシュメモリ5は、特に制限されないが、データプロセッサのプログラムや初期化のためのトリミングデータ等の格納領域に利用され、データプロセッサ3によってアクセス制御される。フラッシュメモリ5はデータプロセッサ3にオンチップされることも可能である。CPU6は、特に制限されないが、パワーオンリセット処理の一環としてフラッシュメモリ5に格納されたトリミングデータを制御レジスタ(CREG)8にロードし、ロードされたトリミングデータがメモリコントローラ等に供給されることによってそれらに対する初期設定が行われる。メモリコントローラ7はCPU6等からのメモリアクセス制御に応答してDDR2−SDRAM4に対するメモリインタフェース制御を行う。特に制限されないが、以下の説明ではDDR2−SDRAM4に対する並列アクセスデータビット数を32ビットとする。
図2及び図3には並列データ入出力ビット数が8ビット(×8ビット)のDDR2−SDRAM4を4個用いたデバイスレイアウトが例示される。図2は配線基板の表面に配置されたDDR2−SDRAM4_1,4_3に着目したときに表面から見たレイアウトを示す。図3は裏面のDDR2−SDRAM4_2,4_4に着目したときの表面から見たレイアウトを示す。各図においてDPU3及びDDR2−SDRAM4_1〜4_4は共に実線で図示されている。
コマンド及びアドレス端子から出力されるコマンド及びアドレス信号とクロック端子から出力されるクロック信号のサイクル開始位相が同等の場合、コマンド及びアドレス配線のディレイとクロック配線のディレイは等しい事が望ましい。コマンド及びアドレス信号はクロック信号に同期されるからである。4個のDDR2−SDRAMを搭載する場合、図14のシミュレーション波形を考慮すると、クロック信号配線を48mm延長することによってコマンド及びアドレスとクロックとの等ディレイ化を図ることができる。しかしながら、クロック配線を倍以上に延長する事によって配線基板2におけるクロック配線の占有面積が大きくなり過ぎてしまう。更にそれによってクロック信号の大幅な遅延によってラウンドトリップタイムが長くなり、規定クロックサイクル内でのメモリリード動作を保証できなくなる虞を生ずる。さらに、クロック信号とデータストローブ信号とのディレイ差がJEDECの規格を満足できなくなる。そこでメモリコントローラ7は、前記コマンド及びアドレス出力端子CCATから出力するコマンド及びアドレス信号に、前記クロック出力端子CCKTから出力するクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。
2 配線基板(PCB)
3 データ処理デバイスであるデータプロセッサ(DPU)
4(4_1〜4_4、4_12、4_34) メモリデバイスであるDDR2−SDRAM
5 フラッシュメモリ(FLSH)
6 CPU
7 メモリコントローラ(MCNT)
MDT メモリデータ系端子
MCKT メモリクロック端子
CDT_1〜CDT_4 データ系入出力端子
CCAT コマンド及びアドレス出力端子
CCKT1(CCKT1t、CCKT1b) クロック出力端子
CCKT2(CCKT2t、CCKT2b) クロック出力端子
DW_1〜DW_4 データ系配線
CAW コマンド及びアドレス配線
CW1,CW2 差動クロック配線
11 クロックパルスジェネレータ(CPG)
12 クロックツリー回路の遅延成分
13 クロック出力バッファ13
16 ラッチ回路
15 ロジック回路
17 可変遅延回路(BDLY)
DLY0〜DLY3 ゲート遅延回路
S3〜S0 遅延出力
18 セレクタ
20 可変遅延回路(BDLY)
21 セレクタ
Claims (20)
- 配線基板と、前記配線基板に搭載されたデータ処理デバイスと、前記配線基板に搭載され前記データ処理デバイスに接続された複数個のメモリデバイスとを有する半導体装置であって、
前記データ処理デバイスは、前記複数個のメモリデバイスに接続される複数個のデータ系端子と、複数個のコマンド及びアドレス端子と、複数個のクロック端子と、それら端子の入出力を制御するメモリコントローラとを有し、
前記配線基板は、前記データ系端子を前記メモリデバイスに個別に接続する個別配線と、前記コマンド及びアドレス端子を途中で分岐して前記複数個のメモリデバイスに共通接続する第1分岐配線と、前記クロック端子を途中で分岐して前記メモリデバイスに接続する第2分岐配線とを有し、
前記第2分岐配線は前記第1分岐配線の分岐数以下の分岐数を有し、
前記メモリコントローラは、前記コマンド及びアドレス端子から第1の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第2の周波数でクロック信号を出力し、
前記第2の周波数は第1の周波数の複数倍とされ、
前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる、半導体装置。 - 前記データ処理デバイスは、前記早い出力タイミングを複数の出力タイミングの中から選択する、請求項1記載の半導体装置。
- 前記データ処理デバイスは、パワーオンリセット処理で前記コマンド及びアドレス信号の出力タイミングを初期設定する、請求項2記載の半導体装置。
- 前記メモリコントローラは可変遅延回路を有し、前記可変遅延回路に設定される遅延時間が小さいほど前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号は前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早くされる、請求項1記載の半導体装置。
- データ処理デバイスはCPUとCPUによってアクセス可能な制御レジスタを有し、前記可変遅延回路の遅延時間は前記制御レジスタに書き込まれた制御データによって決定される、請求項2記載の半導体装置。
- 前記可変遅延回路は前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号の伝達経路に配置される、請求項4記載の半導体装置。
- 前記可変遅延回路は前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号をラッチするラッチ回路のラッチクロックの伝達経路に配置される、請求項4載の半導体装置。
- 配線基板と、前記配線基板に搭載されたデータ処理デバイスと、前記配線基板に搭載され前記データ処理デバイスに接続された4個のメモリデバイスとを有する半導体装置であって、
前記データ処理デバイスは、前記4個のメモリデバイスに別々に接続されるデータ系端子と、前記4個のメモリデバイスに共通接続されるコマンド及びアドレス端子と、前記4個のメモリデバイスの内の2個に接続される第1のクロック端子と、前記4個のメモリデバイスの内の残りの2個に接続される第2のクロック端子と、それら端子の入出力を制御するメモリコントローラとを有し、
前記配線基板は、前記データ系端子を前記メモリデバイスに1対1対応で接続するデータ系配線と、前記コマンド及びアドレス端子を基点に途中で4分岐して前記4個のメモリデバイスに共通接続されるコマンド及びアドレス配線と、前記第1のクロック端子を基点に途中で2分岐して対応する2個の前記メモリデバイスに共通接続する第1のクロック配線と、前記第2のクロック端子を基点に途中で2分岐して対応する2個の前記メモリデバイスに共通接続する第2のクロック配線とを有し、
前記メモリコントローラは前記4個のメモリデバイスを制御するとき、前記コマンド及びアドレス端子から第1の周波数でコマンド及びアドレス信号を出力し、前記第1のクロック端子及び第2のクロック端子から第2の周波数でクロック信号を出力し、
前記第2の周波数は第1の周波数の複数倍とされ、
前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記第1のクロック端子及び第2のクロック端子から出力されるクロック信号のサイクル開始位相よりも早い出力タイミングが選択可能にされる、半導体装置。 - 前記データ処理デバイスのコーナ部分を挟んで両辺側に前記データ系端子とコマンド及びアドレス端子と第1及び第2のクロック端子が分離して配置され、前記データ系端子はコマンド及びアドレス端子と第1及び第2のクロック端子とに比べて前記コーナ部分から離間され、
前記データ処理デバイスのコーナ部分を挟む両辺に対向して前記メモリデバイスが前記配線基板の一面に2個搭載され、前記2個のメモリデバイスの裏側に位置する前記配線基板に他面には残りの2個のメモリデバイスが搭載され、
前記データ系配線はデータ処理デバイスのコーナ部分を挟む各辺から対応するメモリデバイスに向けて延在され、前記コマンド及びアドレス配線と第1及び第2のクロック配線はデータ処理デバイスのコーナ部分を基点に途中で分岐して各メモリデバイスに向けて延在される、請求項8記載の半導体装置。 - 前記夫々のメモリデバイスは8ビットのメモリデータ端子を有するJEDEC準拠のDDR2型のSDRAMであり、前記メモリデバイスのデータ端子寄りの短辺が前記データ処理デバイスの辺に対向配置されている、請求項9記載の半導体装置。
- 配線基板と、前記配線基板に搭載されたデータ処理デバイスと、前記配線基板に搭載され前記データ処理デバイスに接続された2個のメモリデバイスとを有する半導体装置であって、
前記データ処理デバイスは、前記2個のメモリデバイスに別々に接続されるデータ系端子と、前記2個のメモリデバイスに共通接続されるコマンド及びアドレス端子と、前記2個のメモリデバイスに接続されるクロック端子と、それら端子の入出力を制御するメモリコントローラとを有し、
前記配線基板は、前記データ系端子を前記メモリデバイスに1対1対応で接続するデータ系配線と、前記コマンド及びアドレス端子を途中で2分岐して前記2個のメモリデバイスに共通接続されるコマンド及びアドレス配線と、前記クロック端子を途中で2分岐して対応する2個の前記メモリデバイスに共通接続するクロック配線とを有し、
前記メモリコントローラは前記2個のメモリデバイスを制御するとき、前記コマンド及びアドレス端子から第1の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第2の周波数でクロック信号を出力し、
前記第2の周波数は第1の周波数の複数倍とされ、
前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号は前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる、半導体装置。 - 前記データ処理デバイスのコーナ部分を挟んで両辺側に前記データ系端子とコマンド及びアドレス端子と第1及び第2のクロック端子が分離して配置され、前記データ系端子はコマンド及びアドレス端子と第1及び第2のクロック端子とに比べて前記コーナ部分から離間され、
前記データ処理デバイスのコーナ部分を挟む両辺に対向して前記メモリデバイスが前記配線基板の一面に2個搭載され、
前記データ系配線はデータ処理デバイスのコーナ部分を挟む各辺から対応するメモリデバイスに向けて延在され、前記コマンド及びアドレス配線と第1及び第2のクロック配線はデータ処理デバイスのコーナ部分を基点に途中で分岐して各メモリデバイスに向けて延在される、請求項11記載の半導体装置。 - 前記夫々のメモリデバイスは16ビットのメモリデータ端子を有するJEDEC準拠のDDR2型のSDRAMであり、前記メモリデバイスの長辺が前記データ処理デバイスの辺に対向配置されている、請求項12記載の半導体装置。
- 夫々メモリデバイスに接続される複数個のデータ系端子、コマンド及びアドレス端子並びにクロック端子と、前記データ系端子、コマンド及びアドレス端子並びにクロック端子を制御するメモリコントローラと、前記メモリコントローラを制御するCPUとを有し、
前記メモリコントローラは、前記コマンド及びアドレス端子から第1の周波数でコマンド及びアドレス信号を出力し、前記クロック端子から第2の周波数でクロック信号を出力し、
前記第2の周波数は第1の周波数の複数倍とされ、
前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる、データプロセッサ。 - 前記メモリコントローラは、前記早い出力タイミングを複数の出力タイミングの中から選択する、請求項14記載の半導体装置。
- 前記CPUは、パワーオンリセット処理で前記メモリコントローラによる前記コマンド及びアドレス信号に対する出力タイミングの選択状態を初期設定する、請求項15記載の半導体装置。
- 前記メモリコントローラは可変遅延回路を有し、前記可変遅延回路に設定される遅延時間が小さいほど前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号は前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早くされる、請求項15記載のデータプロセッサ。
- 前記CPUによってアクセス可能な制御レジスタを有し、前記可変遅延回路の遅延時間は前記制御レジスタに書き込まれた制御データによって決定される、請求項17記載のデータプロセッサ。
- 前記可変遅延回路は前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号の伝達経路に配置される、請求項17記載のデータプロセッサ。
- 前記可変遅延回路は前記コマンド及びアドレス端子から出力するコマンド及びアドレス信号をラッチするラッチ回路のラッチクロックの伝達経路に配置される、請求項17記載のデータプロセッサ。
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