JPH09293938A - メモリモジュールおよびその製造方法 - Google Patents

メモリモジュールおよびその製造方法

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JPH09293938A JP8221503A JP22150396A JPH09293938A JP H09293938 A JPH09293938 A JP H09293938A JP 8221503 A JP8221503 A JP 8221503A JP 22150396 A JP22150396 A JP 22150396A JP H09293938 A JPH09293938 A JP H09293938A
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Abstract

(57)【要約】 【課題】 半導体装置の機能およびワード構成をパッケ
ージ外部で任意に切り換える。 【解決手段】 メモリモジュールＭＭにおいて、モジュ
ール配線基板５にはメモリ１の機能切り換え用ピンＦＰ
０，ＦＰ１に入力される機能切り換え信号を任意に切り
換える機能切り換え手段ＫＫ１，ＫＫ２が設けられてい
る。そして、これら機能切り換え手段ＫＫ１，ＫＫ２に
よって機能切り換え信号をノンコネクト、電源電圧Ｖｃ
ｃまたはグランド電位Ｖｓｓのいずれかから任意に切り
換え、実装されている全てのメモリ１に一括して入力
し、読み出し方式およびリフレッシュサイクルからなる
機能の切り換えを行い、任意に設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリモジュール
およびその製造方法に関し、特に、複数の半導体装置に
より構成されるメモリモジュールの機能ならびにワード
構成の切り換えに適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】本発明者が検討したところによれば、パ
ーソナルコンピュータやワークステーションなどの拡張
メモリに用いられるメモリモジュールは、たとえば、Ｓ
ＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）
形の樹脂封止パッケージからなるＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）半
導体装置であるメモリが、モジュール配線基板に実装さ
れることにより構成されている。
【０００３】そして、メモリモジュールは使用される装
置に見合った仕様とするために、リフレッシュ動作のサ
イクルであるリフレッシュサイクルならびにＦＡＳＴ
ＰＡＧＥやＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕ
ｔ）などの読み出し方式の切り換えなどのメモリにおけ
る機能の切り換えが行われたメモリを前述したモジュー
ル配線基板に実装している。
【０００４】また、これらメモリの機能の切り換えは、
パッケージの組立工程の１つであるボンディング工程に
おいて、半導体チップに設けられた所定の電極部をボン
ディングワイヤによって電源電圧Ｖｃｃやグランド電位
Ｖｓｓなどに接続したり、接続なしのノンコネクト（Ｎ
Ｃ）とすることにより行われている。
【０００５】さらに、前述したメモリの機能切り換えを
行う他の方法として、たとえば、特開昭５９−７５４９
４号公報に示されるようにメモリの外部から供給された
所定の信号によって所定の読み出し方式などを選択する
メモリや特開昭６１−５９６８２号公報に示されるよう
に、所定の信号に基づいてプログラマブルにビット長モ
ードの指定を行うメモリが知られている。
【０００６】なお、この種のメモリ拡張システムについ
て詳しく述べてある例としては、１９９０年８月３０
日、日刊工業新聞社発行、鈴木八十二（編著）「半導体
ＭＯＳメモリとその使い方」Ｐ１１４〜Ｐ１２６があ
り、この文献には、メモリ拡張用ＤＲＡＭボードの回路
構成や動作などが記載されている。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
なメモリモジュールでは、次のような問題点があること
が本発明者により見い出された。
【０００８】パーソナルコンピュータなどの拡張用メモ
リとして使用されるメモリモジュールに用いられるメモ
リは各種の機能切り換えを有しているが、モジュール配
線基板に実装され完成品となったメモリモジュールで
は、機能切り換えを行うことができないので各機能別に
メモリモジュールの組立を行っており、生産の自由度が
低下してしまうという問題がある。
【０００９】本発明の目的は、各々の機能およびワード
構成をパッケージ外部で任意に切り換えることのできる
メモリモジュールおよびその製造方法を提供することに
ある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明のメモリモジュールは、
機能切り換え信号の状態により機能の切り換えが行われ
る機能切り換え用外部端子を設けた半導体装置と、少な
くとも１個の前記半導体装置が実装され、前記機能切り
換え用外部端子に入力される任意の機能切り換え信号を
選択する機能切り換え手段を設けたプリント配線基板と
よりなるものである。
【００１３】また、本発明のメモリモジュールは、前記
機能切り換え手段が、プリント配線基板に設けられ、プ
リント配線基板に実装された半導体装置の機能切り換え
用外部端子と電気的に接続された第１の接続部と、プリ
ント配線基板に設けられ、電源電圧に接続された第２の
接続部と、プリント配線基板に設けられ、基準電位に接
続された第３の接続部とを備え、第１の接続部と第２の
接続部との間または第１の接続部と第３の接続部との間
に導通手段を実装あるいは実装を省略し、機能切り換え
用外部端子に入力される機能切り換え信号を一括して切
り換える手段よりなるものである。
【００１４】さらに、本発明のメモリモジュールは、前
記機能切り換え手段をプリント配線基板のコーナ部また
はその近傍に配置したものである。
【００１５】また、本発明のメモリモジュールは、前記
機能切り換え手段によって切り換えられる半導体装置の
機能が、読み出し方式よりなるものである。
【００１６】さらに、本発明のメモリモジュールは、前
記機能切り換え手段によって切り換えられる半導体装置
の機能が、リフレッシュサイクルよりなるものである。
【００１７】また、本発明のメモリモジュールは、前記
機能切り換え手段によって切り換えられる半導体装置の
機能が、読み出し方式およびリフレッシュサイクルより
なるものである。
【００１８】さらに、本発明のメモリモジュールは、前
記半導体装置に、ワード構成切り換え信号の状態により
ワード構成の切り換えが行われるワード構成切り換え用
外部端子を設け、前記プリント配線基板に、予め設定さ
れたワード構成切り換え信号をワード構成切り換え用外
部端子に入力するワード構成設定配線を設けたものであ
る。
【００１９】また、本発明のメモリモジュールは、ワー
ド構成切り換え信号の状態によりワード構成の切り換え
を行うワード構成切り換え用外部端子を設けた半導体装
置と、少なくとも１個の半導体装置が実装され、切り換
えられた半導体装置のワード構成に対応する専用の配線
を設けた専用プリント配線基板とよりなるものである。
【００２０】さらに、本発明のメモリモジュールは、前
記専用プリント配線基板に、ワード構成切り換え用外部
端子に入力される任意のワード構成切り換え信号を選択
するワード構成切り換え手段を設けたものである。
【００２１】また、本発明のメモリモジュールは、前記
ワード構成切り換え手段が、専用プリント配線基板に配
線され、半導体装置を実装することにより所定のワード
構成切り換え信号がワード構成切り換え用外部端子に入
力され、所定のワード構成の切り換えが行われるワード
構成設定配線よりなるものである。
【００２２】さらに、本発明のメモリモジュールは、前
記ワード構成切り換え手段が、専用プリント配線基板に
設けられ、専用プリント配線基板に実装された半導体装
置のワード構成切り換え用外部端子と電気的に接続され
た第４の接続部と、専用プリント配線基板に設けられ、
電源電圧に接続された第５の接続部と、専用プリント配
線基板に設けられ、基準電位に接続された第６の接続部
とを備え、第４の接続部と第５の接続部との間または第
４の接続部と第６の接続部との間に導通手段を実装ある
いは実装を省略し、ワード構成切り換え用外部端子に入
力されるワード構成切り換え信号を一括して切り換える
手段よりなるものである。
【００２３】また、本発明のメモリモジュールは、前記
半導体装置に、機能切り換え信号の状態により機能の切
り換えが行われる機能切り換え用外部端子を設け、前記
専用プリント配線基板に、機能切り換え用外部端子に入
力される任意の機能切り換え信号を選択する機能切り換
え手段を設けたものである。
【００２４】さらに、本発明のメモリモジュールは、前
記機能切り換え手段が、専用プリント配線基板に設けら
れ、専用プリント配線基板に実装された半導体装置の機
能切り換え用外部端子と電気的に接続された第１の接続
部と、専用プリント配線基板に設けられ、電源電圧に接
続された第２の接続部と、専用プリント配線基板に設け
られ、基準電位に接続された第３の接続部とを備え、第
１の接続部と第２の接続部との間または第１の接続部と
第３の接続部との間に導通手段を実装あるいは実装を省
略し、機能切り換え用外部端子に入力される機能切り換
え信号を一括して切り換える手段よりなるものである。
【００２５】また、本発明のメモリモジュールは、前記
機能切り換え手段によって切り換えられる半導体装置の
機能が、読み出し方式よりなるものである。
【００２６】さらに、本発明のメモリモジュールは、前
記機能切り換え手段によって切り換えられる前記半導体
装置の機能が、リフレッシュサイクルよりなるものであ
る。
【００２７】また、本発明のメモリモジュールは、前記
機能切り換え手段によって切り換えられる半導体装置の
機能が、読み出し方式およびリフレッシュサイクルより
なるものである。
【００２８】さらに、本発明のメモリモジュールは、前
記機能切り換え手段が、専用プリント配線基板に配線さ
れ、半導体装置を実装することにより所定の機能切り換
え信号が機能切り換え用外部端子に入力されて、所定の
機能の切り換えを行う機能設定配線よりなるものであ
る。
【００２９】また、本発明のメモリモジュールの製造方
法は、ワード構成切り換え用外部端子に入力されたワー
ド構成切り換え信号に基づいて所定のワード構成に切り
換えを行う半導体装置と、複数のワード構成に対応する
複数種の専用プリント配線基板とを用意し、複数種の専
用プリント配線基板から、要求される半導体装置のワー
ド構成に対応する１つの専用プリント配線基板を選択す
る工程と、選択された専用プリント配線基板に半導体装
置を実装する工程とを有したものである。
【００３０】さらに、本発明のメモリモジュールの製造
方法は、ワード構成切り換え用外部端子に入力されたワ
ード構成切り換え信号に基づいてワード構成の切り換え
を行い、機能切り換え用外部端子に入力された機能切り
換え信号に基づいて機能の切り換えを行う半導体装置
と、導通手段を実装あるいは実装を省略することにより
機能切り換え用外部端子に入力する任意の機能切り換え
信号を選択する機能切り換え手段が設けられ、複数のワ
ード構成に対応する複数種の専用プリント配線基板とを
用意し、複数種の専用プリント配線基板から、要求され
る半導体装置のワード構成に対応する１つの専用プリン
ト配線基板を選択する工程と、選択された専用プリント
配線基板に半導体装置を実装する工程と、導通手段を実
装あるいは実装を省略し、任意の機能を選択的に切り換
える工程とを有したものである。
【００３１】また、本発明のメモリモジュールの製造方
法は、ワード構成切り換え用外部端子に入力されたワー
ド構成切り換え信号に基づいて所定のワード構成の切り
換えを行い、機能切り換え用外部端子に入力された機能
切り換え信号に基づいて所定の機能の切り換えを行う半
導体装置と、複数のワード構成ならびに複数の機能の切
り換えに対応する複数種の専用プリント配線基板とを用
意し、複数種の専用プリント配線基板から、要求される
前記半導体装置のワード構成および機能の切り換えに対
応する１つの専用プリント配線基板を選択する工程と、
選択された専用プリント配線基板に半導体装置を実装す
る工程とを有したものである。
【００３２】以上のことにより、半導体装置の製品開発
の効率を向上させることができ、且つ製品管理も容易と
なり、コストも低減することができる。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００３４】（実施の形態１）図１は、本発明の実施の
形態１によるメモリの要部の構造説明図、図２は、本発
明の実施の形態１によるメモリのピン配置図、図３は、
本発明の実施の形態１によるメモリの内部結線を示す説
明図、図４は、本発明の実施の形態１によるメモリの機
能およびワード構成の切り換えの説明図、図５は、本発
明の実施の形態１によるメモリを実装したメモリモジュ
ールの結線説明図、図６は、本発明の実施の形態１によ
るメモリを実装するモジュール配線基板の配線図、図７
は、本発明の実施の形態１によるメモリを実装したモジ
ュール配線基板の実装図、図８は、本発明の実施の形態
１によるメモリの機能切り換えを行うジャンパの実装例
を示す説明図、図９は、本発明の実施の形態１によるメ
モリモジュールのブロックダイアグラム図である。
【００３５】本実施の形態１において、表面実装パッケ
ージの１種であるＴＣＰ（ＴａｐｅＣａｒｒｉｅｒ Ｐ
ａｃｋａｇｅ）形のＤＲＡＭ半導体装置からなるメモリ
１は、図１に示すように、半導体チップ２の中央部に設
けられた電極であるボンディングパッドＢＰが配置され
ている。
【００３６】また、メモリ１は、たとえば、ポリイミド
からなるフィルム３の上面にリードとなる銅箔の配線４
が繰り返し形成されたテープキャリアに前述した半導体
チップ２が搭載された構造となっている。
【００３７】そして、半導体チップ２に設けられたボン
ディングパッドＢＰは、テープキャリアに形成された配
線４の先端部のインナリード４ａとそれぞれ電気的に接
続が行われている。さらに、インナリード４ａが延在し
て後述するモジュール配線基板に設けられたランドなど
の外部接続電極と電気的に接続されるアウタリード４ｂ
となっている。
【００３８】また、半導体チップ２およびインナリード
４ａが、たとえば、エポキシ系樹脂によって封止されて
パッケージが形成され、パッケージから突出した個々の
リードは、略クランク形状に屈曲形成されている。
【００３９】次に、メモリ１は、図２に示すように、た
とえば、総ピン数は２８ピンにより構成され、機能の切
り換えを行うボンディングパッドＢＰ１，ＢＰ０と接続
された２，２７ピンのアウタリードが機能切り換え用ピ
ン（機能切り換え用外部端子）ＦＰ１，ＦＰ０として設
けられている。
【００４０】また、メモリ１には、ワード構成を切り換
えるボンディングパッドＢＰ３，ＢＰ２が設けられ、こ
れらボンディングパッドＢＰ３，ＢＰ２に入力される信
号の状態により、任意にワード構成が切り換えられるこ
とになる。
【００４１】さらに、図２において、ＩＯ０〜ＩＯ３は
データ入出力用のピン、ＷＥはアクセスがリードかライ
トかを指定する信号用のピン、Ａ０〜Ａ１１はアドレス
入力用のピン、ＲＡＳ、ＣＡＳは行と列の選択信号用の
ピン、ＯＥはリード時にデータ出力信号、データ入出力
信号の状態を制御する信号用のピン、Ｖｃｃは電源電圧
Ｖｃｃ用のピンおよびＶｓｓは基準電位であるグランド
電位Ｖｓｓ用のピンとなっている。
【００４２】次に、メモリ１における内部結線構造につ
いて、図３を用いて具体的に説明する。
【００４３】まず、メモリ１は、半導体チップ２に設け
られたボンディングパッドＢＰの内、２，２７ピンの機
能切り換え用ピンＦＰ１，ＦＰ０と電気的に接続されて
いる電極である機能切り換え用のボンディングパッドＢ
Ｐ１，ＢＰ０、ワード構成を切り換えるボンディングパ
ッドＢＰ３，ＢＰ２ならびに１，１４ピンの電源電圧Ｖ
ｃｃ用の配線４および１５，２８ピンのグランド電位用
の配線４のみの配置を示している。
【００４４】ここで、メモリ１において、機能とは、リ
フレッシュ動作のサイクルであるリフレッシュサイクル
ならびにＦＡＳＴ ＰＡＧＥとＥＤＯからなる読み出し
方式をいう。
【００４５】そして、図４に示すように、メモリ１は、
リフレッシュサイクルの切り換え、ＦＡＳＴ ＰＡＧＥ
とＥＤＯとの読み出し方式の切り換えおよび４Ｍ×１ビ
ット、４Ｍ×４ビット、４Ｍ×８ビットの３種類のワー
ド構成の切り換えを行うことができる。
【００４６】また、メモリ１におけるこれら機能の切り
換えは、図３に示す半導体チップ２の所定の位置に設け
られた機能切り換え用のボンディングパッドＢＰ１，Ｂ
Ｐ０の接続先、すなわち、２，２７ピンの機能切り換え
用ピンＦＰ０，ＦＰ１に電源電圧Ｖｃｃ、グランド電位
Ｖｓｓまたはノンコネクトから選択された機能切り換え
信号を入力し、それらの機能切り換え信号を前述した図
４に示すように組み合わせることにより行う。
【００４７】さらに、ワード構成を切り換えるボンディ
ングパッドＢＰ３，ＢＰ２の接続先は、テープキャリア
に形成されたインナリード４ａの配線によって予め決定
されており、図２に示すように、本実施の形態のメモリ
１においては、ボンディングパッドＢＰ３，ＢＰ２は、
どこにも接続されていないノンコネクトとなっている。
【００４８】よって、メモリ１のワード構成は、図４に
示すように、ボンディングパッドＢＰ３，ＢＰ２が、ノ
ンコネクト（図４では’ＯＰＥＮ’と示す）であるの
で、４Ｋ×４ビットのワード構成が自動的に選択されて
いることになる。
【００４９】また、図４より、機能切り換え用ピンＦＰ
０に入力される機能切り換え信号をどこにも接続しない
ノンコネクト（図４では’ＯＰＥＮ’と示す）とし、機
能切り換え用ピンＦＰ１に入力される機能切り換え信号
を電源電圧Ｖｃｃとすると、メモリ１は、リフレッシュ
サイクルが２ｋサイクル、読み出し方式がＦＡＳＴＰＡ
ＧＥとなる機能が選択されることになる。
【００５０】ここで、図５を用いてメモリ１の機能切り
換えおよびワード構成の切り換えを行う方法について説
明する。また、図５は、実際の実装配置を説明するもの
ではなく、メモリモジュールＭＭにおけるメモリ１の結
線状態を模式的に示したものである。
【００５１】まず、図５のメモリモジュールＭＭにおい
て、メモリ１を実装するモジュール配線基板（プリント
配線基板）５には、メモリ１の機能切り換え用ピンＦＰ
０に入力される機能切り換え信号を任意に切り換える機
能切り換え手段ＫＫ１ならびにメモリ１の機能切り換え
用ピンＦＰ１に入力される機能切り換え信号を任意に切
り換える機能切り換え手段ＫＫ２が設けられている。
【００５２】また、機能切り換え信号は、ノンコネク
ト、電源電圧Ｖｃｃまたはグランド電位Ｖｓｓのいずれ
かから選択された信号となっている。
【００５３】さらに、モジュール配線基板５に実装され
たすべてのメモリ１の機能切り換え用ピンＦＰ０，ＦＰ
１は、それぞれ機能切り換え手段ＫＫ１，ＫＫ２に接続
されるように配線パターンＨＰによって配線が施されて
いる。
【００５４】そして、これら機能切り換え手段ＫＫ１，
ＫＫ２によって前述した機能切り換え信号を任意に切り
換え、実装されている全てのメモリ１に一括して入力
し、図４に示す読み出し方式およびリフレッシュサイク
ルからなる機能に切り換えを行い、任意に設定すること
ができる。
【００５５】次に、前述した機能切り換え手段ＫＫ１，
ＫＫ２を実際に設け、機能の切り換えを行うメモリモジ
ュールを図６、図７を用いて具体的に説明する。
【００５６】まず、図６に示すように、表面実装パッケ
ージであるＴＣＰ形のメモリ１（図２）を実装し、所定
のメモリ構成を構成するメモリモジュールにおいて、メ
モリ１を実装するモジュール配線基板５は、モジュール
配線基板５の表面５ａおよび裏面５ｂにそれぞれ所定の
個数のメモリ１がモジュール配線基板５の長手方向に縦
向きに実装される両面基板となっている。また、モジュ
ール配線基板５の表面５ａおよび裏面５ｂに実装される
メモリ１は、積層構造となっておりメモリ１が二段重ね
に実装されている。
【００５７】さらに、モジュール配線基板５の表面５ａ
および裏面５ｂには、メモリモジュールの構成に必要な
メモリ１や種々のチップ部品などが実装されるように、
所定の接続先に電気的に接続が行われるランドが形成さ
れている。
【００５８】また、モジュール配線基板５の裏面５ｂに
おける一方の長辺のコーナ部近傍には、メモリ１に設け
られた機能切り換え用ピンＦＰ０（図２）に機能切り換
え信号の状態を切り換える後述する導通用チップを実装
するランド（第１の接続部）Ｌ１、ランド（第２の接続
部）Ｌ２、ランド（第３の接続部）Ｌ３および機能切り
換え用ピンＦＰ１（図２）に機能切り換え信号の状態を
切り換える導通用チップを実装するランド（第１の接続
部）Ｌ４、ランド（第２の接続部）Ｌ５、ランド（第３
の接続部）Ｌ６が設けられている。
【００５９】さらに、モジュール配線基板５の表面５
ａ、裏面５ｂにおける他方の長辺には、所定の数のモジ
ュールＩ／Ｏ端子ＭＴがモジュール配線基板５の長手方
向に沿って設けられている。
【００６０】そして、モジュール配線基板５の表面５ａ
および裏面５ｂは、配線パターンが形成されており、こ
れらの配線パターンによって各々のランドならびにモジ
ュールＩ／Ｏ端子ＭＴが所定の接続先にそれぞれ電気的
に接続されている。
【００６１】また、ランドＬ１は、実装されるすべての
メモリ１の機能切り換え用ピンＦＰ０が重合するランド
と所定の配線パターンによって電気的に接続され、ラン
ドＬ２は配線パターンを介して電源電圧Ｖｃｃに電気的
に接続され、ランドＬ３は配線パターンを介してグラン
ド電位Ｖｓｓに電気的に接続されている。
【００６２】そして、ランドＬ１とランドＬ２との間ま
たはランドＬ１とランドＬ３との間に後述する導通用チ
ップを実装あるいは実装するのを省略し、機能切り換え
信号としてメモリ１に入力し、機能切り換えを選択的に
一括して行う。
【００６３】また、機能切り換え手段ＫＫ１は、これら
ランドＬ１〜Ｌ３ならびに導通用チップによって構成さ
れていることになる。
【００６４】さらに、モジュール配線基板５のランドＬ
４は、実装されるすべてのメモリ１の機能切り換え用ピ
ンＦＰ１が重合するランドと所定の配線パターンによっ
て電気的に接続され、ランドＬ５は電源電圧Ｖｃｃに配
線パターンを介して電気的に接続され、ランドＬ６はグ
ランド電位Ｖｓｓに配線パターンを介して電気的に接続
されている。
【００６５】そして、ランドＬ４とランドＬ５との間ま
たはランドＬ４とランドＬ６との間に後述する導通用チ
ップを実装あるいは実装するのを省略し、機能切り換え
信号としてメモリ１に入力し、機能切り換えを選択的に
一括して行う。
【００６６】また、機能切り換え手段ＫＫ２は、これら
ランドＬ４〜Ｌ６ならびに導通用チップによって構成さ
れていることになる。
【００６７】さらに、導通用チップを実装するモジュー
ル配線基板５のランドＬ１〜Ｌ３，Ｌ４〜Ｌ６は、前述
したように、モジュールＩ／Ｏ端子ＭＴが位置していな
い一方の長辺側のコーナ部近傍に設けられているので金
属ケースなどによってケーシングされたメモリモジュー
ルＭＭであっても導通用チップの着脱を容易に行うこと
ができる。
【００６８】そして、図７に示すように、このモジュー
ル配線基板５にメモリ１やチップ部品などを実装するこ
とによって、いわゆる、８バイトＤＩＭＭ（Ｄｕａｌ
Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）であるメ
モリモジュールＭＭが構成されることになる。
【００６９】ここで、図７において、メモリ１の切り換
えは、ワード構成が、予め４Ｍ×４ビットに設定され、
機能の切り換えが、機能切り換え用ピンＦＰ０，ＦＰ１
に入力される機能切り換え信号によってリフレッシュサ
イクルが２ｋサイクル、読み出し方式がＦＡＳＴ ＰＡ
ＧＥとなるように選択されるものとする。
【００７０】前述したように、リフレッシュサイクルを
２ｋサイクル、読み出し方式をＦＡＳＴ ＰＡＧＥとす
る場合、図４から、機能切り換え用ピンＦＰ０に入力さ
れる機能切り換え信号はノンコネクト、機能切り換え用
ピンＦＰ１に入力される機能切り換え信号を電源電圧Ｖ
ｃｃにすればよいことになる。
【００７１】よって、機能切り換え用ピンＦＰ０はノン
コネクトであるので、ランドＬ１〜Ｌ３には、ジャンパ
や抵抗などのチップ部品である導通用チップの実装が省
略され、モジュール配線基板５に実装されたすべてのメ
モリ１の機能切り換え用ピンＦＰ０は一括してノンコネ
クト状態となる。
【００７２】また、機能切り換え用ピンＦＰ１には電源
電圧Ｖｃｃが入力されるので、ランドＬ４と電源電圧Ｖ
ｃｃと接続されているランドＬ５との間にジャンパや抵
抗などのチップ部品である導通用チップ（導通手段）Ｊ
Ｃが実装され、モジュール配線基板５に実装された全て
のメモリ１の機能切り換え用ピンＦＰ１に電源電圧Ｖｃ
ｃが入力される。
【００７３】よって、図８に示すように、すべてのメモ
リ１（図２）の機能切り換え用ピンＦＰ１に電源電圧Ｖ
ｃｃを供給する場合には、モジュール配線基板５（図
６）のランドＬ４とランドＬ５との間に導通用チップＪ
Ｃを実装するだけでよいことになる。
【００７４】ここで、このメモリモジュールＭＭにおけ
る結線状態を図９のブロックダイアグラムに示す。図９
に示すように、すべてのメモリ１の機能切り換え用ピン
ＦＰ１，ＦＰ０に入力される機能切り換え信号は、機能
切り換え手段ＫＫ１，ＫＫ２によって一括して選択的に
切り換えられることになる。
【００７５】次に、メモリモジュールＭＭが、ＳＯＤＩ
ＭＭ（Ｓｍａｌｌ ＯｕｔｌｉｎｅＤｕａｌ Ｉｎｌｉ
ｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）により構成されて
いる場合の実装例を図１０に示す。
【００７６】この場合も同様に、モジュール配線基板５
の表面５ａおよび裏面５ｂにそれぞれ所定の個数のＴＣ
Ｐ形のメモリ１が実装されて所定のメモリ構成を構成し
ており、メモリ１は、二段重ねに実装された積層構造と
なっている。
【００７７】また、モジュール配線基板５の表面５ａに
おける一方の長辺のコーナ部近傍には、前述した８バイ
トＤＩＭＭのメモリモジュールと同様に、メモリ１に設
けられた機能切り換え用ピンＦＰ０，ＦＰ１に機能切り
換え信号の状態を切り換える後述する導通用チップを実
装するランドＬ１，Ｌ３，Ｌ４，Ｌ５が設けられてい
る。
【００７８】そして、ランドＬ１は、実装されるすべて
のメモリ１の機能切り換え用ピンＦＰ０が重合するラン
ドと所定の配線パターンによって電気的に接続され、ラ
ンドＬ３は配線パターンを介してグランド電位Ｖｓｓに
電気的に接続されている。
【００７９】また、ランドＬ４は、実装されるすべての
メモリ１の機能切り換え用ピンＦＰ１が重合するランド
と所定の配線パターンによって電気的に接続され、ラン
ドＬ５は電源電圧Ｖｃｃに配線パターンを介して電気的
に接続されている。
【００８０】そして、ランドＬ１とランドＬ３との間あ
るいはランドＬ４とランドＬ５との間に導通用チップを
実装あるいは実装するのを省略し、機能切り換え信号と
してメモリ１に入力し、機能切り換えを選択的に一括し
て行う。
【００８１】さらに、ジャンパや抵抗などのチップ部品
である導通用チップＪＣを実装するモジュール配線基板
５のランドＬ１，Ｌ３あるいはランドＬ４，Ｌ５は、図
１０に示すように、モジュールＩ／Ｏ端子ＭＴが位置し
ていない一方の長辺側のコーナ部近傍に設けられ、金属
ケースなどによってケーシングされたメモリモジュール
であっても導通用チップの着脱を容易に行うことができ
る。
【００８２】また、ＳＯＤＩＭＭにより構成されたメモ
リモジュールに用いられるモジュール配線基板５は、図
１１（ａ）〜（ｅ）に示す規格によって形成されてい
る。
【００８３】さらに、メモリモジュールＭＭにおける結
線状態を図１２のブロックダイアグラムに示す。
【００８４】図１２に示すように、すべてのメモリ１の
機能切り換え用ピンＦＰ１に入力される機能切り換え信
号は、電源電圧Ｖｃｃまたはノンコネクトのいずれかを
機能切り換え手段ＫＫ１によって一括して選択的に切り
換えられ、すべてのメモリ１の機能切り換え用ピンＦＰ
０に入力される機能切り換え信号は、グランド電位Ｖｓ
ｓまたはノンコネクトのいずれかを機能切り換え手段Ｋ
Ｋ２によって一括して選択的に切り換えられる。
【００８５】よって、機能切り換え用ピンＦＰ０の入力
がノンコネクト（図１２では’ＯＦＦ’と示す）の場
合、読み出し方式はＦＡＳＴ ＰＡＧＥのモードとな
り、機能切り換え用ピンＦＰ０の入力がグランド電位Ｖ
ｓｓ（図１２では’ＯＮ’と示す）の場合、読み出し方
式はＥＤＯのモードとなる。
【００８６】また、機能切り換え用ピンＦＰ１の入力が
ノンコネクトの場合、リフレッシュサイクルは４Ｋサイ
クルとなり、機能切り換え用ピンＦＰ１の入力が電源電
圧Ｖｃｃ（図１２では’ＯＮ’と示す）の場合、リフレ
ッシュサイクルは２Ｋサイクルとなる。
【００８７】たとえば、読み出し方式をＥＤＯのモー
ド、リフレッシュサイクルを４Ｋサイクルとする場合、
機能切り換え用ピンＦＰ０の入力はグランド電位Ｖｓｓ
となり、機能切り換え用ピンＦＰ１の入力をノンコネク
トとすればよいので、図１０に示すように、ランドＬ１
とランドＬ３との間に導通用チップＪＣを実装し、ラン
ドＬ４，Ｌ５には導通チップＪＣの実装を省略すればよ
いことになる。
【００８８】ここでは、機能切り換え信号を電源電圧Ｖ
ｃｃまたはノンコネクトのいずれかまたはグランド電位
Ｖｓｓまたはノンコネクトのいずれかを機能切り換え手
段ＫＫ１，ＫＫ２によって選択的に切り換えたが、機能
切り換え手段ＫＫ１，ＫＫ２を電源電圧Ｖｃｃ、グラン
ド電位Ｖｓｓまたはノンコネクトから選択する構成と
し、それらの機能切り換え信号を組み合わせてメモリ１
における機能の切り換えを行うこともできる。
【００８９】それにより、本実施の形態１によれば、以
下の効果を得ることができる。
【００９０】（１）機能切り換え手段ＫＫ１，ＫＫ２に
よって実装されたすべてのメモリ１の機能切り換えを一
括して切り換えて設定することができるので、メモリモ
ジュールＭＭの機能切り換えを短時間で容易に行うこと
ができる。
【００９１】（２）メモリモジュールＭＭの組み立て仕
様を共通化することができるので、製品の開発効率を向
上でき、製品管理も容易に行うことができる。
【００９２】（３）機能切り換え手段ＫＫ１，ＫＫ２を
モジュール配線基板５のコーナ部またはその近傍に設け
ることにより、製品として完成したメモリモジュールで
あっても、容易に短時間でメモリ１の機能切り換えの作
業を行うことができ、生産性の自由度を大幅に向上させ
ることができる。
【００９３】（実施の形態２）図１３は、本発明の実施
の形態２によるメモリのピン配置図、図１４〜図１６
は、本発明の実施の形態２によるメモリを実装したメモ
リモジュールの結線説明図である。
【００９４】本実施の形態２においては、表面実装パッ
ケージの１種であるＴＣＰ形のＤＲＡＭ半導体装置から
なるメモリ１ａが、図１３に示すように、たとえば、３
６ピンの総ピン数により構成され、機能の切り換えを行
うボンディングパッドＢＰ１，ＢＰ０と接続された２，
３５ピンのアウタリードが機能切り換え用ピンＦＰ１，
ＦＰ０として設けられ、入力される機能切り換え信号の
状態により任意の機能が切り換えられる。
【００９５】また、メモリ１ａには、ワード構成を切り
換えるボンディングパッドＢＰ３，ＢＰ２と接続された
１７，２０ピンのアウタリードがワード構成切り換え用
ピン（ワード構成切り換え用外部端子）ＦＰ３，ＦＰ２
として設けられており、これらに入力されるワード構成
切り換え信号の状態により、任意のワード構成が切り換
えられる。
【００９６】さらに、メモリ１ａにおいて、ＩＯ０〜Ｉ
Ｏ７はデータ入出力用のピン、ＷＥはアクセスがリード
かライトかを指定する信号用のピン、Ａ０〜Ａ１１はア
ドレス入力用のピン、ＲＡＳ、ＣＡＳは行と列の選択信
号用のピン、ＯＥはリード時にデータ出力信号、データ
入出力信号の状態を制御する信号用のピン、Ｖｃｃは電
源電圧Ｖｃｃ用のピンおよびＶｓｓは基準電位であるグ
ランド電位用のピンとなっている。
【００９７】次に、メモリ１ａにおける内部結線構造に
ついて具体的に説明する。
【００９８】まず、メモリ１ａは、たとえば、前記した
図４に示すように、リフレッシュ動作のサイクルである
リフレッシュサイクルの切り換え、ＦＡＳＴ ＰＡＧＥ
とＥＤＯとの読み出し方式の切り換えからなる機能の切
り換えを機能切り換え用ピンＦＰ１，ＦＰ０に入力され
る機能切り換え信号に基づいて任意の行うことができ、
４Ｍ×１ビット、４Ｍ×４ビット、４Ｍ×８ビットの３
種類のワード構成の切り換えをワード構成切り換え用ピ
ンＦＰ３，ＦＰ２に入力されるワード構成切り換え信号
によって行うことができる。
【００９９】また、メモリ１ａにおけるこれら機能の切
り換えは、図１３に示す２，３５ピンの機能切り換え用
ピンＦＰ１，ＦＰ０に機能切り換え信号となる電源電圧
Ｖｃｃ、グランド電位Ｖｓｓまたはノンコネクトから選
択された信号を入力し、それらを図４に示すように組み
合わせることにより行う。
【０１００】さらに、メモリ１ａのワード構成の切り換
えも、同様に、ワード構成を切り換える１７，２０ピン
のワード構成切り換え用ピンＦＰ３，ＦＰ２に、ワード
構成切り換え信号となる電源電圧Ｖｃｃ、グランド電位
Ｖｓｓまたはノンコネクトから選択された信号を入力
し、それらを図４に示すように組み合わせることにより
行う。
【０１０１】ここで、図１４〜図１７を用いてメモリ１
ａの機能切り換えおよびワード構成の切り換えを切り換
える方法について説明する。また、図１１〜図１７は実
際の実装配置を説明するものではなく、メモリモジュー
ルにおけるメモリ１ａの結線状態を模式的に示したもの
である。
【０１０２】まず、図１４において、メモリ１ａの実装
基板には、予め所定のワード構成に対応する配線が施さ
れ専用のモジュール配線基板（専用プリント配線基板）
６が用いられる。
【０１０３】また、モジュール配線基板６には、機能切
り換え用ピンＦＰ１，ＦＰ０およびワード構成切り換え
用ピンＦＰ３，ＦＰ２が設けられたメモリ１ａが実装さ
れている。
【０１０４】さらに、モジュール配線基板６は、所定の
ワード構成が設定されるように、メモリ１ａのワード構
成切り換え用ピンＦＰ３，ＦＰ２にノンコネクト、電源
電圧Ｖｃｃまたはグランド電位Ｖｓｓにおける所定のワ
ード切り換え信号が入力される配線パターン（ワード構
成設定配線）ＨＰ１の配線が施されている。
【０１０５】また、モジュール配線基板６には、メモリ
１ａの機能切り換え用ピンＦＰ０に入力されるノンコネ
クト、電源電圧Ｖｃｃまたはグランド電位Ｖｓｓから選
択された機能切り換え信号を任意に切り換える機能切り
換え手段ＫＫ１ならびにメモリ１ａの機能切り換え用ピ
ンＦＰ１に入力され、同じくノンコネクト、電源電圧Ｖ
ｃｃまたはグランド電位Ｖｓｓのいずれかから選択され
る機能切り換え信号を任意に切り換える機能切り換え手
段ＫＫ２が設けられている。
【０１０６】そして、モジュール配線基板６に実装され
たすべてのメモリ１ａの機能切り換え用ピンＦＰ０，Ｆ
Ｐ１は、それぞれ機能切り換え手段ＫＫ１，ＫＫ２に接
続されるように配線パターンＨＰによって配線が施され
ている。
【０１０７】よって、これら機能切り換え手段ＫＫ１，
ＫＫ２によって前述した機能切り換え信号を任意に切り
換え、図４に示す読み出し方式およびリフレッシュサイ
クルからなる機能を任意に切り換え設定することができ
る。
【０１０８】それにより、機能切り換え手段ＫＫ１，Ｋ
Ｋ２によって、メモリ１ａに実装前であっても実装後で
あっても任意にメモリ１ａの機能を切り換えて設定変更
することができる。
【０１０９】次に、図１５においては、メモリ１ａを実
装する専用のモジュール配線基板６に任意のワード構成
が設定されるように、メモリ１ａのワード構成切り換え
用ピンＦＰ３，ＦＰ２に、ノンコネクト、電源電圧Ｖｃ
ｃまたはグランド電位Ｖｓｓのいずれかをワード構成切
り換え信号として任意に切り換えるワード構成切り換え
手段ＷＫ１，ＷＫ２が設けられている。
【０１１０】また、モジュール配線基板６には、同様
に、メモリ１ａの機能切り換え用ピンＦＰ０，ＦＰ１に
前述した機能切り換え信号を任意に切り換える機能切り
換え手段ＫＫ１，ＫＫ２が設けられている。
【０１１１】そして、モジュール配線基板６に実装され
たすべてのメモリ１ａの機能切り換え用ピンＦＰ０，Ｆ
Ｐ１は、それぞれ機能切り換え手段ＫＫ１，ＫＫ２に接
続されるように配線パターンＨＰによって配線が施さ
れ、すべてのメモリ１ａのワード構成切り換え用ピンＦ
Ｐ２，ＦＰ３は、それぞれワード構成切り換え手段ＷＫ
１，ＷＫ２に接続されるように配線パターンＨＰによっ
て配線が施されている。
【０１１２】よって、これら機能切り換え手段ＫＫ１，
ＫＫ２によって機能切り換え信号を任意に切り換え、図
４に示す読み出し方式およびリフレッシュサイクルから
なる機能を任意に切り換えて設定する。
【０１１３】また、モジュール配線基板６に対応したワ
ード構成にメモリ１ａが切り換わり設定されるようにワ
ード構成切り換え手段ＷＫ１，ＷＫ２によってワード構
成切り換え信号を切り換える。
【０１１４】それにより、機能切り換え手段ＫＫ１，Ｋ
Ｋ２およびワード構成切り換え手段ＷＫ１，ＷＫ２によ
って、メモリ１ａの実装前であっても実装後であっても
任意にメモリ１ａの機能ならびにワード構成を切り換え
て設定変更することができる。
【０１１５】また、モジュール配線基板にワード構成を
切り換えるワード構成切り換え手段だけを設け、機能の
切り換えは、予め所定の機能が切り換えられて設定され
るように実装されるメモリの機能切り換え用ピンに所定
の機能切り換え信号が入力される配線パターンの配線を
施し、ワード構成を切り換えて設定だけを任意に行うよ
うにしてもよい。
【０１１６】この場合も、切り換えて設定されるワード
構成および機能に対応する専用のモジュール配線基板が
用意され、この専用のモジュール配線基板にメモリが実
装されることになる。
【０１１７】次に、図１６においては、メモリ１ａを実
装する専用のモジュール配線基板６に予め設定されたワ
ード構成切り換え信号がワード構成切り換え用ピンＦＰ
３，ＦＰ２に入力されるように配線された配線パターン
ＨＰ１ならびに予め設定された機能切り換え信号が機能
切り換え用ピンＦＰ１，ＦＰ０に入力されるように配線
された配線パターン（機能設定配線）ＨＰ２が形成され
ている。
【０１１８】そして、予め所定の機能および所定のワー
ド構成が切り換えられて設定された専用のモジュール配
線基板６を選択し、選択したモジュール配線基板６にメ
モリ１ａを実装することにより、自動的にメモリ１ａの
機能およびワード構成の切り換えが行われ、設定される
ことになる。
【０１１９】また、前述した機能切り換え手段ＫＫ１
は、メモリ１ａに設けられた機能切り換え用ピンＦＰ０
（図１３）に機能切り換え信号の状態を切り換える導通
用チップおよびその導通用チップを実装する実装ランド
によって構成されている。
【０１２０】さらに、これらの実装ランドは、機能切り
換え用ピンＦＰ０が重合するランドと所定の配線パター
ンによって電気的に接続された機能ランド、配線パター
ンを介して電源電圧Ｖｃｃに電気的に接続された電源ラ
ンドならびに配線パターンを介してグランド電位Ｖｓｓ
に電気的に接続されたグランドランドにより構成されて
いる。
【０１２１】同様に、機能切り換え手段ＫＫ１も、メモ
リ１ａに設けられた機能切り換え用ピンＦＰ１（図１
３）に機能切り換え信号の状態を切り換える導通用チッ
プおよびその導通用チップを実装する実装ランドによっ
て構成されており、これら実装ランドは、機能切り換え
用ピンＦＰ１が重合するランドと所定の配線パターンに
よって電気的に接続された機能ランド、配線パターンを
介して電源電圧Ｖｃｃに電気的に接続された電源ランド
ならびに配線パターンを介してグランド電位Ｖｓｓに電
気的に接続されたグランドランドにより構成されてい
る。
【０１２２】そして、機能ランドと電源ランドとの間ま
たは機能ランドとグランドランドとの間に導通用チップ
を実装あるいは実装するのを省略し、電源電圧Ｖｃｃ、
グランド電位Ｖｓｓまたはノンコネクトのいずれかを任
意に選択して機能切り換え信号としてメモリ１ａに入力
し、機能切り換えを選択的に一括して行う。
【０１２３】次に、前述したワード構成切り換え手段Ｗ
Ｋ１は、メモリ１ａに設けられたワード構成切り換え用
ピンＦＰ２（図１３）に機能切り換え信号の状態を切り
換える導通用チップ（導通手段）およびその導通用チッ
プを実装する実装ランドによって構成されている。
【０１２４】さらに、これらの実装ランドは、ワード構
成切り換え用ピンＦＰ２が重合するランドと所定の配線
パターンによって電気的に接続されたワードランド（第
４の接続部）、配線パターンを介して電源電圧Ｖｃｃに
電気的に接続された電源ランド（第５の接続部）ならび
に配線パターンを介してグランド電位Ｖｓｓに電気的に
接続されたグランドランド（第６の接続部）により構成
されている。
【０１２５】また、ワード構成切り換え手段ＷＫ２も、
メモリ１ａに設けられたワード構成切り換え用ピンＦＰ
３（図１３）に機能切り換え信号の状態を切り換える導
通用チップおよびその導通用チップを実装する実装ラン
ドによって構成されている。
【０１２６】これらの実装ランドも、同様に、ワード構
成切り換え用ピンＦＰ２が重合するランドと所定の配線
パターンによって電気的に接続されたワードランド、配
線パターンを介して電源電圧Ｖｃｃに電気的に接続され
た電源ランドならびに配線パターンを介してグランド電
位Ｖｓｓに電気的に接続されたグランドランドにより構
成されている。
【０１２７】そして、ワードランドと電源ランドとの間
またはワードランドとグランドランドとの間に導通用チ
ップを実装あるいは実装するのを省略し、ワード構成切
り換え信号としてメモリ１ａに入力し、ワード構成の切
り換えを選択的に一括して行う。
【０１２８】また、前述した導通用チップを実装する実
装ランドは、モジュール配線基板６のコーナ部近傍に配
置することによって、金属ケースなどによってケーシン
グされたメモリモジュールであっても導通用チップの着
脱を容易に行うことができる。
【０１２９】それにより、本実施の形態２によれば、以
下の効果を得ることができる。
【０１３０】（１）機能切り換え手段ＫＫ１，ＫＫ２、
ワード構成切り換え手段ＷＫ１，ＷＫ２によって実装さ
れたすべてのメモリ１ａの機能およびワード構成の切り
換えを一括して行うことができるので、メモリモジュー
ルＭＭの機能切り換えを短時間で容易に行うことができ
る。
【０１３１】（２）上記（１）により、メモリ１ａに用
いられるフィルムの仕様を共通化することができるの
で、コストを低減させ、且つ生産性を向上させることが
できる。
【０１３２】（３）メモリモジュールＭＭの組み立て仕
様を共通化することができるので、製品の開発効率を向
上でき、製品管理も容易に行うことができる。
【０１３３】（４）機能切り換え手段ＫＫ１，ＫＫ２な
らびにワード構成切り換え手段ＷＫ１，ＷＫ２をモジュ
ール配線基板６のコーナ部またはその近傍に設けること
により、製品として完成したメモリモジュールであって
も、容易に短時間でメモリ１ａの機能切り換えの作業を
行うことができる。
【０１３４】また、本実施の形態２では、ＴＣＰ形のメ
モリ１ａについて記載したが、たとえば、半導体チップ
とほぼ同じ外径寸法のパッケージからなるＣＳＰ（Ｃｈ
ｉｐＳｉｚｅ Ｐａｃｋａｇｅ）形などのＢＧＡ（Ｂａ
ｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造のメモリやＳＯＪ
（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−ｌｅａｄｅｄＰａ
ｃｋａｇｅ）形などのＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉ
ｐ）構造からなるメモリを用いてメモリモジュールを構
成してもよい。
【０１３５】たとえば、ＣＳＰ形のメモリ１ｂにおいて
は、図１７に示すように、所定のピンが、機能の切り換
えを行う機能切り換え用ピンＦＰ１，ＦＰ０ならびにワ
ード構成を切り換えるワード構成切り換え用ピンＦＰ
３，ＦＰ２として割り付けられる。
【０１３６】また、これらメモリ１ｂを実装するモジュ
ール配線基板には、同様に、機能切り換え手段、ワード
構成切り換え手段が設けられ、機能切り換え用ピンＦＰ
１，ＦＰ０に機能切り換え信号を入力し、ワード構成切
り換え用ピンＦＰ３，ＦＰ２にワード構成切り換え信号
を入力することによって、任意に機能およびワード構成
の切り換えを行うことができる。
【０１３７】次に、たとえば、ＳＯＪ形のメモリ１ｃに
おいては、図１８に示すように、所定のピンが、機能の
切り換えを行う機能切り換え用ピンＦＰ１，ＦＰ０なら
びにワード構成を切り換えるワード構成切り換え用ピン
ＦＰ３，ＦＰ２として割り付けられており、それら機能
切り換え用ピンＦＰ１，ＦＰ０ならびにワード構成切り
換え用ピンＦＰ３，ＦＰ２が、それぞれ半導体チップ２
に設けられたボンディングパッドである所定の機能切り
換え用パッドＢＰ１，ＢＰ０、ワード構成切り換え用パ
ッドＢＰ３，ＢＰ２とボンディングワイヤＷによって電
気的に接続されている。
【０１３８】また、メモリ１ｃを実装するモジュール配
線基板には、同様に、機能切り換え手段、ワード構成切
り換え手段が設けられ、機能切り換え用ピンＦＰ１，Ｆ
Ｐ０に機能切り換え信号を入力し、ワード構成切り換え
用ピンＦＰ３，ＦＰ２にワード構成切り換え信号を入力
することによって、任意に機能およびワード構成の切り
換えを行うことができる。
【０１３９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１４０】たとえば、前記実施の形態１，２では、機
能切り換え信号、ワード構成切り換え信号は、機能切り
換え手段やワード構成切り換え手段によって一括してメ
モリモジュールに実装されたすべてのメモリに供給され
ていたが、一括してメモリモジュールに実装されたすべ
てのメモリに機能切り換え信号、ワード構成切り換え信
号を供給するのではなく、２、３個のメモリ毎に機能切
り換え手段、ワード構成切り換え手段を設けるようにし
てもよい。
【０１４１】また、前記実施の形態１，２においては、
チップ部品であるジャンパや抵抗などの導通用チップを
選択的に着脱して接続先を切り換えていたが、モジュー
ル配線基板に、たとえば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの半
導体装置を用いて、メモリの機能切り換え用ピンに入力
される機能切り換え信号やワード構成切り換え用ピンに
入力されるワード構成切り換え信号を選択して切り換え
るようにしてもよい。
【０１４２】この場合、ＥＥＰＲＯＭの所定のピンは、
モジュール配線基板に実装されている各々のメモリの機
能切り換え用ピンと配線パターンにより電気的に接続が
行われている。
【０１４３】また、ＥＥＰＲＯＭには、予めそれぞれの
メモリが、所定の機能となるようにプログラムが入力さ
れており、ＥＥＰＲＯＭは、そのプログラムに基づいて
機能切り換え用ピン、ワード構成切り換え用ピンと接続
されている所定のピンの電気的なレベルを電源電圧、グ
ランド電位あるいはノンコネクトのいずれかにすること
により、メモリの機能、ワード構成の切り換えを行う。
【０１４４】さらに、前記実施の形態１，２では、機能
切り換え用ピン、ワード構成切り換え用ピンをノンコネ
クトとする場合、その機能切り換え用ピンと接続されて
いる導通用チップを未実装としたが、ノンコネクトとな
る機能切り換え用ピン、ワード構成切り換え用ピンをパ
ッケージ端部からリード切断工程で切り落とし、メモリ
を実装するランドと接続させないことによりノンコネク
ト状態としてもよい。
【０１４５】また、前記実施の形態１，２において、メ
モリの機能の切り換えは、リフレッシュサイクルならび
にＦＡＳＴ ＰＡＧＥとＥＤＯからなる読み出し方式で
あったが、たとえば、ＤＲＡＭ動作モードやシンクロナ
スＤＲＡＭ動作モードの切り換えなどさまざまな切り換
えを機能切り換え手段によって外部から行うようにして
もよい。
【０１４６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１４７】（１）本発明によれば、メモリモジュール
の組立仕様を共通化でき、半導体装置の機能別の管理を
不要とすることができる。
【０１４８】（２）また、本発明では、メモリモジュー
ルの完成後であっても半導体装置の機能を任意に切り換
えることができるので、プリント配線基板の仕様を統一
でき、仕様変更などにもフレキシブルに対応することが
できる。
【０１４９】（３）さらに、本発明においては、ジャン
パまたは抵抗などの導通手段を選択的に着脱することに
より、低コストで容易に半導体装置の機能を切り換える
ことができる。
【０１５０】（４）また、本発明によれば、上記（１）
〜（３）により、半導体装置の製品開発の効率ならびに
生産性を大幅に向上させることができ、且つ製品管理を
容易にさせることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるメモリの要部の構
造説明図である。
【図２】本発明の実施の形態１によるメモリのピン配置
図である。
【図３】本発明の実施の形態１によるメモリの内部結線
を示す説明図である。
【図４】本発明の実施の形態１によるメモリの機能およ
びワード構成の切り換えの説明図である。
【図５】本発明の実施の形態１によるメモリを実装した
メモリモジュールの結線説明図である。
【図６】本発明の実施の形態１によるメモリを実装する
モジュール配線基板の配線図である。
【図７】本発明の実施の形態１によるメモリを実装した
モジュール配線基板の実装図である。
【図８】本発明の実施の形態１によるメモリの機能切り
換えを行うジャンパの実装例を示す説明図である。
【図９】本発明の実施の形態１によるメモリモジュール
のブロックダイアグラム図である。
【図１０】本発明の他の実施の形態によるメモリを実装
したモジュール配線基板の実装図である。
【図１１】（ａ）〜（ｅ）は、本発明の他の実施の形態
によるモジュール配線基板の規格図である。
【図１２】本発明の他の実施の形態によるメモリモジュ
ールのブロックダイアグラム図である。
【図１３】本発明の実施の形態２によるメモリのピン配
置図である。
【図１４】本発明の実施の形態２によるメモリを実装し
たメモリモジュールの結線説明図である。
【図１５】本発明の実施の形態２によるメモリを実装し
たメモリモジュールの結線説明図である。
【図１６】本発明の実施の形態２によるメモリを実装し
たメモリモジュールの結線説明図である。
【図１７】本発明の他の実施の形態によるメモリのピン
配置図である。
【図１８】本発明の他の実施の形態２によるメモリの内
部結線を示す説明図である。
【符号の説明】
１ メモリ １ａ メモリ １ｂ メモリ １ｃ メモリ ２ 半導体チップ ３ フィルム ４ 配線 ４ａ インナリード ４ｂ アウタリード ５ モジュール配線基板（プリント配線基板） ５ａ 表面 ５ｂ 裏面 ６ モジュール配線基板（専用プリント配線基板） ＢＰ ボンディングパッド ＢＰ０〜ＢＰ３ ボンディングパッド ＦＰ０，ＦＰ１ 機能切り換え用ピン（機能切り換え用
外部端子） ＦＰ２，ＦＰ３ ワード構成切り換え用ピン（ワード構
成切り換え用外部端子） ＫＫ１，ＫＫ２ 機能切り換え手段 ＷＫ１，ＷＫ２ ワード構成切り換え手段 Ｌ１ ランド（第１の接続部） Ｌ２ ランド（第２の接続部） Ｌ３ ランド（第３の接続部） Ｌ４ ランド（第１の接続部） Ｌ５ ランド（第２の接続部） Ｌ６ ランド（第３の接続部） ＭＭ メモリモジュール ＭＴ モジュールＩ／Ｏ端子 ＪＣ 導通用チップ（導通手段） ＨＰ 配線パターン ＨＰ１ 配線パターン（ワード構成設定配線） ＨＰ２ 配線パターン（機能設定配線） Ｗ ボンディングワイヤ Ｖｃｃ 電源電圧 Ｖｓｓ グランド電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 常田 健祐 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 機能切り換え信号の状態により機能の切
    り換えが行われる機能切り換え用外部端子を設けた半導
    体装置と、 少なくとも１個の前記半導体装置が実装され、前記機能
    切り換え用外部端子に入力される任意の機能切り換え信
    号を選択する機能切り換え手段を設けたプリント配線基
    板とよりなることを特徴とするメモリモジュール。
  2. 【請求項２】 請求項１記載のメモリモジュールにおい
    て、 前記機能切り換え手段が、 前記プリント配線基板に設けられ、前記プリント配線基
    板に実装された前記半導体装置の前記機能切り換え用外
    部端子と電気的に接続された第１の接続部と、 前記プリント配線基板に設けられ、電源電圧に接続され
    た第２の接続部と、 前記プリント配線基板に設けられ、基準電位に接続され
    た第３の接続部とを備え、 前記第１の接続部と前記第２の接続部との間または前記
    第１の接続部と前記第３の接続部との間に導通手段を実
    装あるいは実装を省略し、前記機能切り換え用外部端子
    に入力される機能切り換え信号を一括して切り換える手
    段であることを特徴とするメモリモジュール。
  3. 【請求項３】 請求項１記載のメモリモジュールにおい
    て、前記機能切り換え手段を、前記プリント配線基板の
    コーナ部またはその近傍に配置したことを特徴とするメ
    モリモジュール。
  4. 【請求項４】 請求項１記載のメモリモジュールにおい
    て、前記機能切り換え手段によって切り換えられる前記
    半導体装置の機能が、読み出し方式であることを特徴と
    するメモリモジュール。
  5. 【請求項５】 請求項１記載のメモリモジュールにおい
    て、前記機能切り換え手段によって切り換えられる前記
    半導体装置の機能が、リフレッシュサイクルであること
    を特徴とするメモリモジュール。
  6. 【請求項６】 請求項１記載のメモリモジュールにおい
    て、前記機能切り換え手段によって切り換えられる前記
    半導体装置の機能が、読み出し方式およびリフレッシュ
    サイクルであることを特徴とするメモリモジュール。
  7. 【請求項７】 請求項１記載のメモリモジュールにおい
    て、前記半導体装置に、ワード構成切り換え信号の状態
    によりワード構成の切り換えが行われるワード構成切り
    換え用外部端子を設け、前記プリント配線基板に、予め
    設定されたワード構成切り換え信号を前記ワード構成切
    り換え用外部端子に入力するワード構成設定配線を設け
    たことを特徴とするメモリモジュール。
  8. 【請求項８】 ワード構成切り換え信号の状態によりワ
    ード構成の切り換えが行われるワード構成切り換え用外
    部端子を設けた半導体装置と、 少なくとも１個の前記半導体装置が実装され、切り換え
    られた前記半導体装置のワード構成に対応する専用の配
    線を設けた専用プリント配線基板とよりなることを特徴
    とするメモリモジュール。
  9. 【請求項９】 請求項８記載のメモリモジュールにおい
    て、前記専用プリント配線基板に、前記ワード構成切り
    換え用外部端子に入力される任意のワード構成切り換え
    信号を選択するワード構成切り換え手段を設けたことを
    特徴とするメモリモジュール。
  10. 【請求項１０】 請求項９記載のメモリモジュールにお
    いて、前記ワード構成切り換え手段が、前記専用プリン
    ト配線基板に配線され、前記半導体装置を実装すること
    により所定のワード構成切り換え信号が前記ワード構成
    切り換え用外部端子に入力され、所定のワード構成に切
    り換えられるワード構成設定配線よりなることを特徴と
    するメモリモジュール。
  11. 【請求項１１】 請求項９記載のメモリモジュールにお
    いて、 前記ワード構成切り換え手段が、 前記専用プリント配線基板に設けられ、前記専用プリン
    ト配線基板に実装された前記半導体装置の前記ワード構
    成切り換え用外部端子と電気的に接続された第４の接続
    部と、 前記専用プリント配線基板に設けられ、電源電圧に接続
    された第５の接続部と、 前記専用プリント配線基板に設けられ、基準電位に接続
    された第６の接続部とを備え、 前記第４の接続部と前記第５の接続部との間または前記
    第４の接続部と前記第６の接続部との間に導通手段を実
    装あるいは実装を省略し、前記ワード構成切り換え用外
    部端子に入力されるワード構成切り換え信号を一括して
    切り換える手段であることを特徴とするメモリモジュー
    ル。
  12. 【請求項１２】 請求項８記載のメモリモジュールにお
    いて、前記半導体装置に、機能切り換え信号の状態によ
    り機能の切り換えが行われる機能切り換え用外部端子を
    設け、前記専用プリント配線基板に、前記機能切り換え
    用外部端子に入力される任意の機能切り換え信号を選択
    する機能切り換え手段を設けたことを特徴とするメモリ
    モジュール。
  13. 【請求項１３】 請求項１２記載のメモリモジュールに
    おいて、 前記機能切り換え手段が、 前記専用プリント配線基板に設けられ、前記専用プリン
    ト配線基板に実装された前記半導体装置の前記機能切り
    換え用外部端子と電気的に接続された第１の接続部と、 前記専用プリント配線基板に設けられ、電源電圧に接続
    された第２の接続部と、 前記専用プリント配線基板に設けられ、基準電位に接続
    された第３の接続部とを備え、 前記第１の接続部と前記第２の接続部との間または前記
    第１の接続部と前記第３の接続部との間に導通手段を実
    装あるいは実装を省略し、前記機能切り換え用外部端子
    に入力される機能切り換え信号を一括して切り換える手
    段であることを特徴とするメモリモジュール。
  14. 【請求項１４】 請求項１２記載のメモリモジュールに
    おいて、前記機能切り換え手段によって切り換えられる
    前記半導体装置の機能が、読み出し方式であることを特
    徴とするメモリモジュール。
  15. 【請求項１５】 請求項１２載のメモリモジュールにお
    いて、前記機能切り換え手段によって切り換えられる前
    記半導体装置の機能が、リフレッシュサイクルであるこ
    とを特徴とするメモリモジュール。
  16. 【請求項１６】 請求項１２記載のメモリモジュールに
    おいて、前記機能切り換え手段によって切り換えられる
    前記半導体装置の機能が、読み出し方式およびリフレッ
    シュサイクルであることを特徴とするメモリモジュー
    ル。
  17. 【請求項１７】 請求項１２記載のメモリモジュールに
    おいて、前記機能切り換え手段が、前記専用プリント配
    線基板に配線され、前記半導体装置を実装することによ
    り所定の機能切り換え信号が前記機能切り換え用外部端
    子に入力され、所定の機能に切り換える機能設定配線よ
    りなることを特徴とするメモリモジュール。
  18. 【請求項１８】 ワード構成切り換え用外部端子に入力
    されたワード構成切り換え信号に基づいて所定のワード
    構成の切り換えを行う半導体装置と、複数のワード構成
    に対応する複数種の専用プリント配線基板とを用意し、
    前記複数種の専用プリント配線基板から、要求される前
    記半導体装置のワード構成に対応する１つの前記専用プ
    リント配線基板を選択する工程と、 選択された前記専用プリント配線基板に前記半導体装置
    を実装する工程とを有したことを特徴とするメモリモジ
    ュールの製造方法。
  19. 【請求項１９】 ワード構成切り換え用外部端子に入力
    されたワード構成切り換え信号に基づいてワード構成の
    切り換えを行い、機能切り換え用外部端子に入力された
    機能切り換え信号に基づいて機能の切り換えを行う半導
    体装置と、導通手段を実装あるいは実装を省略すること
    により前記機能切り換え用外部端子に入力する任意の機
    能切り換え信号を選択する機能切り換え手段が設けら
    れ、複数のワード構成に対応する複数種の専用プリント
    配線基板とを用意し、前記複数種の専用プリント配線基
    板から、要求される前記半導体装置のワード構成に対応
    する１つの前記専用プリント配線基板を選択する工程
    と、 選択された前記専用プリント配線基板に前記半導体装置
    を実装する工程と、 前記導通手段を実装あるいは実装を省略し、任意の機能
    を選択的に切り換える工程とを有したことを特徴とする
    メモリモジュールの製造方法。
  20. 【請求項２０】 ワード構成切り換え用外部端子に入力
    されたワード構成切り換え信号に基づいて所定のワード
    構成の切り換えを行い、機能切り換え用外部端子に入力
    された機能切り換え信号に基づいて所定の機能の切り換
    えを行う半導体装置と、複数のワード構成ならびに複数
    の機能の切り換えに対応する複数種の専用プリント配線
    基板とを用意し、前記複数種の専用プリント配線基板か
    ら、要求される前記半導体装置のワード構成および機能
    の切り換えに対応する１つの前記専用プリント配線基板
    を選択する工程と、 選択された前記専用プリント配線基板に前記半導体装置
    を実装する工程とを有したことを特徴とするメモリモジ
    ュールの製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653727B2 (en) * 2002-04-17 2003-11-25 Samsung Electronics Co., Ltd. Semiconductor chip package with direction-flexible mountability
US6812565B2 (en) 2002-01-07 2004-11-02 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
JP2006303490A (ja) * 2005-04-18 2006-11-02 Hewlett-Packard Development Co Lp 所定のピン配列を有するメモリモジュール
JP2007525769A (ja) * 2004-03-02 2007-09-06 インテル コーポレイション 両面ｄｉｍｍ配置用の交換可能接続アレイ
JP2009223854A (ja) * 2008-03-19 2009-10-01 Renesas Technology Corp 半導体装置及びデータプロセッサ

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
JP3718008B2 (ja) * 1996-02-26 2005-11-16 株式会社日立製作所 メモリモジュールおよびその製造方法
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
TW465784U (en) * 2000-04-26 2001-11-21 Accusys Inc Disk array system controller
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US7371609B2 (en) * 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US6956284B2 (en) * 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7656678B2 (en) * 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7202555B2 (en) * 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
JP2006004559A (ja) * 2004-06-18 2006-01-05 Elpida Memory Inc 半導体記憶装置
US7547213B2 (en) * 2004-08-26 2009-06-16 Micron Technology, Inc. Memory modules and methods for manufacturing memory modules
US20060261449A1 (en) * 2005-05-18 2006-11-23 Staktek Group L.P. Memory module system and method
US7468893B2 (en) * 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
US7289327B2 (en) * 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7443023B2 (en) * 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US20060050492A1 (en) * 2004-09-03 2006-03-09 Staktek Group, L.P. Thin module system and method
US20060053345A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Thin module system and method
US20060049513A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Thin module system and method with thermal management
US7606050B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Compact module system and method
US7324352B2 (en) * 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US7522421B2 (en) * 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US7606040B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Memory module system and method
US7606049B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Module thermal management system and method
US7760513B2 (en) * 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7423885B2 (en) * 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US20060055024A1 (en) * 2004-09-14 2006-03-16 Staktek Group, L.P. Adapted leaded integrated circuit module
US20060072297A1 (en) * 2004-10-01 2006-04-06 Staktek Group L.P. Circuit Module Access System and Method
US20060118936A1 (en) * 2004-12-03 2006-06-08 Staktek Group L.P. Circuit module component mounting system and method
US20060175693A1 (en) * 2005-02-04 2006-08-10 Staktek Group, L.P. Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit
US20060244114A1 (en) * 2005-04-28 2006-11-02 Staktek Group L.P. Systems, methods, and apparatus for connecting a set of contacts on an integrated circuit to a flex circuit via a contact beam
US20060250780A1 (en) * 2005-05-06 2006-11-09 Staktek Group L.P. System component interposer
US7872892B2 (en) * 2005-07-05 2011-01-18 Intel Corporation Identifying and accessing individual memory devices in a memory channel
US7511969B2 (en) * 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
KR100834826B1 (ko) * 2007-01-25 2008-06-03 삼성전자주식회사 취급손상을 줄인 집적회로 모듈의 구조 및 모듈의 종단저항 배치방법
US7925844B2 (en) * 2007-11-29 2011-04-12 Micron Technology, Inc. Memory register encoding systems and methods
KR102201566B1 (ko) * 2017-08-18 2021-01-11 주식회사 엘지화학 맞춤형 bms 모듈 및 그 설계 방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4007452A (en) * 1975-07-28 1977-02-08 Intel Corporation Wafer scale integration system
JPS5975494A (ja) 1982-10-25 1984-04-28 Hitachi Ltd 半導体記憶装置
JPS6159682A (ja) 1984-08-31 1986-03-27 Nippon Telegr & Teleph Corp <Ntt> 可変ビツト長メモリ
FR2576131B1 (fr) * 1985-01-17 1987-03-20 Dassault Electronique Dispositif d'enregistrement/lecture a memoire electronique modulaire
CN86202891U (zh) 1986-04-30 1986-10-29 余卫民 多功能电风扇控制装置
US5015885A (en) * 1986-09-19 1991-05-14 Actel Corporation Reconfigurable programmable interconnect architecture
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5283885A (en) * 1988-09-09 1994-02-01 Werner Hollerbauer Storage module including a refresh device for storing start and stop refresh addresses
JPH0299394A (ja) * 1988-10-06 1990-04-11 Nec Corp メモリーカードモジュール
KR930007682B1 (ko) * 1990-02-27 1993-08-18 삼성전자 주식회사 메모리공유 다중프로세서 시스템
JPH04130763A (ja) 1990-09-21 1992-05-01 Toshiba Corp 薄型メモリモジュール
JP3107240B2 (ja) * 1991-08-29 2000-11-06 川崎製鉄株式会社 メモリモジュール及びその不良ビットテーブル設定方法
US5576554A (en) * 1991-11-05 1996-11-19 Monolithic System Technology, Inc. Wafer-scale integrated circuit interconnect structure architecture
US5319591A (en) * 1991-12-26 1994-06-07 Oki Electric Industry Co., Ltd. Memory module
US5280193A (en) 1992-05-04 1994-01-18 Lin Paul T Repairable semiconductor multi-package module having individualized package bodies on a PC board substrate
US5272664A (en) * 1993-04-21 1993-12-21 Silicon Graphics, Inc. High memory capacity DRAM SIMM
KR950012290B1 (ko) 1993-05-14 1995-10-16 삼성전자주식회사 메모리 모듈
US5524231A (en) * 1993-06-30 1996-06-04 Intel Corporation Nonvolatile memory card with an address table and an address translation logic for mapping out defective blocks within the memory card
DE4423567C2 (de) * 1994-07-05 1998-09-03 Siemens Ag Modulkarte
US5513135A (en) * 1994-12-02 1996-04-30 International Business Machines Corporation Synchronous memory packaged in single/dual in-line memory module and method of fabrication
US5576568A (en) * 1995-01-18 1996-11-19 Actel Corporation Single-transistor electrically-alterable switch employing fowler nordheim tunneling for program and erase
US5768173A (en) * 1995-11-11 1998-06-16 Samsung Electronics Co., Ltd. Memory modules, circuit substrates and methods of fabrication therefor using partially defective memory devices
KR0158489B1 (ko) * 1995-12-20 1998-12-15 김광호 반도체 메모리 디바이스의 구분방법
JPH09180430A (ja) * 1995-12-28 1997-07-11 Fujitsu Ltd メモリカード
US5966724A (en) * 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
JP3718008B2 (ja) * 1996-02-26 2005-11-16 株式会社日立製作所 メモリモジュールおよびその製造方法
JPH09282900A (ja) * 1996-04-11 1997-10-31 Oki Electric Ind Co Ltd メモリモジュール
US5661677A (en) * 1996-05-15 1997-08-26 Micron Electronics, Inc. Circuit and method for on-board programming of PRD Serial EEPROMS
US5996096A (en) * 1996-11-15 1999-11-30 International Business Machines Corporation Dynamic redundancy for random access memory assemblies
US5841686A (en) * 1996-11-22 1998-11-24 Ma Laboratories, Inc. Dual-bank memory module with shared capacitors and R-C elements integrated into the module substrate
JPH10270634A (ja) * 1997-03-24 1998-10-09 Mitsubishi Electric Corp メモリモジュール
US5886422A (en) * 1997-07-30 1999-03-23 Spartec International Corporation Universal electric power controller

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812565B2 (en) 2002-01-07 2004-11-02 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US6653727B2 (en) * 2002-04-17 2003-11-25 Samsung Electronics Co., Ltd. Semiconductor chip package with direction-flexible mountability
JP2007525769A (ja) * 2004-03-02 2007-09-06 インテル コーポレイション 両面ｄｉｍｍ配置用の交換可能接続アレイ
JP2006303490A (ja) * 2005-04-18 2006-11-02 Hewlett-Packard Development Co Lp 所定のピン配列を有するメモリモジュール
JP2009223854A (ja) * 2008-03-19 2009-10-01 Renesas Technology Corp 半導体装置及びデータプロセッサ

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