JP3914651B2 - メモリモジュールおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、メモリモジュールにおける半導体チップの高密度実装に適用して有効な技術に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
複数の半導体装置を搭載したモジュール製品の一例にメモリモジュールがある。
【０００４】
このメモリモジュールは、メモリチップを有した複数の半導体装置がモジュール基板の片面または表裏両面に実装されたものであり、パーソナルコンピュータやワークステーションなどに使用メモリを装着する際に、パーソナルコンピュータやワークステーションに設けられたマザーボードに搭載してモジュール単位でメモリを装着するものである。
【０００５】
そこで、メモリモジュールに実装される半導体装置としては、ＴＳＯＰ（Thin Small Outline Package) やＴＣＰ（Tape Carrier Package) などのように、半導体チップが樹脂封止され、かつこの樹脂封止によって形成された封止部の外部に電極を引き出すリード端子（外部端子）を備えたＳＭＤ（Surface Mount Devices)と呼ばれる表面実装形の半導体装置が用いられている。
【０００６】
なお、モジュール製品については、例えば、特開平１０−２０９３６８号公報、特開平１−２５８４６６号公報あるいは特開平７−８６４９２号公報などに種々の構造のものが開示されている。
【０００７】
特開平１０−２０９３６８号公報は、ＣＰＵ（Central Processing Unit)モジュールについて記載したものである。また、特開平１−２５８４６６号公報は、ＤＲＡＭ（Dynamic Random Access Memory) チップを有するＳＭＤ部品を実装したメモリモジュールについて記載したものである。さらに、特開平７−８６４９２号公報は、ＭＣＭ（Multi-Chip-Module)におけるアンダーフィル用の樹脂の塗布技術について記載したものである。
【０００８】
【発明が解決しようとする課題】
ところが、前記した技術のメモリモジュールにおいてこれに実装されるＳＭＤ部品は、封止によるパッケージ本体（半導体装置本体）とアウタリードとの影響により、チップサイズと比較してパッケージサイズが大きい構造となっている。
【０００９】
その結果、モジュール基板に実装できる半導体チップの数が限られてしまうことが問題となる。
【００１０】
また、封止することで付加されるインダクタンスなどの影響により、高速化したＣＰＵに対応するための高速インタフェースを備えたメモリモジュールの設計が困難となっていることが問題とされる。
【００１１】
本発明の目的は、半導体チップの実装密度を向上させてモジュール容量の増加を図り、かつ高速バス対応化を実現するメモリモジュールおよびその製造方法を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
すなわち、本発明のメモリモジュールは、外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部が設けられた突起状端子半導体装置と、外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者が前記モジュール基板に混載されているものである。
【００１５】
さらに、本発明のメモリモジュールは、外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置と、外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者が前記モジュール基板に混載されているものである。
【００１６】
したがって、リード端子半導体装置と突起状端子半導体装置とを混載するため、突起状端子半導体装置の実装においては半導体チップと同程度の実装面積で実装可能となる。
【００１７】
これにより、半導体チップを実装する限り最も少ない面積に実装することができ、したがって、半導体チップの実装密度を向上させることができる。
【００１８】
その結果、メモリモジュールにおけるモジュール容量の増加を図ることができる。
【００１９】
また、本発明のメモリモジュールの製造方法は、外部端子として突起状端子を備え、半導体チップのボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部が設けられた突起状端子半導体装置を準備する工程と、前記半導体チップの前記ボンディング電極と電気的に接続された外部端子であるアウタリードを備えたリード端子半導体装置を準備する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とをモジュール基板上に配置する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とを同時にリフローして両者を前記モジュール基板に実装する工程とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とを前記モジュール基板に混載するものである。
【００２０】
さらに、本発明のメモリモジュールの製造方法は、外部端子として突起状端子を備え、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置を準備する工程と、前記半導体チップの前記ボンディング電極と電気的に接続された外部端子であるアウタリードを備えたリード端子半導体装置を準備する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とをモジュール基板上に配置する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とを同時にリフローして両者を前記モジュール基板に実装する工程とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とを前記モジュール基板に混載するものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は本発明の実施の形態１のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図、（ｃ）は（ａ）のＡ−Ａ断面を示す断面図、図２は図１（ｃ）の断面図におけるＢ部を拡大して示す拡大部分断面図、図３は図１に示すメモリモジュールのブロック回路図の一例、図４は図１に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す外観斜視図、図５は図１に示すメモリモジュールに実装されるＳＭＤ（リード端子を有する表面実装形の半導体装置であり、この半導体装置を以降、リード端子半導体装置という）とウェハプロセスパッケージの構造の一例を示す図であり、（ａ）はＳＭＤの平面図、（ｂ）はウェハプロセスパッケージの平面図、図６は図１に示すメモリモジュールに実装されるウェハプロセスパッケージの製造工程の一例を示すプロセスフロー、図７（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ）は図６に示すプロセスフローの主要工程に対応する半導体ウェハの構造の一例を示す拡大部分断面図、図８は図１に示すメモリモジュールに実装されるウェハプロセスパッケージとＳＭＤのモジュール基板への実装手順の一例を示す基本実装フロー、図９は図１に示すメモリモジュールに実装されるウェハプロセスパッケージのモジュール基板への実装手順の一例を示す実装フロー、図１０は図１に示すメモリモジュールに実装されるウェハプロセスパッケージのアンダーフィルにおける樹脂塗布方法の一例を示す拡大部分斜視図、図１１は図１０に示すアンダーフィルの樹脂塗布を行った際の樹脂の浸透経過の一例を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図、図１２および図１３は本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図、図１４は本発明の実施の形態１のアンダーフィルにおける変形例の樹脂塗布を行った際の樹脂の浸透経過を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図、図１５は本発明の実施の形態１のメモリモジュールの変形例の構造を示す図であり、（ａ）は平面図、（ｂ）は側面図、図１６は図１５に示すメモリモジュールの反り状態の一例を示す側面図、図１７は本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図、図１８は図１７に示すメモリモジュールの反り状態の一例を示す側面図である。
【００２３】
図１に示す本実施の形態１のメモリモジュール１００は、外部端子として突起状端子を備えるとともに、前記突起状端子を介して実装され、かつ半導体チップ１のボンディング電極１ａの設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部が設けられた突起状端子半導体装置と、半導体チップ１を備えるとともに、外部端子としてアウタリード２１を備え、かつ半導体チップ１のボンディング電極１ａと電気的に接続されたアウタリード２１を介して実装されるリード端子半導体装置であるＴＳＯＰ（Thin Small Outline Package) ２０と、前記突起状端子半導体装置とＴＳＯＰ２０とを支持するモジュール基板２とからなり、前記突起状端子半導体装置とＴＳＯＰ２０とが共に同時リフローによって実装され、両者がモジュール基板２に混載されているものである。
【００２４】
ここで、前記突起状端子半導体装置は、外部端子として設けられた複数のバンプ電極１１（突起状端子）がパッケージ本体１３（半導体装置本体）のエリア内に配置されているとともに、半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる配線部を有しているものである。
【００２５】
また、前記リード端子半導体装置は、外部端子として設けられた複数のアウタリード２１がパッケージ本体２２（半導体装置本体）から突出して配置されているものである。
【００２６】
なお、前記突起状端子半導体装置および前記リード端子半導体装置において半導体チップ１のボンディング電極１ａは、例えば、アルミニウムなどによって形成された電極であり、ワイヤボンディングなどを行う際に、そのボンディングワイヤと電気的に接続される電極である。
【００２７】
また、前記突起状端子半導体装置および前記リード端子半導体装置における外部端子とは、モジュール基板２などの実装基板に前記半導体装置を実装した際に、モジュール基板２側の接続電極と電気的に接続される端子である。
【００２８】
ここで、本実施の形態１では、前記突起状端子半導体装置が、チップサイズの小形半導体装置であるウェハプロセスパッケージ（以降、略してＷＰＰと呼ぶ）１０の場合を例に取り上げて説明する。
【００２９】
したがって、本実施の形態１のメモリモジュール１００は、チップサイズの突起状端子半導体装置であるＷＰＰ１０と、ＳＭＤ（表面実装形パッケージ）部品で、かつリード端子半導体装置の一例であるＴＳＯＰ２０と、他のリード端子半導体装置の一例として不揮発性読み出し専用メモリであるＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)５とがモジュール基板２に混載されているものである。
【００３０】
ここで、ＷＰＰ１０は、図４に示すように、外部端子として突起状端子であるバンプ電極１１を備えるとともに、バンプ電極１１を介してモジュール基板２に実装され、かつ半導体チップ１のエリア内においてボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる配線部である再配線１２が設けられた突起状端子半導体装置である。
【００３１】
ＷＰＰ１０にバンプ電極１１を用いると、バンプ電極１１は高さのばらつきが小さいため、基板に実装した際の実装不良が少なくてすみ、その結果、実装歩留りが向上する。また、バンプ電極１１は、実装高さが約0.１３ｍｍであり、実装高さを小さくできる。
【００３２】
なお、図１に示すように、メモリモジュール１００には、ＷＰＰ１０、ＴＳＯＰ２０、ＥＥＰＲＯＭ５の他に、キャパシタ３、小形の面付け抵抗４などの他の電子部品が搭載されている。
【００３３】
つまり、本実施の形態１のメモリモジュール１００には、その表裏面の一方の面に、１８個のＷＰＰ１０と、２つのＴＳＯＰ２０と、１８個のキャパシタ３と、３６個の小形の面付け抵抗４と、１つのＥＥＰＲＯＭ５とが搭載されており、さらに、その反対側の他方の面にも１８個のＷＰＰ１０が搭載されている。
【００３４】
また、本実施の形態１のメモリモジュール１００のＷＰＰ１０は、モジュール基板２の一方の面において、２つのＴＳＯＰ２０を挟んでその両側に一列に合計１８個（ＴＳＯＰ２０を挟んで一方の側に１０個、その反対側に８個）が配置されている。
【００３５】
なお、２つのＴＳＯＰ２０は、その一方（図１において向かって上側に配置されたＴＳＯＰ２０）が周波数制御手段であるＰＬＬ（Phase-Locked Loop)６であり、また、他方（図１において向かって下側に配置されたＴＳＯＰ２０）がレジスタ機能を備えたレジスタ８である。
【００３６】
つまり、本実施の形態１のメモリモジュール１００では、ＰＬＬ６およびレジスタ８もリード端子半導体装置である。
【００３７】
なお、各ＷＰＰ１０に対応してその近傍に１つずつキャパシタ３が配置されている。
【００３８】
さらに、各ＷＰＰ１０に対応して２つずつ合計３６個の小形の面付け抵抗４が一列に配置されている。小形の面付け抵抗４は、メモリモジュール１００のＩ／Ｏに対応して設けられるため、本実施の形態１のメモリモジュール１００では片面に３６個のＩ／Ｏが設けられていることにより、面付け抵抗４も３６個搭載されている。小形の３６個の面付け抵抗４は、モジュール基板２の外部端子である接続端子２ａの近傍に、この接続端子２ａにほぼ沿った状態で１列に配置されている。
【００３９】
なお、図１（ａ）に示すように、メモリモジュール１００のモジュール基板２の大きさは、例えば、Ｌ＝１３3.３５ｍｍ、Ｍ＝３8.１ｍｍであり、図１（ｂ）に示すように、実装高さ（Ｍａｘ）は、Ｎ＝４ｍｍである。
【００４０】
また、本実施の形態１のメモリモジュール１００において、ＴＳＯＰ２０とＷＰＰ１０とは同時リフローによって実装されたものであるが、図２に示すように、ＷＰＰ１０は、リフロー後、アンダーフィルによって樹脂封止され、これにより、封止部１４が形成されている。
【００４１】
すなわち、ＷＰＰ１０のパッケージ本体１３とモジュール基板２との間のバンプ電極１１の周囲が樹脂封止され、そこに封止部１４が形成されている。
【００４２】
なお、図１に示すメモリモジュール１００は、ＷＰＰ１０をＤＲＡＭとして用いたものであるとともに、エラーコードコレクション付き７２ｂｉｔ幅バスのモジュール基板２を用いたものである。
【００４３】
したがって、メモリモジュール１００は、モジュール基板２の表裏両面に合計３６個のＤＲＡＭ（ＷＰＰ１０）が搭載されたモジュールであり、例えば、６４Ｍｂｉｔ（１６Ｍ×４）のＤＲＡＭとすると、１６ワード×７２ｂｉｔ×２バンク構成のＤＲＡＭモジュールである。
【００４４】
ここで、図３は、図１に示すメモリモジュール１００のブロック回路図であり、１６ワード×７２ｂｉｔ×２バンク構成のＤＲＡＭモジュールのブロック回路図である。
【００４５】
図３において、１バンクめのＲＳ０系とＲＳ２系とが同時に動作する構造となっており、かつ、２バンクめのＲＳ１系とＲＳ３系とが同時に動作する構造となっており、１バンクめもしくは２バンクめをレジスタ８によってバンクセレクトし、１バンクめを読み出す時は、２バンクめは読み出さず、同様に、２バンクめを読み出す時は、１バンクめは読み出さない。
【００４６】
なお、レジスタ８のＡ端子〔Ｓ０ ｔｏ Ｓ３〕が、１バンクめおよび２バンクめの何れかのＤＲＡＭ（ＷＰＰ１０）のチップセレクト（ＣＳ）端子と接続され、レジスタ８がバンクを選択することににより、選択された半導体チップ１のＣＳ端子への入力となる。
【００４７】
また、各チップのＤ０〜Ｄ３５が３６個の各ＷＰＰ１０を示しており、各チップにおける〔Ｉ（Ｉｎｐｕｔ）／Ｏ（Ｏｕｔｐｕｔ）０ ｔｏ Ｉ／Ｏ３〕端子が独立端子としてモジュール基板２の接続端子２ａに接続されている。
【００４８】
また、全てのＤＲＡＭを合わせて、データとして使用するＩ／Ｏが、ＤＱ０からＤＱ６３まで６４ｂｉｔあり、またチェックとして使用するＩ／Ｏが、ＣＢ０からＣＢ７まで８ｂｉｔあり、両者を合計して７２ｂｉｔの２バンク構成となる。
【００４９】
なお、図３に示す各端子に示した記号について説明すると、〔Ａ０ ｔｏ Ａ１１〕はアドレス入力、〔ＤＱ０ ｔｏ ＤＱ６３〕はデータ入出力、〔ＣＢ０ｔｏ ＣＢ７〕はチェックビット（データ入出力）、〔Ｓ０ ｔｏ Ｓ３〕はチップセレクト入力、〔ＲＥ〕はローイネーブル（ＲＡＳ）入力、〔ＣＥ〕はコラムイネーブル（ＣＡＳ）入力、〔Ｗ〕はライトイネーブル入力、〔ＤＱＭＢ０ｔｏ ＤＱＭＢ７〕はバイトデータマスク、〔ＣＫ０ ｔｏ ＣＫ３〕はクロック入力、〔ＣＫＥ０〕はクロックイネーブル入力、〔ＷＰ〕はＳｅｒｉａｌ ＰＤ用のライトプロテクト、〔ＲＥＧＥ〕はレジスタイネーブル、〔ＳＤＡ〕はＳｅｒｉａｌ ＰＤ用のデータ入出力、〔ＳＣＬ〕はＳｅｒｉａｌ ＰＤ用のクロック入力、〔ＳＡ０ ｔｏ ＳＡ２〕はシリアルアドレス入力、〔Ｖｃｃ〕は高電位側電源、〔Ｖｓｓ〕はグランド、〔ＮＣ〕はノンコネクトをそれぞれ示す。
【００５０】
次に、ＷＰＰ１０の詳細構造について説明すると、図４に示すように、ＷＰＰ１０の半導体チップ１のボンディング電極１ａから外部端子である半田のバンプ電極１１までを再配線１２によって電気的に接続した構造となっている。
【００５１】
すなわち、狭ピッチで配置されたボンディング電極１ａに対し、これと電気的に接続されるバンプ電極１１のピッチを、再配線１２によって広げたものである。
【００５２】
これは、ウェハ単位で素子の機能部位を形成し、その後、ダイシングを行って各半導体チップ１に個片化することにより、チップサイズのパッケージとするものである。
【００５３】
したがって、ＳＭＤ（表面実装形）部品のパッケージと同様の製造方法によって組み立てられる小形パッケージと比較しても低コストで効率よく製造できる。
【００５４】
なお、図５にＳＭＤ部品の一例であるＴＳＯＰ２０と、チップサイズの突起状端子半導体装置の一例であるＷＰＰ１０とを示し、その大きさの差を示す。
【００５５】
図５（ａ）は、図１に示すメモリモジュール１００に実装されるＴＳＯＰ２０を示した平面図であり、また、図５（ｂ）は、同様に、図１に示すメモリモジュール１００に実装されるＷＰＰ１０を示した平面図である。
【００５６】
図５に示すように、例えば、ＤＲＡＭがＴＳＯＰ２０などのＳＭＤ（表面実装形）タイプのパッケージである場合と比較すると、ＷＰＰ１０の方がインナリードやアウタリード２１を備えていない分、小形化することができる。
【００５７】
したがって、本実施の形態１のメモリモジュール１００のように、ＷＰＰ１０によるＤＲＡＭをモジュール基板２に実装することにより、個片処理で形成されるＴＳＯＰ２０よりも大幅に実装面積を減らすことが可能となる。
【００５８】
すなわち、ＷＰＰ１０として実装することにより、その半導体チップ１を実装する限り最も少ない面積に実装することができ、その結果、モジュール容量を大幅に増加させることができる。
【００５９】
なお、ベアチップ実装となるフリップチップ実装においても同様の容量を実現することが可能ではあるが、フリップチップ実装では再配線１２が形成されないため、外部端子の設置ピッチが狭く、ＳＭＤタイプの部品と同時にリフロー実装することができない。これにより、ベアチップ実装部品では、フリップチップボンダを用いて１個ずつ実装しなければならず、ＷＰＰ１０の方が実装効率も高い。
【００６０】
つまり、ＷＰＰ１０の実装では、前記フリップチップボンダなどの特殊実装装置を必要としないため、実装における工程を少なくすることができる。
【００６１】
また、ＷＰＰ１０は、外部端子であるバンプ電極１１の設置ピッチを、フリップチップ実装より広いピッチで実装可能なため、モジュール基板２における配線ルールを広くすることができる。したがって、モジュール基板２のコスト高を招くことなく、これにより、コストを抑えた高密度実装のメモリモジュール１００を実現することができる。
【００６２】
さらに、ＷＰＰ１０では、半導体チップ１のボンディング電極１ａから外部端子であるバンプ電極１１までの配線距離を、ＴＳＯＰ２０などのＳＭＤ部品におけるボンディング電極１ａからアウタリード２１先端までの距離より短い距離の配線で結ぶことが可能になるため、高速の信号伝達に対応することができる。
【００６３】
これにより、メモリモジュール１００において高速化対応が可能となり、その結果、高速バス対応を実現できる。
【００６４】
ここで、本実施の形態１のメモリモジュール１００において、これに実装される全ての半導体装置（パッケージ）をＷＰＰ１０にしない理由、すなわち、チップサイズの突起状端子半導体装置の一例であるＷＰＰ１０と、ＳＭＤ部品（本実施の形態１ではＴＳＯＰ２０）とを混載する理由について説明する。
【００６５】
ＷＰＰ１０は、前工程ウェハ処理によって形成されるものである。したがって、従来の後工程でデバイス１つ１つを形成する工程に関しても全てウェハ単位で処理される。
【００６６】
この場合、１枚のウェハ内の良品数が少なければ、不良品に対して加工を行うことになり、コスト高となる。
【００６７】
その結果、半導体ウェハの歩留りが十分高まっていない品種では、コストメリットが無い。
【００６８】
また、品種ごとに露光用レチクルを準備する必要があるので、大量生産しない製品に関しては、リードフレームに対して組み付ける半導体装置（パッケージ）の方が汎用性のある部品材料を利用できる。これにより、大量生産しない製品は、ＷＰＰ１０にしない方が良い。
【００６９】
さらに、物理的条件も重要であり、取り出し端子数とチップサイズの関係により、小チップで取り出し端子数の多いロジックなどもＷＰＰ１０にしない方がよい。これは、ボンディング電極１ａから再配線１２を形成した後の電極パッド（図７に示す拡散防止接着層７ｃ）およびバンプ電極１１が設置できないためである。
【００７０】
したがって、ＷＰＰ１０にした方が良いデバイスは、歩留りが高く、ウェハ当たりのチップ取得数が多いチップ、特に、小形メモリデバイスである。
【００７１】
これに対し、ＷＰＰ１０にしがたいデバイスは、歩留りが低く、ウェハ当たりのチップ取得数が少ないチップ、特に、大形チップ、先端デバイスもしくは少量生産しか行わないデバイスなどがある。また、チップ面積の割りに外部端子数の多いＡＳＩＣ（Application Specific Integrated Circuit)などでは、ＷＰＰ１０にした場合、バンプ電極１１の設置ピッチを十分広く取れない場合があり、このような場合も従来のパッケージとした方が実装が容易になる。
【００７２】
続いて、図６に示すＷＰＰ１０（図１参照）のプロセスフローおよび図７に示す前記プロセスフローの主要工程に対応するウェハ断面図を用いてＷＰＰ１０の製造方法について説明する。
【００７３】
まず、図６に示すステップＳ１により、ウェハ前工程処理を行う。これにより、図７（ａ）に示すシリコン基板７の主面にボンディング電極１ａを露出させて無機絶縁保護膜７ａを形成する。
【００７４】
続いて、ステップＳ２により、ＷＰＰ−第一絶縁層形成を行う。すなわち、図７（ｂ）に示すように、シリコン基板７の無機絶縁保護膜７ａ上にポリイミドやフッ素樹脂などからなる第一絶縁層７ｂを形成する。
【００７５】
その後、ステップＳ３により、ＷＰＰ−再配線層形成を行う。すなわち、図７（ｃ）に示すように、第一絶縁層７ｂ上に、ボンディング電極１ａと電気的に接続させて再配線１２を形成する。
【００７６】
さらに、ステップＳ４により、ＷＰＰ−第二絶縁層形成を行う。すなわち、図７（ｄ）に示すように、再配線１２上にポリイミドやエポキシなどからなる第二絶縁層７ｄを形成する。
【００７７】
その後、ステップＳ５により、ＷＰＰ−ＵＢＭ（アンダーバンプメタル）形成を行う。すなわち、図７（ｅ）に示すように、再配線１２と電気的に接続させてＵＢＭである拡散防止接着層７ｃを形成する。
【００７８】
続いて、ステップＳ６により、ウェハ検査（Ｗ検）を行う。これは、半導体ウェハ（シリコン基板７）のスクライブエリアに形成された電極パッドにプローブ針を当てて、ウェハ処理が仕様通りに行われているか否かを電気的特性によって検査するものである。
【００７９】
その後、ステップＳ７により、シリコン基板７のプローブ検査（Ｐ検１）を行う。これは、シリコン基板７のボンディング電極１ａにプローブ針を当てて、半導体チップ１の各電気的動作が正しいか否かを検査して不良箇所を検出するものである。
【００８０】
さらに、ステップＳ８により、不良箇所に対して救済、すなわちレーザ救済を行う。これは、レーザによって冗長回路のヒューズを切断して不良箇所を救済するものである。
【００８１】
その後、ステップＳ９により、プローブ検査（Ｐ検２）を行う。これは、前記Ｐ検１で救済した不良箇所が修正されているか否かを確認するものである。
【００８２】
続いて、ステップＳ１０により、ウェハ裏面マーキングを行ってシリコン基板７の裏面に所定のマークを付す。
【００８３】
さらに、ステップＳ１１により、バンプ形成を行う。すなわち、図７（ｆ）に示すように、再配線１２上のボンディング電極１ａから引き出した端部に設けられたＵＢＭである拡散防止接着層７ｃ上にＷＰＰ１０の外部端子であるバンプ電極１１（突起状端子）を形成する。
【００８４】
ここで、バンプ電極１１は、例えば、印刷法によって形成される。ウェハ（シリコン基板７）上のバンプ形成位置に対応したメタルマスクを配置し、はんだペーストを塗り込み、前記メタルマスクをはずした後一括リフローすることによって、前記ウェハ上のバンプ電極１１が一度に形成される。
【００８５】
その後、ステップＳ１２により、ダイシングを行って半導体ウェハすなわちシリコン基板７を切断し、その結果、図４に示すようなＷＰＰ１０を形成する。
【００８６】
その後、ステップＳ１３により、ＷＰＰ１０のエージングすなわちバーンイン（ＢＩ）テストを行う。
【００８７】
さらに、ステップＳ１４により、単品選別を行って良品のＷＰＰ１０を選別する。
【００８８】
これにより、ＷＰＰ１０の組み立てを完了する。
【００８９】
なお、図６に示す製造手順では、ステップＳ９に示すプローブ検査（Ｐ検２）を行った後、シリコン基板７の裏面を研磨するバックグラインディング（以降、ＢＧと略す）工程を行わない場合を説明したが、ステップＳ９のプローブ検査（Ｐ検２）の工程からステップＳ１０のウェハ裏面マーキングの工程に移る間にＢＧ工程を行ってもよい。
【００９０】
ここで、ＢＧ工程は、シリコン基板７の裏面を研磨してシリコン基板７を薄くし、これによって形成されるＷＰＰ１０の高さを低くするものである。
【００９１】
すなわち、ＷＰＰ１０の薄形化を目的としてこれが有する半導体チップ１を薄くするものである。
【００９２】
したがって、ＢＧ工程を行うことにより、ＷＰＰ１０の実装高さを低くすることが可能になる（例えば、１ｍｍ以下にできる）。
【００９３】
さらに、ＢＧ工程を行うことにより、シリコン基板７の厚さを薄くできるため、シリコン基板７においてチップ取り数増加のためダイシング時のスクライブ巾を狭くした際にもダイシング時の冷却水のスクライブ溝への浸入を妨げることなく、ダイシングできる。
【００９４】
これにより、ダイシング時のシリコン基板７の損傷を防ぐことができ、シリコン基板７の歩留りを向上できる。これは、直径が３００ｍｍのシリコン基板７をダイシングする際に、特に有効的である。
【００９５】
また、図６に示す製造手順のステップＳ６〜ステップＳ９に示す工程（ウェハ検査（Ｗ検）、プローブ検査（Ｐ検１）、レーザ救済、プローブ検査（Ｐ検２））を、ステップＳ１のウェハ前工程処理工程と、ステップＳ２のＷＰＰ−第一絶縁層形成工程との間で行ってもよい。
【００９６】
すなわち、ステップＳ１に示すウェハ前工程後に、ステップＳ６〜ステップＳ９に示す工程を行うものである。
【００９７】
これにより、シリコン基板７に絶縁膜を形成する前に、一連のプローブ検査を行うことができ、ボンディング電極１ａが損傷した際にもその損傷を残さずにＷＰＰ１０を組み立てることができる。
【００９８】
次に、図８および図９を用いて、本実施の形態１の図１に示すメモリモジュール１００の製造方法について説明する。
【００９９】
なお、図１に示すメモリモジュール１００は、モジュール基板２の表裏両面にＷＰＰ１０を実装し、かつ片方の面にＴＳＯＰ２０を実装したものである。
【０１００】
まず、図６に示すプロセスフローに基づいてＷＰＰ１０を製造する。
【０１０１】
すなわち、外部端子としてバンプ電極１１（突起状端子）を備えるとともに、半導体チップ１のエリア内においてボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる再配線１２（配線部）が設けられた図４に示すチップサイズのＷＰＰ１０（突起状端子半導体装置）をウェハ前工程処理によって形成し、これを準備する（ここでは、１８×２＝３６個準備する）。
【０１０２】
なお、本実施の形態１では、ＷＰＰ１０が有する半導体チップ１は、ＤＲＡＭである。
【０１０３】
一方、このＷＰＰ１０の他に、モジュール基板２に搭載するＳＭＤ部品であるリード端子半導体装置を組み立てて準備する。
【０１０４】
ここでは、半導体チップ１のボンディング電極１ａと電気的に接続された外部端子であるアウタリード２１を備えたリード端子半導体装置である２つのＴＳＯＰ２０（そのうち１つはＰＬＬ６で、他の１つはレジスタ８）と、ＥＥＰＲＯＭ５（リード端子半導体装置）と、３６×２＝７２個の小形の面付け抵抗４をそれぞれ準備する。
【０１０５】
なお、図８に示す部品実装の基本フローに基づいて大凡の実装手順について説明する。
【０１０６】
まず、ステップＳ１５により、モジュール基板２へのはんだ印刷を行い、リード端子半導体装置のアウタリード２１の先端やＷＰＰ１０のバンプ電極１１などと電気的に接続するための端子（ランドパッド）を形成する。
【０１０７】
その後、ステップＳ１６により、ＳＭＤ搭載を行うとともに、ステップＳ１７により、ＷＰＰ１０搭載を行う。
【０１０８】
続いて、ステップＳ１８により、一括リフローを行い、これにより、リード端子半導体装置のアウタリード２１と前記ランドパッドとを、かつＷＰＰ１０のバンプ電極１１と前記ランドパッドとを電気的に接続する。
【０１０９】
その後、ステップＳ１９により洗浄を行う。ただし、洗浄は行わなくてもよい。
【０１１０】
さらに、ステップＳ２０により、アンダーフィルによる樹脂封止を行う。
【０１１１】
次に、図９に示す詳細の実装フローを用いてメモリモジュール１００の製造方法を詳しく説明する。
【０１１２】
まず、図９に示すステップＳ２１により、モジュール基板２の所定箇所にはんだ印刷を行う。
【０１１３】
続いて、ステップＳ２２により、モジュール表面搭載を行う。ここでは、モジュール基板２の表面にそれぞれ所定数のＷＰＰ１０（１８個）、ＴＳＯＰ２０（２個）、小形の面付け抵抗４（３６個）およびＥＥＰＲＯＭ５（１個）を搭載機によって配置する。
【０１１４】
その後、ステップＳ２３により、モジュール基板２の表面側の全ての前記部品を一括した（同時に）はんだリフローによって実装する。
【０１１５】
その後、ステップＳ２４により、モジュール裏面搭載を行う。ここでは、表面側と同じ方法でモジュール基板２の裏面に各部品を搭載機によって配置する。
【０１１６】
続いて、ステップＳ２５により、モジュール基板２の裏面側の全ての前記部品を一括した（同時に）はんだリフローによって実装する。
【０１１７】
これにより、モジュール基板２の表裏両面にそれぞれ所定数のＷＰＰ１０（１８×２個）、ＴＳＯＰ２０（２個）、小形の面付け抵抗４およびＥＥＰＲＯＭ５を実装（混載）したメモリモジュール１００を組み立てることができる。
【０１１８】
その後、ステップＳ２６により、洗浄を行う。
【０１１９】
ただし、洗浄は、行わなくてもよい。
【０１２０】
その後、ステップＳ２７により、モジュールテストを行う。すなわち、メモリモジュール１００の所定の検査を行って不良チップを検出する。
【０１２１】
続いて、ステップＳ２８に示す不良チップリペアを行って不良チップの交換を行う。その際、再加熱を行ってはんだを溶融し、不良チップ（不良の半導体装置）を取り外して良品チップ（良品の半導体装置）と取り替える。
【０１２２】
その後、ステップＳ２９により、再び、リフローを行って全ての部品を実装する。
【０１２３】
続いて、ステップＳ３０により、洗浄を行う。
【０１２４】
ただし、洗浄は、行わなくてもよい。
【０１２５】
その後、ステップＳ３１に示すアンダーフィルによる樹脂封止をＷＰＰ１０に対して行う。アンダーフィルは、ＤＲＡＭの様にチップサイズが比較的大きく、その結果、バンプ電極１１への応力緩衝機能が不十分なＷＰＰ１０の場合に、ＷＰＰ１０のパッケージ本体１３とモジュール基板２との間に樹脂９を充填し、バンプ電極１１に加わる応力を低減するものである。
【０１２６】
すなわち、アンダーフィルは、ＷＰＰ１０におけるパッケージ本体１３とモジュール基板２との間の樹脂封止であり、バンプ電極１１の周囲を樹脂９によって固めて保護するものである。
【０１２７】
なお、アンダーフィルを行う際には、液状の樹脂９を図１０に示すディスペンサ６０のノズル６０ａからモジュール基板２の片面ずつに対して塗布する。すなわち、モジュール基板２の表裏面のＷＰＰ１０に対してその片面ずつ樹脂９を塗布する。
【０１２８】
両面の塗布が終了した段階で、モジュール基板２の表裏面を一括加熱してその表裏面の樹脂９を同時に硬化させる。すなわち、樹脂９の両面への塗布が終了した後、雰囲気加熱などにより、両面を同時にキュアベーク（硬化）する。
【０１２９】
その後、図９に示すステップＳ３２により、ケーシングを行って、さらに、ステップＳ３３により、モジュール最終テストを行う。
【０１３０】
なお、ＥＥＰＲＯＭ５には、専用ライタによって所定の情報を書き込む。
【０１３１】
これにより、図１に示すメモリモジュール１００の組み立てを完了する。
【０１３２】
ここで、ＷＰＰ１０の実装と同じ実装面積となるベアチップ実装について両実装の比較のための説明をする。
【０１３３】
まず、ベアチップ実装では、ボンディング電極１ａを再配線１２によって再配置せずに実装基板に実装するため、外部端子の設置ピッチが狭く、実装基板の配線ルールが厳しくなり、実装基板のコストが高くなる。そのうえ、モジュール組み立ての際、他のＳＭＤ部品実装のためのはんだリフロー実装工程の他に処理速度が比較的遅いフリップチップボンダを使用する実装工程を追加しなければならない。
【０１３４】
したがって、本実施の形態１のメモリモジュール１００におけるＷＰＰ１０方が、その実装において、前記ベアチップ実装よりも多くの効果（フリップチップボンダなどの特殊実装装置を使用しないため、実装工程を少なくできる）が得られる。
【０１３５】
次に、本実施の形態１のメモリモジュール１００の製造方法におけるアンダーフィルの方法について説明する。
【０１３６】
図１０は、図１に示すメモリモジュール１００に実装されるＷＰＰ１０のアンダーフィルにおける樹脂塗布方法を示す図であり、また、図１１は図１０に示す塗布方法で樹脂９を塗布した際の樹脂９の浸透経過を示した図である。
【０１３７】
図１０において、各矢印は、ノズル６０ａの進行方向を表しており、この矢印に沿ってディスペンサ６０およびノズル６０ａがＷＰＰ１０の短辺上を移動していく。
【０１３８】
本実施の形態１の樹脂塗布方法では、平面形状が長方形のＷＰＰ１０の短辺方向に沿ってディスペンサ６０を断続的に、かつほぼ直線的に移動させ、ＷＰＰ１０の上方からノズル６０ａを介して各ＷＰＰ１０の短辺に対して順次樹脂９を滴下していく。つまり、１つのＷＰＰ１０の塗布を終了したらノズル６０ａを次のＷＰＰ１０の短辺上の手前側の端部に移動させ、そこでノズル６０ａを一端停止させる。
【０１３９】
その後、ＷＰＰ１０の短辺の手前側端部から向う側端部までノズル６０ａを移動させながら樹脂９を滴下し、そこで一端ノズル６０ａの移動と樹脂９の滴下とを停止する。
【０１４０】
続いて、樹脂９の滴下を停止させた状態で、これの隣に配置されたＷＰＰ１０の短辺の手前側端部にノズル６０ａを移動させ、そこから同様にして樹脂９の滴下を行うとともに、順次、各ＷＰＰ１０のアンダーフィルを行っていく。
【０１４１】
なお、図１１は、図１０に示す塗布方法で、バンプ電極１１の配置が１５行×４列でＤＲＡＭのＷＰＰ１０に樹脂９を塗布した際の樹脂９の濡れ広がりの状態を示したものであり、図１１（ａ),（ｂ）は、短辺塗布直後、図１１（ｃ),（ｄ）は、塗布後所定時間（少）経過後、図１１（ｅ),（ｆ）は、塗布後所定時間（大）経過後、図１１（ｇ),（ｈ）は、塗布後所定時間（大）経過後に周辺にフィレット９ａを形成するため、ノズル６０ａを一周させて樹脂９を塗布した状態を示したものである。
【０１４２】
図１１（ｅ),（ｆ）に示すように、樹脂９がＷＰＰ１０とモジュール基板２との間全体に濡れ広がった後、再び、ディスペンサ６０およびノズル６０ａをＷＰＰ１０のパッケージ本体１３の周に周回させて図１１（ｇ）に示すフィレット９ａを確実に形成し、これによって、ＷＰＰ１０がモジュール基板２に固定される強度を一層高めても良い。
【０１４３】
次に、図１２は本発明の実施の形態１のメモリモジュール１００の変形例であるメモリモジュール２００の構造を示したものである。
【０１４４】
メモリモジュール２００は、モジュール基板２の片面において、１８個のＷＰＰ１０（突起状端子半導体装置）が等ピッチ間隔で一列に並んで実装され、ＷＰＰ１０の近傍に１つのＴＳＯＰ２０（リード端子半導体装置）が実装された場合の一例であり、一列に並んで配置されたＷＰＰ１０の中央付近にＴＳＯＰ２０（リード端子半導体装置）が配置されている。
【０１４５】
すなわち、１つのＴＳＯＰ２０の両側に一列に並んで複数（１０個と８個）のＷＰＰ１０が配置されている。
【０１４６】
さらに、モジュール基板２においてその外部端子である接続端子２ａ側にリード端子半導体装置であるＳＯＰ（Small Outline Package)６１（レジスタ８）が９個並んで実装され、かつ接続端子２ａと反対側（接続端子２ａから遠い側）に１８個のＷＰＰ１０が実装され、それぞれのＷＰＰ１０にはアンダーフィルが行われている。
【０１４７】
このような実装形態のメモリモジュール２００において、ＷＰＰ１０のアンダーフィル用の樹脂９を塗布する際には、一列に配置された１８個のＷＰＰ１０の短辺に対してほぼ直線的に樹脂９を塗布する。
【０１４８】
これにより、効率良く樹脂９を塗布できる。
【０１４９】
また、図１３は本発明の実施の形態１のメモリモジュール１００の変形例であるメモリモジュール３００の構造を示したものである。
【０１５０】
図１３に示すメモリモジュール３００では、そのモジュール基板２において、１８個のＷＰＰ１０が、２つずつまたは２行×２列マトリクス配置の４つずつを１つの群（塊）として実装されている。
【０１５１】
さらに、それぞれのＷＰＰ１０が、その長手方向をメモリモジュール３００のモジュール基板２の短辺方向に平行にして実装されている。
【０１５２】
ここでは、このようなＷＰＰ１０の実装状態でＷＰＰ１０のアンダーフィルを行う際に効率よく行う樹脂９の塗布方法を説明する。
【０１５３】
つまり、樹脂９の塗布温度が比較的低い場合、ＷＰＰ１０のパッケージ本体１３の長辺側に樹脂９を塗布した方がパッケージ本体１３とモジュール基板２との間に樹脂９が浸透していく距離が短い。その結果、塗布時間の短縮化を図ることができる。
【０１５４】
したがって、各パッケージ本体１３の少なくとも片側の長辺に沿っては、ノズル６０ａを移動させるスペースを確保することが望ましく、高密度実装の観点からは、ノズル６０ａをさせない側の長辺は、他の部品とできるだけ接近させて配置することが望ましい。
【０１５５】
これを利用し、半導体チップ１が多ｂｉｔ構成で、かつメモリモジュール３００の同一Ｉ／Ｏに多数のＤＲＡＭから結線される場合に、同一面内の２×２組のＤＲＡＭをなるべく近づけた配置の際の塗布方法とした時に効果が大きい。
【０１５６】
したがって、図１３に示すようなＷＰＰ１０の実装状態において、樹脂９をそれぞれのＷＰＰ１０の外側長辺に沿ってその外側長辺外周に対して塗布することが好ましく、この塗布方法を用いて２×２組のＤＲＡＭ（ＷＰＰ１０）の外側長辺に沿って樹脂９を塗布した場合、塗布対象のパッケージ本体１３とは反対側の塗布対象外のパッケージ本体１３に樹脂９が流れたり、もしくは、樹脂９が、いずれかに漏れ広がったりすることを防ぐことができる。
【０１５７】
なお、メモリモジュール３００では、Ｉ／Ｏが（×４）構成のものを４個集めて１６ｂｉｔ構成とし、これを一群として実装する方が好ましい。したがって、図１３に示すＷＰＰ１０の実装形態においては、その矢印のような塗布軌跡で樹脂９を塗布することが好ましい。
【０１５８】
次に、図１４は、他の変形例の樹脂塗布を行った際の樹脂９の浸透経過を示す図である。
【０１５９】
つまり、図１５に示すようなメモリモジュール４００のＷＰＰ１０の実装形態において、アンダーフィルの樹脂９を、図１４に示すようにパッケージ本体１３の対向する２辺外周部に対して塗布するものであり、ここでは、各ＷＰＰ１０の両短辺側においてその一方の端から反対側の端まで樹脂９を塗布する。
【０１６０】
なお、図１４（ａ),（ｂ）に示す矢印は、ディスペンサ６０の移動軌跡を示しており、図１４（ｃ),（ｄ）は、両短辺（２辺）塗布直後、図１４（ｅ),（ｆ）は、塗布後所定時間（中）経過後、図１４（ｇ),（ｈ）は、塗布後所定時間（大）経過後の樹脂９の浸透状態をそれぞれ示したものである。
【０１６１】
本実施の形態１では、樹脂９の浸透の最終段階においても、両短辺から浸透した樹脂９同士は互いに分離した状態にあり、中間に樹脂９の浸透していない領域が存在する。パッケージ本体１３とモジュール基板２との熱膨張差や、モジュール基板２の反り変形によってバンプ電極１１に作用する応力は、パッケージ本体１３の中心からの距離が大きくなるにしたがって増加し、角部のバンプ電極１１において最大となる。したがって、長方形のパッケージ本体１３の両短辺近傍に樹脂９が浸透していれば、中間に浸透していない領域が存在しても、ある程度のバンプ電極１１の応力低減効果を得ることができる。
【０１６２】
これにより、パッケージ本体１３の全面に塗布する場合に近い効果をより少ない樹脂９とより少ない作業時間で得ることができる。
【０１６３】
すなわち、塗布時間の短縮と、塗布量の低減とを図ることが可能になる。
【０１６４】
また、パッケージ本体１３の４角に樹脂９を塗布するだけでもよく、その際には、最外周に配置されたバンプ電極１１への応力を低減し、その結果、バンプ電極１１の接続寿命を延ばすことができる。
【０１６５】
次に、図１５（ａ),（ｂ）は、メモリモジュール１００の変形例であるメモリモジュール４００の構造を示したものであり、モジュール基板２の片面において１６個のＷＰＰ１０が等ピッチ間隔で一列に実装され、このメモリモジュール４００において、アンダーフィル用の樹脂９を一列に配置された１６個のＷＰＰ１０に対して直線的に塗布するものである。図１５（ａ）に示す矢印は、ディスペンサ６０（図１０参照）の移動軌跡を示すものである。
【０１６６】
また、図１６は、図１５に示すメモリモジュール４００が反って撓んだ状態を示したものである。これは、メモリモジュール４００の検査などを行う際のソケット挿入時に、モジュール基板２の端部を押さえた時などにおいて起こり得る状態である。
【０１６７】
すなわち、図１６に示すように、図１５に示すメモリモジュール４００がその長手方向に反って撓んだ際、隣あったＷＰＰ１０の封止部１４が相互に接触することなく一体化していなければ、メモリモジュール４００は、全体に亘って撓むため、応力はメモリモジュール４００全体にほぼ均一に分散される。
【０１６８】
これにより、外部からの荷重にも耐え得る構造とすることができ、その結果、メモリモジュール４００の信頼性を向上できる。
【０１６９】
さらに、図１７、図１８に示すメモリモジュール５００は、モジュール基板２の複数の接続端子２ａの配列方向に沿って１６個のＷＰＰ１０が４つの領域に各４つずつに分割されて実装され、１つの領域の４つのＷＰＰ１０における封止部１４が繋がって形成されているものである。
【０１７０】
すなわち、ＷＰＰ１０をある群（塊）ごとに分けて実装し、それらが群単位にアンダーフィルの封止部１４によって繋がると、そのメモリモジュール５００の群（塊）の箇所の剛性は、見かけ上、ＷＰＰ１０をも含むものとなって高くなる。
【０１７１】
これにより、モジュール基板２の曲げ応力は、ＷＰＰ１０の群と群の間の間隙に集中する。
【０１７２】
すなわち、ＷＰＰ１０同士の間隔など、アンダーフィルの樹脂９の塗布に影響を及ぼす因子如何で隣同士の封止部１４が繋がる場合もあり、その場合でも図１７および図１８に示すメモリモジュール５００のように、部分的に繋がらない非実装部２ｂを有することにより、外力が加わった際にも、この非実装部２ｂが撓んでＷＰＰ１０のバンプ電極１１の接続部や半導体チップ１に応力が掛かることを防ぐことができる。
【０１７３】
その結果、前記応力を分散できるため、メモリモジュール５００のＷＰＰ１０における接続信頼性を向上できる。
【０１７４】
なお、本実施の形態１のメモリモジュール１００，２００，３００，４００，５００においては、ＷＰＰ１０がアンダーフィル封止されているため、チップ全面もしくは主要部がより強固に固着され、その結果、耐衝撃性を向上させることができるとともに、耐湿性も向上できる。
【０１７５】
ここで、モジュール製品においては、高密度実装を実現する他の手段としてＴＣＰ（Tape Carrier Package) の積層実装などがある。ただし、この技術では、チップ薄形化によってチップクラックが発生することがある。これに対し、本実施の形態１のメモリモジュール１００，２００，３００，４００，５００においては、アンダーフィルによるチップ固着によって耐衝撃性を向上させることができるため、前記チップクラックの発生も防止することができる。
【０１７６】
さらに、ＷＰＰ１０がアンダーフィル封止され、かつ半導体チップ１の主面と反対側の面（背面）が露出した状態でモジュール基板２に実装されるとともに、アンダーフィル封止により半導体チップ１の前記主面の全面もしくはその主要部がモジュール基板２と固着されるため、熱抵抗を低くすることができる。
【０１７７】
その結果、メモリモジュール１００，２００，３００，４００，５００の放熱性を向上できるとともに、長寿命化を図ることができる。
【０１７８】
（実施の形態２）
図１９は本発明の実施の形態２のメモリモジュールの構造の一例を示す平面図である。
【０１７９】
本実施の形態２のメモリモジュール６００は、７２個のＤＲＡＭであるＷＰＰ１０（突起状端子半導体装置）が行列のマトリクス配置によって実装され、かつそれぞれのＷＰＰ１０に対しての入出力信号の接続を、２行（図１９のメモリモジュール６００においては、モジュール基板２の短辺に平行な方向を行、これと直角な方向を列とするが、行列の関係はこれと反対であってもよい）ごとの合計８つとＥＣＣ用の１つの合計９つのＷＰＰ１０の群（塊）を１群として、各群ごとに切換える９個のメモリ選択手段であるＦＥＴ（Field Effect Transistor)−バススイッチ１５（リード端子半導体装置）が各群のＷＰＰ１０に対応して実装されている。
【０１８０】
つまり、メモリモジュール６００においては、２行分の９個のＷＰＰ１０に対しての入出力信号の接続を、これに対応した１つのＦＥＴ−バススイッチ１５によってその１群（８個）の中で切換えるものであり、モジュール基板２の接続端子２ａの数を増加させずにＷＰＰ１０の数を増加させるものである。
【０１８１】
したがって、メモリモジュール６００では、実施の形態１のメモリモジュール１００と比較してその４倍の数のＷＰＰ１０を搭載している。
【０１８２】
すなわち、メモリモジュール６００は、ＦＥＴ−バススイッチ１５によってＩ／Ｏを個別に切り換え可能なようにして、より多数のＤＲＡＭを実装できるようにしたものである。
【０１８３】
なお、メモリモジュール６００におけるＦＥＴ−バススイッチ１５は、その外観形状が、例えば、リード端子半導体装置の一例であるＳＯＰタイプのものである。
【０１８４】
本実施の形態２のメモリモジュール６００のその他の構造およびメモリモジュール６００の製造方法については、前記実施の形態１のメモリモジュール１００のものと同じであるため、その重複説明は省略する。
【０１８５】
（実施の形態３）
図２０は本発明の実施の形態３のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図、図２１は図２０に示すメモリモジュールのブロック回路図の一例、図２２は図２０に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す底面図、図２３は図２０（ａ）に示すメモリモジュールのＣ部におけるモジュール基板の配線の一例を示す基板側配線図、図２４、図２５および図２６は本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図、図２７は図２５に示すウェハプロセスパッケージのバンプ配置と基板側配線の変形例の他の変形例を示すバンプ配置および配線図である。
【０１８６】
図２０（ａ),（ｂ）に示す本実施の形態３のメモリモジュール７００は、８バイトの１６８ピンのＵｎｂｕｆｆｅｒｅｄ ＳＤＲＡＭ（スタティックＤＲＡＭ）−ＤＩＭＭ（Dual In-line Memory Module) に、片面８個のＷＰＰ１０（突起状端子半導体装置）と、小形の面付け抵抗４と、キャパシタ３と、ＥＥＰＲＯＭ５とを混載したものである。
【０１８７】
ただし、メモリモジュール７００には、図１のメモリモジュール１００に搭載されているレジスタ８は搭載されていない。
【０１８８】
なお、図２１は、図２０に示すメモリモジュール７００のブロック回路図の一例を示したものであり、２バンク構成を示している。
【０１８９】
ここで、図２１に示す各端子に示した記号の説明については、実施の形態１のメモリモジュール１００のブロック回路図で説明したものと同じであるため、その重複説明は省略する。
【０１９０】
図２１に示すメモリモジュール７００においては、１バンクめのＳ０系と、２バンクめのＳ１系との何れを読み出すかは、レジスタ８が搭載されていないため、ダイレクトの信号によって行う。つまり、Ｕｎｂｕｆｆｅｒｅｄタイプであるため、ダイレクトに何れかのバンクに信号が入り、何れかのバンクの半導体チップ１をセレクトする。
【０１９１】
なお、各チップのＤ０〜Ｄ１５が両面１６個の各ＷＰＰ１０を示しており、各チップにおける〔Ｉ／Ｏ０ ｔｏ Ｉ／Ｏ３〕端子が独立端子としてモジュール基板２の接続端子２ａに接続されている。
【０１９２】
また、全てのＤＲＡＭを合わせて、データとして使用するＩ／Ｏが、ＤＱ０からＤＱ６３まで６４ｂｉｔあり、これらが２バンク構成となっている。
【０１９３】
図２０に示すメモリモジュール７００は、図１に示すメモリモジュール１００と比較して廉価タイプのモジュールである。
【０１９４】
また、メモリモジュール７００のモジュール基板２の大きさは、例えば、Ｐ＝１３3.３５ｍｍ、Ｑ＝３3.０２ｍｍであり、図２０（ｂ）に示すように、実装高さ（Ｍａｘ）は、Ｒ＝４ｍｍである。
【０１９５】
なお、図２０（ａ）に示すように、メモリモジュール７００では、その片面において８個のＤＲＡＭであるＷＰＰ１０（突起状端子半導体装置）が一列に配置され、さらに、隣あったＷＰＰ１０の間または横においてその長手方向の中央付近に対応した箇所にキャパシタ３（コンデンサ）が配置されている。
【０１９６】
これは、ＷＰＰ１０とキャパシタ３との間の配線長を最短にするためのものである。
【０１９７】
ここで、メモリモジュール７００に用いられるＷＰＰ１０の構造を図２２に示す。
【０１９８】
図２２に示すＷＰＰ１０の半導体チップ１では、その長手方向の中央付近にバンプ電極１１を配置させない空き領域１ｂが形成されている。
【０１９９】
これは、空き領域１ｂが形成されるように再配線１２によってバンプ電極１１の設置ピッチを一部変更したものであり、ＷＰＰ１０の長手方向の中央付近にバンプ電極１１を設置しない空き領域１ｂを設けたものである。
【０２００】
なお、図２３は、図２０（ａ）のＣ部におけるモジュール基板２の基板側配線を示したものである。
【０２０１】
図２２および図２３に示すように、半導体チップ１の空き領域１ｂに隣接させてキャパシタ３（リード端子半導体装置）が実装され、キャパシタ３の電源用配線２ｃがモジュール基板２の半導体チップ１の空き領域１ｂに対向した表層に表層配線２ｈとして形成されている（ただし、内層に内層配線２ｇとして形成されていてもよい）。
【０２０２】
つまり、図２２に示すように、半導体チップ１の長手方向の中央付近にバンプ電極１１を設置しない空き領域１ｂを形成しているため、ＷＰＰ１０の信号線をモジュール基板２のチップ中央部に対応した箇所に出さなくても結線を行うことができ、その結果、キャパシタ３をＷＰＰ１０に最も近づけて実装できる。
【０２０３】
これにより、ＷＰＰ１０とキャパシタ３との間の配線長が最短となって動作特性を向上できる。
【０２０４】
なお、モジュール基板２は、図２３に示すように、コア２層のＶｃｃとＧｎｄ層および片面２層ずつの信号線の合計６層のメタル層によって形成されており、ＷＰＰ１０のバンプ電極１１が接続される表面層のランド２ｄからアドレス・機能系などの共通配線２ｅは、一層下の層にビアホール２ｆを経由して接続し、これにより、モジュール基板２の長手方向に延びる内層配線２ｇに接続している。
【０２０５】
また、Ｉ／Ｏ配線は、モジュール基板２の表層配線２ｈを介して近くに配置された接続端子２ａに接続される。したがって、ビアホール２ｆを経由することによるインダクタンス増加を回避できる。
【０２０６】
なお、図２３に示す配線では、Ｖｓｓ（Ｇｎｄ）やＶｄｄをキャパシタ３（コンデンサ）から横方向に延ばして形成しているが、すぐコア層にビアホール２ｆを経由して接続してもよい。
【０２０７】
次に、図２４、図２５および図２６は、実施の形態３のメモリモジュール７００におけるＷＰＰ１０のバンプ配置の変形例とそれに対応する基板側配線の変形例の配線を示した図であり、図２７は図２５に示すウェハプロセスパッケージのバンプ配置と基板側配線の変形例の他の変形例を示すものである。
【０２０８】
なお、図２４、図２５、図２６および図２７におけるＷＰＰ１０は、複数のＷＰＰ１０においてＷＰＰ１０相互に共通して配線接続可能なアドレス、機能、電源およびＧｎｄなどの共通電極群である共通バンプ電極群（共通突起状端子群）１ｃと、ＷＰＰ１０ごとに独立して配線接続されるＩ／Ｏなどの独立電極群である独立バンプ電極群（独立突起状端子群）１ｄとがそれぞれのＷＰＰ１０上において区分されて設けられた場合である。
【０２０９】
さらに、ＷＰＰ１０において独立バンプ電極群１ｄがそのパッケージ本体１３の短辺側の片側端部に配置されており、メモリモジュール７００の片面では、８個のＷＰＰ１０が、それぞれの独立バンプ電極群１ｄをモジュール基板２の接続端子２ａ側に向けて実装されている。
【０２１０】
これにより、モジュール基板２には、８個のＷＰＰ１０の共通バンプ電極群１ｃを接続する配線である共通配線２ｅが表層配線２ｈによって形成されている。
【０２１１】
ここでは、共通バンプ電極群１ｃ、すなわちアドレス系、機能系のバンプ電極１１の設置ピッチを広く設け、特にパッケージ本体１３の長手方向に直角な方向にバンプ電極間を通り抜けて配線が多く形成可能なように、チップ長手方向に設置ピッチを大きく形成する。
【０２１２】
さらに、独立バンプ電極群１ｄ、すなわちＩ／Ｏ系のバンプ電極１１の設置ピッチは狭くしてパッケージ本体１３の片側外周に配置する。
【０２１３】
これにより、表層配線２ｈのみによって共通配線２ｅを形成できるため、モジュール基板２における配線層数を削減できる。
【０２１４】
なお、図２４に示すＷＰＰ１０では、再配線１２によって、その共通バンプ電極群１ｃを個々に規則性を持たせて、かつパッケージ本体１３に対して斜めに配置している。
【０２１５】
これによれば、アドレス、機能、電源およびＧｎｄなどの共通電極を接続する複数の共通配線２ｅをパッケージ本体１３の長手方向に対して平行に形成することができる。
【０２１６】
その結果、モジュール基板２における配線密度を最も高くすることができ、さらに、共通配線２ｅの距離を最短にすることができる。
【０２１７】
また、ＷＰＰ１０のバンプ電極１１の数がチップサイズに対して比較的少ない時や、モジュール基板２がアディティブ基板などのように配線ルールが細かい基板の場合には、表面層と内層のＧｎｄおよびＶｃｃの層の一部を信号層として使用することにより、４層のモジュール基板２を製造することができ、これを用いてメモリモジュール７００を組み立てることができる。
【０２１８】
この場合、Ｉ／Ｏ系の独立配線２ｉを接続端子２ａ側に設けられたバンプ電極１１から接続し、かつアドレス、機能、電源およびＧｎｄなどの共通電極を接続する複数の共通配線２ｅをチップ同士の間を通るように形成できる。
【０２１９】
また、図２５に示すＷＰＰ１０では、再配線１２（図２２参照）によって、その共通バンプ電極群１ｃを格子状に配置している。その際、図２２に示すように、再配線１２をチップ内部の電源・Ｇｎｄ分配として使用し、１つのバンプ電極１１と複数のボンディング電極１ａとを再配線１２によって電気的に接続することにより、バンプ電極１１の数を減らすことができる（外部端子数を低減できる）。
【０２２０】
なお、図２５に示す基板側配線では、モジュール基板２の表層のみによって結線しており、バンプ電極１１の配置は傾斜させていないため、基板側配線の屈曲や傾斜を利用して配線している。
【０２２１】
また、図２６に示すＷＰＰ１０は、図２５に示したＷＰＰ１０のバンプ配列よりも多少バンプ電極１１の設置ピッチを広げて設置したものであり、これをモジュール基板２上で、それの長手方向もしくは短辺方向に傾斜させて配列させたものである。
【０２２２】
これにより、モジュール基板２側の共通配線２ｅをパッケージ本体１３の長手方向と傾斜させた関係にすることができ、その結果、図２４に示した共通配線２ｅと同様に、共通配線２ｅを直線で形成することができる。
【０２２３】
また、図２７は、図２５に示すＷＰＰ１０のバンプ配列よりも多少バンプ電極１１の設置ピッチを広げて設置した他の変形例である。この変形例では、Ｉ／Ｏ系以外の独立ピンも下から引き出す構成となっている。ビット構成の専用化をすることによってピン数を減らし、これにより、共通配線２ｅの間隔を大きく形成して、Ｉ／Ｏピンとそれ以外の独立ピンは狭ピッチとした例である（図２７に示すｄ１＞ｄ２）。
【０２２４】
図２７に示す変形例の効果としては、共通配線同士の間隔を広くしたため、ピン間により多くの配線を引き回すことができる。したがって、モジュール基板２上の配線が、表層配線２ｈのみによって共通化できるため、モジュール基板２の内層配線２ｇ（図２３参照）を必要としない。なお、Ｉ／Ｏピンと電源などの独立ピンは狭ピッチとしたが、これらはピン間に配線を引き回さず、単独で下に、すなわち接続端子２ａに配線を取り出すため、狭いピッチでもよい。
【０２２５】
図２７においては、Ｄの配線レイアウトにした場合、ピン間を３つの表層配線２ｈが通ることとなり、また、Ｅの配線レイアウトにした場合、ピン間を４つの表層配線２ｈが通ることとなる。
【０２２６】
なお、図２４、図２５、図２６および図２７では、モジュール基板２上の配線密度を極限まで高めるため、モジュール基板２の実装ランドは敢えて示さず、共通配線２ｅと直交したスリット状のレジスト開口部を疑似的なはんだ接続ランドとした。
【０２２７】
本実施の形態３のメモリモジュール７００のその他の構造およびメモリモジュール７００の製造方法については、前記実施の形態１のメモリモジュール１００のものと同じであるため、その重複説明は省略する。
【０２２８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２２９】
例えば、前記実施の形態１，２および３のメモリモジュール１００〜７００にでは、ＥＥＰＲＯＭ５をアウタリード２１を有したリード端子半導体装置として用いる場合を説明したが、不揮発性読み出し専用メモリであるＥＥＰＲＯＭ５を突起状端子半導体装置すなわちＷＰＰ１０と同様の構造として形成し、これを実装してもよい。
【０２３０】
ただし、その際、ＷＰＰ構造のＥＥＰＲＯＭ５は、アンダーフィルによる封止を行わず、ＤＲＡＭのＷＰＰ１０のみにアンダーフィルを行う。
【０２３１】
すなわち、ＷＰＰ構造のＥＥＰＲＯＭ５はモジュール基板２から取り外し自在に実装する。
【０２３２】
これは、ＥＥＰＲＯＭ５の製品歩留りは低く、電気的書き込みを行った時点で不良が発見された場合に、ＥＥＰＲＯＭ５のみを良品と置き換えることができるようにするためである。ＥＥＰＲＯＭ５の場合は、チップ寸法がＤＲＡＭに比べて小さいため、バンプ電極１１に加わる応力が小さく、アンダーフィルなしでも十分な信頼性を得ることができる。ＷＰＰ構造のＥＥＰＲＯＭ５を実装することにより、ＳＯＰタイプの場合より実装面積を少なくすることができるとともに、コスト面においても、ＳＯＰタイプより安くすることができる。
【０２３３】
また、前記実施の形態１，２および３では、モジュール基板２の表裏両面にＷＰＰ１０が実装されている両面実装タイプのメモリモジュールについて説明したが、前記メモリモジュールは、片面実装タイプのものであってもよい。
【０２３４】
さらに、ＷＰＰ１０（突起状端子半導体装置）と混載されるリード端子半導体装置については、ＴＳＯＰ２０に限られるものではなく、ＴＳＯＰ２０以外のＱＦＰ（Quad Flat Package)やＴＣＰ（Tape Carrier Package) などの半導体装置であってもよい。
【０２３５】
また、前記実施の形態１，２および３では、突起状端子半導体装置がＷＰＰ１０の場合について説明したが、前記突起状端子半導体装置は、その外部端子がバンプ電極１１で、かつ半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる配線部を備えた半導体装置であれば、他の半導体装置であってもよい。
【０２３６】
そこで、図２８、図２９および図３０に、前記突起状端子半導体装置のＷＰＰ１０以外の変形例を示す。
【０２３７】
図２８（ａ),（ｂ),（ｃ）は、前記突起状端子半導体装置の変形例としてＣＳＰ（Chip Scale Package) ３０を示したものである。
【０２３８】
なお、ＣＳＰ３０は、半導体チップ１とほぼ同じか、もしくはそれより若干大きい程度のチップサイズのものであり、エラストマ３１を介在させてテープ基板３２によって半導体チップ１を支持するファンイン構造のものである。
【０２３９】
さらに、外部端子として半田などからなる複数のバンプ電極３４（突起状端子）が半導体チップ１のエリア内領域に設けられ、テープ基板３２に設けられた接続リード３２ａと半導体チップ１のボンディング電極１ａとが電気的に接続され、かつ半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極３４の設置ピッチを広げる配線部である端子ピッチ拡張配線３２ｂがテープ基板３２に形成されている。
【０２４０】
なお、半導体チップ１のボンディング電極１ａ上には封止部３３が形成されている。
【０２４１】
図２９（ａ),（ｂ) は、前記突起状端子半導体装置の変形例としてチップフェイスアップ搭載方式のＢＧＡ（Ball Grid Array)４０を示したものである。
【０２４２】
なお、ＢＧＡ４０は、ＢＧＡ基板４２にダイボンド材４５を介してフェイスアップ方式で半導体チップ１が固着されたものであり、半導体チップ１のボンディング電極１ａとＢＧＡ基板４２の基板電極４２ｆとが金などからなるボンディングワイヤ４１によって電気的に接続されている。
【０２４３】
さらに、外部端子として半田などからなる複数のバンプ電極４４（突起状端子）がＢＧＡ基板４２の裏面側に格子状配列で設けられるとともに、半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極４４の設置ピッチを広げる配線部である端子ピッチ拡張配線４２ａがＢＧＡ基板４２に形成されている。
【０２４４】
なお、端子ピッチ拡張配線４２ａには、信号配線４２ｂ、ＧＮＤプレーン４２ｃ、Ｖｄｄプレーン４２ｄおよびスルーホール４２ｅなどが含まれている。
【０２４５】
また、半導体チップ１やボンディングワイヤ４１などを樹脂封止するモールド部４３が形成されている。
【０２４６】
図３０（ａ),（ｂ),（ｃ）は、前記突起状端子半導体装置の変形例としてチップフェイスダウン搭載方式のＢＧＡ（Ball Grid Array)５０を示したものである。
【０２４７】
なお、ＢＧＡ５０は、ＢＧＡ基板５２に小形バンプ５１を介してフェイスダウン方式で半導体チップ１が搭載されたフリップチップ構造のものであり、半導体チップ１のボンディング電極１ａとＢＧＡ基板５２の電極とが小形バンプ５１によって電気的に接続されている。
【０２４８】
さらに、外部端子として半田などからなるバンプ電極５４（突起状端子）がＢＧＡ基板５２の裏面側に格子状配列で設けられるとともに、半導体チップ１のボンディング電極１ａ（図２９参照）の設置ピッチよりもバンプ電極５４の設置ピッチを広げる配線部である端子ピッチ拡張配線５２ａ（図３０（ｃ）参照）がＢＧＡ基板５２に形成されている。
【０２４９】
なお、半導体チップ１とＢＧＡ基板５２との間すなわち小形バンプ５１の周囲がアンダーフィルによって樹脂封止され封止部５３が形成されている。
【０２５０】
図２８に示すＣＳＰ３０、図２９に示すＢＧＡ４０および図３０に示すＢＧＡ５０においても、半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極３４，４４，５４の設置ピッチを広げる配線部である端子ピッチ拡張配線３２ｂ，４２ａ，５２ａがそれぞれに設けられているため、これらをモジュール基板２などに実装する際にはリフロー実装を行うことができる。
【０２５１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０２５２】
（１）．メモリモジュールにおいて突起状端子半導体装置をモジュール基板に実装することにより、個片処理で形成される半導体チップを有したリード端子半導体装置よりも大幅に実装面積を減らすことが可能となる。これにより、半導体チップを実装する限り最も少ない面積に実装することができ、その結果、モジュール容量を大幅に増加させることができる。
【０２５３】
（２）．突起状端子半導体装置としてＷＰＰを実装することにより、外部端子であるバンプ電極の設置ピッチをフリップチップ実装より広いピッチで実装可能なため、モジュール基板における配線ルールを広くすることができる。これにより、コストを抑えた高密度実装のメモリモジュールを実現することができる。
【０２５４】
（３）．半導体チップのボンディング電極から外部端子であるＷＰＰのバンプ電極までをＴＳＯＰなどのＳＭＤ部品より短い距離の配線で結ぶことが可能になる。これにより、メモリモジュールにおいて高速化対応が可能となり、その結果、高速バス対応を実現できる。
【０２５５】
（４）．メモリモジュールにおいてＷＰＰがアンダーフィル封止されていることにより、チップ全面がより強固に固着されるため、耐衝撃性を向上させることができる。これにより、チップクラックの発生も防止することができる。
【０２５６】
（５）．ＷＰＰがアンダーフィル封止され、かつ半導体チップの背面が露出した状態でモジュール基板に実装されるとともに、アンダーフィル封止により半導体チップの主面の全面がモジュール基板と固着されるため、メモリモジュールにおける熱抵抗を低くすることができる。その結果、メモリモジュールの放熱性を向上できるとともに、その長寿命化を図ることができる。
【図面の簡単な説明】
【図１】（ａ),（ｂ),（ｃ）は本発明の実施の形態１のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図、（ｃ）は（ａ）のＡ−Ａ断面を示す断面図である。
【図２】図１（ｃ）の断面図におけるＢ部を拡大して示す拡大部分断面図である。
【図３】図１に示すメモリモジュールのブロック回路図の一例である。
【図４】図１に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す外観斜視図である。
【図５】（ａ),（ｂ）は図１に示すメモリモジュールに実装されるＳＭＤ（リード端子半導体装置）とウェハプロセスパッケージの構造の一例を示す図であり、（ａ）はＳＭＤの平面図、（ｂ）はウェハプロセスパッケージの平面図である。
【図６】図１に示すメモリモジュールに実装されるウェハプロセスパッケージの製造工程の一例を示すプロセスフローである。
【図７】（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ）は図６に示すプロセスフローの主要工程に対応する半導体ウェハの構造の一例を示す拡大部分断面図である。
【図８】図１に示すメモリモジュールに実装されるウェハプロセスパッケージとＳＭＤのモジュール基板への実装手順の一例を示す基本実装フローである。
【図９】図１に示すメモリモジュールに実装されるウェハプロセスパッケージのモジュール基板への実装手順の一例を示す実装フローである。
【図１０】図１に示すメモリモジュールに実装されるウェハプロセスパッケージのアンダーフィルにおける樹脂塗布方法の一例を示す拡大部分斜視図である。
【図１１】（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ),（ｇ),（ｈ）は図１０に示すアンダーフィルの樹脂塗布を行った際の樹脂の浸透経過の一例を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図である。
【図１２】本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図である。
【図１３】本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図である。
【図１４】（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ),（ｇ),（ｈ）は本発明の実施の形態１のアンダーフィルにおける変形例の樹脂塗布を行った際の樹脂の浸透経過を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図である。
【図１５】（ａ),（ｂ) は本発明の実施の形態１のメモリモジュールの変形例の構造を示す図であり、（ａ）は平面図、（ｂ）は側面図である。
【図１６】図１５に示すメモリモジュールの反り状態の一例を示す側面図である。
【図１７】本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図である。
【図１８】図１７に示すメモリモジュールの反り状態の一例を示す側面図である。
【図１９】本発明の実施の形態２のメモリモジュールの構造の一例を示す平面図である。
【図２０】（ａ),（ｂ) は本発明の実施の形態３のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図である。
【図２１】図２０に示すメモリモジュールのブロック回路図の一例である。
【図２２】図２０に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す底面図である。
【図２３】図２０に示すメモリモジュールのＣ部におけるモジュール基板の配線の一例を示す基板側配線図である。
【図２４】本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図である。
【図２５】本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図である。
【図２６】本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図である。
【図２７】図２５に示すウェハプロセスパッケージのバンプ配置と基板側配線の変形例の他の変形例を示すバンプ配置および配線図である。
【図２８】（ａ),（ｂ),（ｃ）は本発明のメモリモジュールに実装される突起状端子半導体装置の変形例であるＣＳＰの構造を示す図であり、（ａ）は平面図、（ｂ）は断面図、（ｃ）は底面図である。
【図２９】（ａ),（ｂ) は本発明のメモリモジュールに実装される突起状端子半導体装置の変形例であるチップフェイスアップ搭載方式のＢＧＡの構造を示す図であり、（ａ）は外観斜視図、（ｂ）は断面図である。
【図３０】（ａ),（ｂ),（ｃ）は本発明のメモリモジュールに実装される突起状端子半導体装置の変形例であるチップフェイスダウン搭載方式のＢＧＡの構造を示す図であり、（ａ）は平面図、（ｂ）は断面図、（ｃ）は底面図である。
【符号の説明】
１ 半導体チップ
１ａ ボンディング電極
１ｂ 空き領域
１ｃ 共通バンプ電極群（共通突起状端子群）
１ｄ 独立バンプ電極群（独立突起状端子群）
２ モジュール基板
２ａ 接続端子（外部端子）
２ｂ 非実装部
２ｃ 電源用配線
２ｄ ランド
２ｅ 共通配線
２ｆ ビアホール
２ｇ 内層配線
２ｈ 表層配線
２ｉ 独立配線
３ キャパシタ
４ 面付け抵抗
５ ＥＥＰＲＯＭ（不揮発性読み出し専用メモリ）
６ ＰＬＬ（周波数制御手段）
７ シリコン基板
７ａ 無機絶縁保護膜
７ｂ 第一絶縁層
７ｃ 拡散防止接着層
７ｄ 第二絶縁層
８ レジスタ
９ 樹脂
９ａ フィレット
１０ ＷＰＰ（突起状端子半導体装置）
１１ バンプ電極（突起状端子）
１２ 再配線（配線部）
１３ パッケージ本体（半導体装置本体）
１４ 封止部
１５ ＦＥＴ−バススイッチ（メモリ選択手段）
２０ ＴＳＯＰ（リード端子半導体装置）
２１ アウタリード（外部端子）
２２ パッケージ本体（半導体装置本体）
３０ ＣＳＰ（突起状端子半導体装置）
３１ エラストマ
３２ テープ基板
３２ａ 接続リード
３２ｂ 端子ピッチ拡張配線（配線部）
３３ 封止部
３４ バンプ電極（突起状端子）
４０ ＢＧＡ（突起状端子半導体装置）
４１ ボンディングワイヤ
４２ ＢＧＡ基板
４２ａ 端子ピッチ拡張配線（配線部）
４２ｂ 信号配線
４２ｃ ＧＮＤプレーン
４２ｄ Ｖｄｄプレーン
４２ｅ スルーホール
４２ｆ 基板電極
４３ モールド部
４４ バンプ電極（突起状端子）
４５ ダイボンド材
５０ ＢＧＡ（突起状端子半導体装置）
５１ 小形バンプ
５２ ＢＧＡ基板
５２ａ 端子ピッチ拡張配線（配線部）
５３ 封止部
５４ バンプ電極（突起状端子）
６０ ディスペンサ
６０ａ ノズル
６１ ＳＯＰ（リード端子半導体装置）
１００，２００，３００，４００，５００，６００，７００ メモリモジュール
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、メモリモジュールにおける半導体チップの高密度実装に適用して有効な技術に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
複数の半導体装置を搭載したモジュール製品の一例にメモリモジュールがある。
【０００４】
このメモリモジュールは、メモリチップを有した複数の半導体装置がモジュール基板の片面または表裏両面に実装されたものであり、パーソナルコンピュータやワークステーションなどに使用メモリを装着する際に、パーソナルコンピュータやワークステーションに設けられたマザーボードに搭載してモジュール単位でメモリを装着するものである。
【０００５】
そこで、メモリモジュールに実装される半導体装置としては、ＴＳＯＰ（Thin Small Outline Package) やＴＣＰ（Tape Carrier Package) などのように、半導体チップが樹脂封止され、かつこの樹脂封止によって形成された封止部の外部に電極を引き出すリード端子（外部端子）を備えたＳＭＤ（Surface Mount Devices)と呼ばれる表面実装形の半導体装置が用いられている。
【０００６】
なお、モジュール製品については、例えば、特開平１０−２０９３６８号公報、特開平１−２５８４６６号公報あるいは特開平７−８６４９２号公報などに種々の構造のものが開示されている。
【０００７】
特開平１０−２０９３６８号公報は、ＣＰＵ（Central Processing Unit)モジュールについて記載したものである。また、特開平１−２５８４６６号公報は、ＤＲＡＭ（Dynamic Random Access Memory) チップを有するＳＭＤ部品を実装したメモリモジュールについて記載したものである。さらに、特開平７−８６４９２号公報は、ＭＣＭ（Multi-Chip-Module)におけるアンダーフィル用の樹脂の塗布技術について記載したものである。
【０００８】
【発明が解決しようとする課題】
ところが、前記した技術のメモリモジュールにおいてこれに実装されるＳＭＤ部品は、封止によるパッケージ本体（半導体装置本体）とアウタリードとの影響により、チップサイズと比較してパッケージサイズが大きい構造となっている。
【０００９】
その結果、モジュール基板に実装できる半導体チップの数が限られてしまうことが問題となる。
【００１０】
また、封止することで付加されるインダクタンスなどの影響により、高速化したＣＰＵに対応するための高速インタフェースを備えたメモリモジュールの設計が困難となっていることが問題とされる。
【００１１】
本発明の目的は、半導体チップの実装密度を向上させてモジュール容量の増加を図り、かつ高速バス対応化を実現するメモリモジュールおよびその製造方法を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
すなわち、本発明のメモリモジュールは、外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部が設けられた突起状端子半導体装置と、外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者が前記モジュール基板に混載されているものである。
【００１５】
さらに、本発明のメモリモジュールは、外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置と、外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者が前記モジュール基板に混載されているものである。
【００１６】
したがって、リード端子半導体装置と突起状端子半導体装置とを混載するため、突起状端子半導体装置の実装においては半導体チップと同程度の実装面積で実装可能となる。
【００１７】
これにより、半導体チップを実装する限り最も少ない面積に実装することができ、したがって、半導体チップの実装密度を向上させることができる。
【００１８】
その結果、メモリモジュールにおけるモジュール容量の増加を図ることができる。
【００１９】
また、本発明のメモリモジュールの製造方法は、外部端子として突起状端子を備え、半導体チップのボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部が設けられた突起状端子半導体装置を準備する工程と、前記半導体チップの前記ボンディング電極と電気的に接続された外部端子であるアウタリードを備えたリード端子半導体装置を準備する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とをモジュール基板上に配置する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とを同時にリフローして両者を前記モジュール基板に実装する工程とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とを前記モジュール基板に混載するものである。
【００２０】
さらに、本発明のメモリモジュールの製造方法は、外部端子として突起状端子を備え、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置を準備する工程と、前記半導体チップの前記ボンディング電極と電気的に接続された外部端子であるアウタリードを備えたリード端子半導体装置を準備する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とをモジュール基板上に配置する工程と、前記突起状端子半導体装置と前記リード端子半導体装置とを同時にリフローして両者を前記モジュール基板に実装する工程とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とを前記モジュール基板に混載するものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は本発明の実施の形態１のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図、（ｃ）は（ａ）のＡ−Ａ断面を示す断面図、図２は図１（ｃ）の断面図におけるＢ部を拡大して示す拡大部分断面図、図３は図１に示すメモリモジュールのブロック回路図の一例、図４は図１に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す外観斜視図、図５は図１に示すメモリモジュールに実装されるＳＭＤ（リード端子を有する表面実装形の半導体装置であり、この半導体装置を以降、リード端子半導体装置という）とウェハプロセスパッケージの構造の一例を示す図であり、（ａ）はＳＭＤの平面図、（ｂ）はウェハプロセスパッケージの平面図、図６は図１に示すメモリモジュールに実装されるウェハプロセスパッケージの製造工程の一例を示すプロセスフロー、図７（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ）は図６に示すプロセスフローの主要工程に対応する半導体ウェハの構造の一例を示す拡大部分断面図、図８は図１に示すメモリモジュールに実装されるウェハプロセスパッケージとＳＭＤのモジュール基板への実装手順の一例を示す基本実装フロー、図９は図１に示すメモリモジュールに実装されるウェハプロセスパッケージのモジュール基板への実装手順の一例を示す実装フロー、図１０は図１に示すメモリモジュールに実装されるウェハプロセスパッケージのアンダーフィルにおける樹脂塗布方法の一例を示す拡大部分斜視図、図１１は図１０に示すアンダーフィルの樹脂塗布を行った際の樹脂の浸透経過の一例を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図、図１２および図１３は本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図、図１４は本発明の実施の形態１のアンダーフィルにおける変形例の樹脂塗布を行った際の樹脂の浸透経過を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図、図１５は本発明の実施の形態１のメモリモジュールの変形例の構造を示す図であり、（ａ）は平面図、（ｂ）は側面図、図１６は図１５に示すメモリモジュールの反り状態の一例を示す側面図、図１７は本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図、図１８は図１７に示すメモリモジュールの反り状態の一例を示す側面図である。
【００２３】
図１に示す本実施の形態１のメモリモジュール１００は、外部端子として突起状端子を備えるとともに、前記突起状端子を介して実装され、かつ半導体チップ１のボンディング電極１ａの設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部が設けられた突起状端子半導体装置と、半導体チップ１を備えるとともに、外部端子としてアウタリード２１を備え、かつ半導体チップ１のボンディング電極１ａと電気的に接続されたアウタリード２１を介して実装されるリード端子半導体装置であるＴＳＯＰ（Thin Small Outline Package) ２０と、前記突起状端子半導体装置とＴＳＯＰ２０とを支持するモジュール基板２とからなり、前記突起状端子半導体装置とＴＳＯＰ２０とが共に同時リフローによって実装され、両者がモジュール基板２に混載されているものである。
【００２４】
ここで、前記突起状端子半導体装置は、外部端子として設けられた複数のバンプ電極１１（突起状端子）がパッケージ本体１３（半導体装置本体）のエリア内に配置されているとともに、半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる配線部を有しているものである。
【００２５】
また、前記リード端子半導体装置は、外部端子として設けられた複数のアウタリード２１がパッケージ本体２２（半導体装置本体）から突出して配置されているものである。
【００２６】
なお、前記突起状端子半導体装置および前記リード端子半導体装置において半導体チップ１のボンディング電極１ａは、例えば、アルミニウムなどによって形成された電極であり、ワイヤボンディングなどを行う際に、そのボンディングワイヤと電気的に接続される電極である。
【００２７】
また、前記突起状端子半導体装置および前記リード端子半導体装置における外部端子とは、モジュール基板２などの実装基板に前記半導体装置を実装した際に、モジュール基板２側の接続電極と電気的に接続される端子である。
【００２８】
ここで、本実施の形態１では、前記突起状端子半導体装置が、チップサイズの小形半導体装置であるウェハプロセスパッケージ（以降、略してＷＰＰと呼ぶ）１０の場合を例に取り上げて説明する。
【００２９】
したがって、本実施の形態１のメモリモジュール１００は、チップサイズの突起状端子半導体装置であるＷＰＰ１０と、ＳＭＤ（表面実装形パッケージ）部品で、かつリード端子半導体装置の一例であるＴＳＯＰ２０と、他のリード端子半導体装置の一例として不揮発性読み出し専用メモリであるＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)５とがモジュール基板２に混載されているものである。
【００３０】
ここで、ＷＰＰ１０は、図４に示すように、外部端子として突起状端子であるバンプ電極１１を備えるとともに、バンプ電極１１を介してモジュール基板２に実装され、かつ半導体チップ１のエリア内においてボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる配線部である再配線１２が設けられた突起状端子半導体装置である。
【００３１】
ＷＰＰ１０にバンプ電極１１を用いると、バンプ電極１１は高さのばらつきが小さいため、基板に実装した際の実装不良が少なくてすみ、その結果、実装歩留りが向上する。また、バンプ電極１１は、実装高さが約0.１３ｍｍであり、実装高さを小さくできる。
【００３２】
なお、図１に示すように、メモリモジュール１００には、ＷＰＰ１０、ＴＳＯＰ２０、ＥＥＰＲＯＭ５の他に、キャパシタ３、小形の面付け抵抗４などの他の電子部品が搭載されている。
【００３３】
つまり、本実施の形態１のメモリモジュール１００には、その表裏面の一方の面に、１８個のＷＰＰ１０と、２つのＴＳＯＰ２０と、１８個のキャパシタ３と、３６個の小形の面付け抵抗４と、１つのＥＥＰＲＯＭ５とが搭載されており、さらに、その反対側の他方の面にも１８個のＷＰＰ１０が搭載されている。
【００３４】
また、本実施の形態１のメモリモジュール１００のＷＰＰ１０は、モジュール基板２の一方の面において、２つのＴＳＯＰ２０を挟んでその両側に一列に合計１８個（ＴＳＯＰ２０を挟んで一方の側に１０個、その反対側に８個）が配置されている。
【００３５】
なお、２つのＴＳＯＰ２０は、その一方（図１において向かって上側に配置されたＴＳＯＰ２０）が周波数制御手段であるＰＬＬ（Phase-Locked Loop)６であり、また、他方（図１において向かって下側に配置されたＴＳＯＰ２０）がレジスタ機能を備えたレジスタ８である。
【００３６】
つまり、本実施の形態１のメモリモジュール１００では、ＰＬＬ６およびレジスタ８もリード端子半導体装置である。
【００３７】
なお、各ＷＰＰ１０に対応してその近傍に１つずつキャパシタ３が配置されている。
【００３８】
さらに、各ＷＰＰ１０に対応して２つずつ合計３６個の小形の面付け抵抗４が一列に配置されている。小形の面付け抵抗４は、メモリモジュール１００のＩ／Ｏに対応して設けられるため、本実施の形態１のメモリモジュール１００では片面に３６個のＩ／Ｏが設けられていることにより、面付け抵抗４も３６個搭載されている。小形の３６個の面付け抵抗４は、モジュール基板２の外部端子である接続端子２ａの近傍に、この接続端子２ａにほぼ沿った状態で１列に配置されている。
【００３９】
なお、図１（ａ）に示すように、メモリモジュール１００のモジュール基板２の大きさは、例えば、Ｌ＝１３3.３５ｍｍ、Ｍ＝３8.１ｍｍであり、図１（ｂ）に示すように、実装高さ（Ｍａｘ）は、Ｎ＝４ｍｍである。
【００４０】
また、本実施の形態１のメモリモジュール１００において、ＴＳＯＰ２０とＷＰＰ１０とは同時リフローによって実装されたものであるが、図２に示すように、ＷＰＰ１０は、リフロー後、アンダーフィルによって樹脂封止され、これにより、封止部１４が形成されている。
【００４１】
すなわち、ＷＰＰ１０のパッケージ本体１３とモジュール基板２との間のバンプ電極１１の周囲が樹脂封止され、そこに封止部１４が形成されている。
【００４２】
なお、図１に示すメモリモジュール１００は、ＷＰＰ１０をＤＲＡＭとして用いたものであるとともに、エラーコードコレクション付き７２ｂｉｔ幅バスのモジュール基板２を用いたものである。
【００４３】
したがって、メモリモジュール１００は、モジュール基板２の表裏両面に合計３６個のＤＲＡＭ（ＷＰＰ１０）が搭載されたモジュールであり、例えば、６４Ｍｂｉｔ（１６Ｍ×４）のＤＲＡＭとすると、１６ワード×７２ｂｉｔ×２バンク構成のＤＲＡＭモジュールである。
【００４４】
ここで、図３は、図１に示すメモリモジュール１００のブロック回路図であり、１６ワード×７２ｂｉｔ×２バンク構成のＤＲＡＭモジュールのブロック回路図である。
【００４５】
図３において、１バンクめのＲＳ０系とＲＳ２系とが同時に動作する構造となっており、かつ、２バンクめのＲＳ１系とＲＳ３系とが同時に動作する構造となっており、１バンクめもしくは２バンクめをレジスタ８によってバンクセレクトし、１バンクめを読み出す時は、２バンクめは読み出さず、同様に、２バンクめを読み出す時は、１バンクめは読み出さない。
【００４６】
なお、レジスタ８のＡ端子〔Ｓ０ ｔｏ Ｓ３〕が、１バンクめおよび２バンクめの何れかのＤＲＡＭ（ＷＰＰ１０）のチップセレクト（ＣＳ）端子と接続され、レジスタ８がバンクを選択することににより、選択された半導体チップ１のＣＳ端子への入力となる。
【００４７】
また、各チップのＤ０〜Ｄ３５が３６個の各ＷＰＰ１０を示しており、各チップにおける〔Ｉ（Ｉｎｐｕｔ）／Ｏ（Ｏｕｔｐｕｔ）０ ｔｏ Ｉ／Ｏ３〕端子が独立端子としてモジュール基板２の接続端子２ａに接続されている。
【００４８】
また、全てのＤＲＡＭを合わせて、データとして使用するＩ／Ｏが、ＤＱ０からＤＱ６３まで６４ｂｉｔあり、またチェックとして使用するＩ／Ｏが、ＣＢ０からＣＢ７まで８ｂｉｔあり、両者を合計して７２ｂｉｔの２バンク構成となる。
【００４９】
なお、図３に示す各端子に示した記号について説明すると、〔Ａ０ ｔｏ Ａ１１〕はアドレス入力、〔ＤＱ０ ｔｏ ＤＱ６３〕はデータ入出力、〔ＣＢ０ｔｏ ＣＢ７〕はチェックビット（データ入出力）、〔Ｓ０ ｔｏ Ｓ３〕はチップセレクト入力、〔ＲＥ〕はローイネーブル（ＲＡＳ）入力、〔ＣＥ〕はコラムイネーブル（ＣＡＳ）入力、〔Ｗ〕はライトイネーブル入力、〔ＤＱＭＢ０ｔｏ ＤＱＭＢ７〕はバイトデータマスク、〔ＣＫ０ ｔｏ ＣＫ３〕はクロック入力、〔ＣＫＥ０〕はクロックイネーブル入力、〔ＷＰ〕はＳｅｒｉａｌ ＰＤ用のライトプロテクト、〔ＲＥＧＥ〕はレジスタイネーブル、〔ＳＤＡ〕はＳｅｒｉａｌ ＰＤ用のデータ入出力、〔ＳＣＬ〕はＳｅｒｉａｌ ＰＤ用のクロック入力、〔ＳＡ０ ｔｏ ＳＡ２〕はシリアルアドレス入力、〔Ｖｃｃ〕は高電位側電源、〔Ｖｓｓ〕はグランド、〔ＮＣ〕はノンコネクトをそれぞれ示す。
【００５０】
次に、ＷＰＰ１０の詳細構造について説明すると、図４に示すように、ＷＰＰ１０の半導体チップ１のボンディング電極１ａから外部端子である半田のバンプ電極１１までを再配線１２によって電気的に接続した構造となっている。
【００５１】
すなわち、狭ピッチで配置されたボンディング電極１ａに対し、これと電気的に接続されるバンプ電極１１のピッチを、再配線１２によって広げたものである。
【００５２】
これは、ウェハ単位で素子の機能部位を形成し、その後、ダイシングを行って各半導体チップ１に個片化することにより、チップサイズのパッケージとするものである。
【００５３】
したがって、ＳＭＤ（表面実装形）部品のパッケージと同様の製造方法によって組み立てられる小形パッケージと比較しても低コストで効率よく製造できる。
【００５４】
なお、図５にＳＭＤ部品の一例であるＴＳＯＰ２０と、チップサイズの突起状端子半導体装置の一例であるＷＰＰ１０とを示し、その大きさの差を示す。
【００５５】
図５（ａ）は、図１に示すメモリモジュール１００に実装されるＴＳＯＰ２０を示した平面図であり、また、図５（ｂ）は、同様に、図１に示すメモリモジュール１００に実装されるＷＰＰ１０を示した平面図である。
【００５６】
図５に示すように、例えば、ＤＲＡＭがＴＳＯＰ２０などのＳＭＤ（表面実装形）タイプのパッケージである場合と比較すると、ＷＰＰ１０の方がインナリードやアウタリード２１を備えていない分、小形化することができる。
【００５７】
したがって、本実施の形態１のメモリモジュール１００のように、ＷＰＰ１０によるＤＲＡＭをモジュール基板２に実装することにより、個片処理で形成されるＴＳＯＰ２０よりも大幅に実装面積を減らすことが可能となる。
【００５８】
すなわち、ＷＰＰ１０として実装することにより、その半導体チップ１を実装する限り最も少ない面積に実装することができ、その結果、モジュール容量を大幅に増加させることができる。
【００５９】
なお、ベアチップ実装となるフリップチップ実装においても同様の容量を実現することが可能ではあるが、フリップチップ実装では再配線１２が形成されないため、外部端子の設置ピッチが狭く、ＳＭＤタイプの部品と同時にリフロー実装することができない。これにより、ベアチップ実装部品では、フリップチップボンダを用いて１個ずつ実装しなければならず、ＷＰＰ１０の方が実装効率も高い。
【００６０】
つまり、ＷＰＰ１０の実装では、前記フリップチップボンダなどの特殊実装装置を必要としないため、実装における工程を少なくすることができる。
【００６１】
また、ＷＰＰ１０は、外部端子であるバンプ電極１１の設置ピッチを、フリップチップ実装より広いピッチで実装可能なため、モジュール基板２における配線ルールを広くすることができる。したがって、モジュール基板２のコスト高を招くことなく、これにより、コストを抑えた高密度実装のメモリモジュール１００を実現することができる。
【００６２】
さらに、ＷＰＰ１０では、半導体チップ１のボンディング電極１ａから外部端子であるバンプ電極１１までの配線距離を、ＴＳＯＰ２０などのＳＭＤ部品におけるボンディング電極１ａからアウタリード２１先端までの距離より短い距離の配線で結ぶことが可能になるため、高速の信号伝達に対応することができる。
【００６３】
これにより、メモリモジュール１００において高速化対応が可能となり、その結果、高速バス対応を実現できる。
【００６４】
ここで、本実施の形態１のメモリモジュール１００において、これに実装される全ての半導体装置（パッケージ）をＷＰＰ１０にしない理由、すなわち、チップサイズの突起状端子半導体装置の一例であるＷＰＰ１０と、ＳＭＤ部品（本実施の形態１ではＴＳＯＰ２０）とを混載する理由について説明する。
【００６５】
ＷＰＰ１０は、前工程ウェハ処理によって形成されるものである。したがって、従来の後工程でデバイス１つ１つを形成する工程に関しても全てウェハ単位で処理される。
【００６６】
この場合、１枚のウェハ内の良品数が少なければ、不良品に対して加工を行うことになり、コスト高となる。
【００６７】
その結果、半導体ウェハの歩留りが十分高まっていない品種では、コストメリットが無い。
【００６８】
また、品種ごとに露光用レチクルを準備する必要があるので、大量生産しない製品に関しては、リードフレームに対して組み付ける半導体装置（パッケージ）の方が汎用性のある部品材料を利用できる。これにより、大量生産しない製品は、ＷＰＰ１０にしない方が良い。
【００６９】
さらに、物理的条件も重要であり、取り出し端子数とチップサイズの関係により、小チップで取り出し端子数の多いロジックなどもＷＰＰ１０にしない方がよい。これは、ボンディング電極１ａから再配線１２を形成した後の電極パッド（図７に示す拡散防止接着層７ｃ）およびバンプ電極１１が設置できないためである。
【００７０】
したがって、ＷＰＰ１０にした方が良いデバイスは、歩留りが高く、ウェハ当たりのチップ取得数が多いチップ、特に、小形メモリデバイスである。
【００７１】
これに対し、ＷＰＰ１０にしがたいデバイスは、歩留りが低く、ウェハ当たりのチップ取得数が少ないチップ、特に、大形チップ、先端デバイスもしくは少量生産しか行わないデバイスなどがある。また、チップ面積の割りに外部端子数の多いＡＳＩＣ（Application Specific Integrated Circuit)などでは、ＷＰＰ１０にした場合、バンプ電極１１の設置ピッチを十分広く取れない場合があり、このような場合も従来のパッケージとした方が実装が容易になる。
【００７２】
続いて、図６に示すＷＰＰ１０（図１参照）のプロセスフローおよび図７に示す前記プロセスフローの主要工程に対応するウェハ断面図を用いてＷＰＰ１０の製造方法について説明する。
【００７３】
まず、図６に示すステップＳ１により、ウェハ前工程処理を行う。これにより、図７（ａ）に示すシリコン基板７の主面にボンディング電極１ａを露出させて無機絶縁保護膜７ａを形成する。
【００７４】
続いて、ステップＳ２により、ＷＰＰ−第一絶縁層形成を行う。すなわち、図７（ｂ）に示すように、シリコン基板７の無機絶縁保護膜７ａ上にポリイミドやフッ素樹脂などからなる第一絶縁層７ｂを形成する。
【００７５】
その後、ステップＳ３により、ＷＰＰ−再配線層形成を行う。すなわち、図７（ｃ）に示すように、第一絶縁層７ｂ上に、ボンディング電極１ａと電気的に接続させて再配線１２を形成する。
【００７６】
さらに、ステップＳ４により、ＷＰＰ−第二絶縁層形成を行う。すなわち、図７（ｄ）に示すように、再配線１２上にポリイミドやエポキシなどからなる第二絶縁層７ｄを形成する。
【００７７】
その後、ステップＳ５により、ＷＰＰ−ＵＢＭ（アンダーバンプメタル）形成を行う。すなわち、図７（ｅ）に示すように、再配線１２と電気的に接続させてＵＢＭである拡散防止接着層７ｃを形成する。
【００７８】
続いて、ステップＳ６により、ウェハ検査（Ｗ検）を行う。これは、半導体ウェハ（シリコン基板７）のスクライブエリアに形成された電極パッドにプローブ針を当てて、ウェハ処理が仕様通りに行われているか否かを電気的特性によって検査するものである。
【００７９】
その後、ステップＳ７により、シリコン基板７のプローブ検査（Ｐ検１）を行う。これは、シリコン基板７のボンディング電極１ａにプローブ針を当てて、半導体チップ１の各電気的動作が正しいか否かを検査して不良箇所を検出するものである。
【００８０】
さらに、ステップＳ８により、不良箇所に対して救済、すなわちレーザ救済を行う。これは、レーザによって冗長回路のヒューズを切断して不良箇所を救済するものである。
【００８１】
その後、ステップＳ９により、プローブ検査（Ｐ検２）を行う。これは、前記Ｐ検１で救済した不良箇所が修正されているか否かを確認するものである。
【００８２】
続いて、ステップＳ１０により、ウェハ裏面マーキングを行ってシリコン基板７の裏面に所定のマークを付す。
【００８３】
さらに、ステップＳ１１により、バンプ形成を行う。すなわち、図７（ｆ）に示すように、再配線１２上のボンディング電極１ａから引き出した端部に設けられたＵＢＭである拡散防止接着層７ｃ上にＷＰＰ１０の外部端子であるバンプ電極１１（突起状端子）を形成する。
【００８４】
ここで、バンプ電極１１は、例えば、印刷法によって形成される。ウェハ（シリコン基板７）上のバンプ形成位置に対応したメタルマスクを配置し、はんだペーストを塗り込み、前記メタルマスクをはずした後一括リフローすることによって、前記ウェハ上のバンプ電極１１が一度に形成される。
【００８５】
その後、ステップＳ１２により、ダイシングを行って半導体ウェハすなわちシリコン基板７を切断し、その結果、図４に示すようなＷＰＰ１０を形成する。
【００８６】
その後、ステップＳ１３により、ＷＰＰ１０のエージングすなわちバーンイン（ＢＩ）テストを行う。
【００８７】
さらに、ステップＳ１４により、単品選別を行って良品のＷＰＰ１０を選別する。
【００８８】
これにより、ＷＰＰ１０の組み立てを完了する。
【００８９】
なお、図６に示す製造手順では、ステップＳ９に示すプローブ検査（Ｐ検２）を行った後、シリコン基板７の裏面を研磨するバックグラインディング（以降、ＢＧと略す）工程を行わない場合を説明したが、ステップＳ９のプローブ検査（Ｐ検２）の工程からステップＳ１０のウェハ裏面マーキングの工程に移る間にＢＧ工程を行ってもよい。
【００９０】
ここで、ＢＧ工程は、シリコン基板７の裏面を研磨してシリコン基板７を薄くし、これによって形成されるＷＰＰ１０の高さを低くするものである。
【００９１】
すなわち、ＷＰＰ１０の薄形化を目的としてこれが有する半導体チップ１を薄くするものである。
【００９２】
したがって、ＢＧ工程を行うことにより、ＷＰＰ１０の実装高さを低くすることが可能になる（例えば、１ｍｍ以下にできる）。
【００９３】
さらに、ＢＧ工程を行うことにより、シリコン基板７の厚さを薄くできるため、シリコン基板７においてチップ取り数増加のためダイシング時のスクライブ巾を狭くした際にもダイシング時の冷却水のスクライブ溝への浸入を妨げることなく、ダイシングできる。
【００９４】
これにより、ダイシング時のシリコン基板７の損傷を防ぐことができ、シリコン基板７の歩留りを向上できる。これは、直径が３００ｍｍのシリコン基板７をダイシングする際に、特に有効的である。
【００９５】
また、図６に示す製造手順のステップＳ６〜ステップＳ９に示す工程（ウェハ検査（Ｗ検）、プローブ検査（Ｐ検１）、レーザ救済、プローブ検査（Ｐ検２））を、ステップＳ１のウェハ前工程処理工程と、ステップＳ２のＷＰＰ−第一絶縁層形成工程との間で行ってもよい。
【００９６】
すなわち、ステップＳ１に示すウェハ前工程後に、ステップＳ６〜ステップＳ９に示す工程を行うものである。
【００９７】
これにより、シリコン基板７に絶縁膜を形成する前に、一連のプローブ検査を行うことができ、ボンディング電極１ａが損傷した際にもその損傷を残さずにＷＰＰ１０を組み立てることができる。
【００９８】
次に、図８および図９を用いて、本実施の形態１の図１に示すメモリモジュール１００の製造方法について説明する。
【００９９】
なお、図１に示すメモリモジュール１００は、モジュール基板２の表裏両面にＷＰＰ１０を実装し、かつ片方の面にＴＳＯＰ２０を実装したものである。
【０１００】
まず、図６に示すプロセスフローに基づいてＷＰＰ１０を製造する。
【０１０１】
すなわち、外部端子としてバンプ電極１１（突起状端子）を備えるとともに、半導体チップ１のエリア内においてボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる再配線１２（配線部）が設けられた図４に示すチップサイズのＷＰＰ１０（突起状端子半導体装置）をウェハ前工程処理によって形成し、これを準備する（ここでは、１８×２＝３６個準備する）。
【０１０２】
なお、本実施の形態１では、ＷＰＰ１０が有する半導体チップ１は、ＤＲＡＭである。
【０１０３】
一方、このＷＰＰ１０の他に、モジュール基板２に搭載するＳＭＤ部品であるリード端子半導体装置を組み立てて準備する。
【０１０４】
ここでは、半導体チップ１のボンディング電極１ａと電気的に接続された外部端子であるアウタリード２１を備えたリード端子半導体装置である２つのＴＳＯＰ２０（そのうち１つはＰＬＬ６で、他の１つはレジスタ８）と、ＥＥＰＲＯＭ５（リード端子半導体装置）と、３６×２＝７２個の小形の面付け抵抗４をそれぞれ準備する。
【０１０５】
なお、図８に示す部品実装の基本フローに基づいて大凡の実装手順について説明する。
【０１０６】
まず、ステップＳ１５により、モジュール基板２へのはんだ印刷を行い、リード端子半導体装置のアウタリード２１の先端やＷＰＰ１０のバンプ電極１１などと電気的に接続するための端子（ランドパッド）を形成する。
【０１０７】
その後、ステップＳ１６により、ＳＭＤ搭載を行うとともに、ステップＳ１７により、ＷＰＰ１０搭載を行う。
【０１０８】
続いて、ステップＳ１８により、一括リフローを行い、これにより、リード端子半導体装置のアウタリード２１と前記ランドパッドとを、かつＷＰＰ１０のバンプ電極１１と前記ランドパッドとを電気的に接続する。
【０１０９】
その後、ステップＳ１９により洗浄を行う。ただし、洗浄は行わなくてもよい。
【０１１０】
さらに、ステップＳ２０により、アンダーフィルによる樹脂封止を行う。
【０１１１】
次に、図９に示す詳細の実装フローを用いてメモリモジュール１００の製造方法を詳しく説明する。
【０１１２】
まず、図９に示すステップＳ２１により、モジュール基板２の所定箇所にはんだ印刷を行う。
【０１１３】
続いて、ステップＳ２２により、モジュール表面搭載を行う。ここでは、モジュール基板２の表面にそれぞれ所定数のＷＰＰ１０（１８個）、ＴＳＯＰ２０（２個）、小形の面付け抵抗４（３６個）およびＥＥＰＲＯＭ５（１個）を搭載機によって配置する。
【０１１４】
その後、ステップＳ２３により、モジュール基板２の表面側の全ての前記部品を一括した（同時に）はんだリフローによって実装する。
【０１１５】
その後、ステップＳ２４により、モジュール裏面搭載を行う。ここでは、表面側と同じ方法でモジュール基板２の裏面に各部品を搭載機によって配置する。
【０１１６】
続いて、ステップＳ２５により、モジュール基板２の裏面側の全ての前記部品を一括した（同時に）はんだリフローによって実装する。
【０１１７】
これにより、モジュール基板２の表裏両面にそれぞれ所定数のＷＰＰ１０（１８×２個）、ＴＳＯＰ２０（２個）、小形の面付け抵抗４およびＥＥＰＲＯＭ５を実装（混載）したメモリモジュール１００を組み立てることができる。
【０１１８】
その後、ステップＳ２６により、洗浄を行う。
【０１１９】
ただし、洗浄は、行わなくてもよい。
【０１２０】
その後、ステップＳ２７により、モジュールテストを行う。すなわち、メモリモジュール１００の所定の検査を行って不良チップを検出する。
【０１２１】
続いて、ステップＳ２８に示す不良チップリペアを行って不良チップの交換を行う。その際、再加熱を行ってはんだを溶融し、不良チップ（不良の半導体装置）を取り外して良品チップ（良品の半導体装置）と取り替える。
【０１２２】
その後、ステップＳ２９により、再び、リフローを行って全ての部品を実装する。
【０１２３】
続いて、ステップＳ３０により、洗浄を行う。
【０１２４】
ただし、洗浄は、行わなくてもよい。
【０１２５】
その後、ステップＳ３１に示すアンダーフィルによる樹脂封止をＷＰＰ１０に対して行う。アンダーフィルは、ＤＲＡＭの様にチップサイズが比較的大きく、その結果、バンプ電極１１への応力緩衝機能が不十分なＷＰＰ１０の場合に、ＷＰＰ１０のパッケージ本体１３とモジュール基板２との間に樹脂９を充填し、バンプ電極１１に加わる応力を低減するものである。
【０１２６】
すなわち、アンダーフィルは、ＷＰＰ１０におけるパッケージ本体１３とモジュール基板２との間の樹脂封止であり、バンプ電極１１の周囲を樹脂９によって固めて保護するものである。
【０１２７】
なお、アンダーフィルを行う際には、液状の樹脂９を図１０に示すディスペンサ６０のノズル６０ａからモジュール基板２の片面ずつに対して塗布する。すなわち、モジュール基板２の表裏面のＷＰＰ１０に対してその片面ずつ樹脂９を塗布する。
【０１２８】
両面の塗布が終了した段階で、モジュール基板２の表裏面を一括加熱してその表裏面の樹脂９を同時に硬化させる。すなわち、樹脂９の両面への塗布が終了した後、雰囲気加熱などにより、両面を同時にキュアベーク（硬化）する。
【０１２９】
その後、図９に示すステップＳ３２により、ケーシングを行って、さらに、ステップＳ３３により、モジュール最終テストを行う。
【０１３０】
なお、ＥＥＰＲＯＭ５には、専用ライタによって所定の情報を書き込む。
【０１３１】
これにより、図１に示すメモリモジュール１００の組み立てを完了する。
【０１３２】
ここで、ＷＰＰ１０の実装と同じ実装面積となるベアチップ実装について両実装の比較のための説明をする。
【０１３３】
まず、ベアチップ実装では、ボンディング電極１ａを再配線１２によって再配置せずに実装基板に実装するため、外部端子の設置ピッチが狭く、実装基板の配線ルールが厳しくなり、実装基板のコストが高くなる。そのうえ、モジュール組み立ての際、他のＳＭＤ部品実装のためのはんだリフロー実装工程の他に処理速度が比較的遅いフリップチップボンダを使用する実装工程を追加しなければならない。
【０１３４】
したがって、本実施の形態１のメモリモジュール１００におけるＷＰＰ１０方が、その実装において、前記ベアチップ実装よりも多くの効果（フリップチップボンダなどの特殊実装装置を使用しないため、実装工程を少なくできる）が得られる。
【０１３５】
次に、本実施の形態１のメモリモジュール１００の製造方法におけるアンダーフィルの方法について説明する。
【０１３６】
図１０は、図１に示すメモリモジュール１００に実装されるＷＰＰ１０のアンダーフィルにおける樹脂塗布方法を示す図であり、また、図１１は図１０に示す塗布方法で樹脂９を塗布した際の樹脂９の浸透経過を示した図である。
【０１３７】
図１０において、各矢印は、ノズル６０ａの進行方向を表しており、この矢印に沿ってディスペンサ６０およびノズル６０ａがＷＰＰ１０の短辺上を移動していく。
【０１３８】
本実施の形態１の樹脂塗布方法では、平面形状が長方形のＷＰＰ１０の短辺方向に沿ってディスペンサ６０を断続的に、かつほぼ直線的に移動させ、ＷＰＰ１０の上方からノズル６０ａを介して各ＷＰＰ１０の短辺に対して順次樹脂９を滴下していく。つまり、１つのＷＰＰ１０の塗布を終了したらノズル６０ａを次のＷＰＰ１０の短辺上の手前側の端部に移動させ、そこでノズル６０ａを一端停止させる。
【０１３９】
その後、ＷＰＰ１０の短辺の手前側端部から向う側端部までノズル６０ａを移動させながら樹脂９を滴下し、そこで一端ノズル６０ａの移動と樹脂９の滴下とを停止する。
【０１４０】
続いて、樹脂９の滴下を停止させた状態で、これの隣に配置されたＷＰＰ１０の短辺の手前側端部にノズル６０ａを移動させ、そこから同様にして樹脂９の滴下を行うとともに、順次、各ＷＰＰ１０のアンダーフィルを行っていく。
【０１４１】
なお、図１１は、図１０に示す塗布方法で、バンプ電極１１の配置が１５行×４列でＤＲＡＭのＷＰＰ１０に樹脂９を塗布した際の樹脂９の濡れ広がりの状態を示したものであり、図１１（ａ),（ｂ）は、短辺塗布直後、図１１（ｃ),（ｄ）は、塗布後所定時間（少）経過後、図１１（ｅ),（ｆ）は、塗布後所定時間（大）経過後、図１１（ｇ),（ｈ）は、塗布後所定時間（大）経過後に周辺にフィレット９ａを形成するため、ノズル６０ａを一周させて樹脂９を塗布した状態を示したものである。
【０１４２】
図１１（ｅ),（ｆ）に示すように、樹脂９がＷＰＰ１０とモジュール基板２との間全体に濡れ広がった後、再び、ディスペンサ６０およびノズル６０ａをＷＰＰ１０のパッケージ本体１３の周に周回させて図１１（ｇ）に示すフィレット９ａを確実に形成し、これによって、ＷＰＰ１０がモジュール基板２に固定される強度を一層高めても良い。
【０１４３】
次に、図１２は本発明の実施の形態１のメモリモジュール１００の変形例であるメモリモジュール２００の構造を示したものである。
【０１４４】
メモリモジュール２００は、モジュール基板２の片面において、１８個のＷＰＰ１０（突起状端子半導体装置）が等ピッチ間隔で一列に並んで実装され、ＷＰＰ１０の近傍に１つのＴＳＯＰ２０（リード端子半導体装置）が実装された場合の一例であり、一列に並んで配置されたＷＰＰ１０の中央付近にＴＳＯＰ２０（リード端子半導体装置）が配置されている。
【０１４５】
すなわち、１つのＴＳＯＰ２０の両側に一列に並んで複数（１０個と８個）のＷＰＰ１０が配置されている。
【０１４６】
さらに、モジュール基板２においてその外部端子である接続端子２ａ側にリード端子半導体装置であるＳＯＰ（Small Outline Package)６１（レジスタ８）が９個並んで実装され、かつ接続端子２ａと反対側（接続端子２ａから遠い側）に１８個のＷＰＰ１０が実装され、それぞれのＷＰＰ１０にはアンダーフィルが行われている。
【０１４７】
このような実装形態のメモリモジュール２００において、ＷＰＰ１０のアンダーフィル用の樹脂９を塗布する際には、一列に配置された１８個のＷＰＰ１０の短辺に対してほぼ直線的に樹脂９を塗布する。
【０１４８】
これにより、効率良く樹脂９を塗布できる。
【０１４９】
また、図１３は本発明の実施の形態１のメモリモジュール１００の変形例であるメモリモジュール３００の構造を示したものである。
【０１５０】
図１３に示すメモリモジュール３００では、そのモジュール基板２において、１８個のＷＰＰ１０が、２つずつまたは２行×２列マトリクス配置の４つずつを１つの群（塊）として実装されている。
【０１５１】
さらに、それぞれのＷＰＰ１０が、その長手方向をメモリモジュール３００のモジュール基板２の短辺方向に平行にして実装されている。
【０１５２】
ここでは、このようなＷＰＰ１０の実装状態でＷＰＰ１０のアンダーフィルを行う際に効率よく行う樹脂９の塗布方法を説明する。
【０１５３】
つまり、樹脂９の塗布温度が比較的低い場合、ＷＰＰ１０のパッケージ本体１３の長辺側に樹脂９を塗布した方がパッケージ本体１３とモジュール基板２との間に樹脂９が浸透していく距離が短い。その結果、塗布時間の短縮化を図ることができる。
【０１５４】
したがって、各パッケージ本体１３の少なくとも片側の長辺に沿っては、ノズル６０ａを移動させるスペースを確保することが望ましく、高密度実装の観点からは、ノズル６０ａをさせない側の長辺は、他の部品とできるだけ接近させて配置することが望ましい。
【０１５５】
これを利用し、半導体チップ１が多ｂｉｔ構成で、かつメモリモジュール３００の同一Ｉ／Ｏに多数のＤＲＡＭから結線される場合に、同一面内の２×２組のＤＲＡＭをなるべく近づけた配置の際の塗布方法とした時に効果が大きい。
【０１５６】
したがって、図１３に示すようなＷＰＰ１０の実装状態において、樹脂９をそれぞれのＷＰＰ１０の外側長辺に沿ってその外側長辺外周に対して塗布することが好ましく、この塗布方法を用いて２×２組のＤＲＡＭ（ＷＰＰ１０）の外側長辺に沿って樹脂９を塗布した場合、塗布対象のパッケージ本体１３とは反対側の塗布対象外のパッケージ本体１３に樹脂９が流れたり、もしくは、樹脂９が、いずれかに漏れ広がったりすることを防ぐことができる。
【０１５７】
なお、メモリモジュール３００では、Ｉ／Ｏが（×４）構成のものを４個集めて１６ｂｉｔ構成とし、これを一群として実装する方が好ましい。したがって、図１３に示すＷＰＰ１０の実装形態においては、その矢印のような塗布軌跡で樹脂９を塗布することが好ましい。
【０１５８】
次に、図１４は、他の変形例の樹脂塗布を行った際の樹脂９の浸透経過を示す図である。
【０１５９】
つまり、図１５に示すようなメモリモジュール４００のＷＰＰ１０の実装形態において、アンダーフィルの樹脂９を、図１４に示すようにパッケージ本体１３の対向する２辺外周部に対して塗布するものであり、ここでは、各ＷＰＰ１０の両短辺側においてその一方の端から反対側の端まで樹脂９を塗布する。
【０１６０】
なお、図１４（ａ),（ｂ）に示す矢印は、ディスペンサ６０の移動軌跡を示しており、図１４（ｃ),（ｄ）は、両短辺（２辺）塗布直後、図１４（ｅ),（ｆ）は、塗布後所定時間（中）経過後、図１４（ｇ),（ｈ）は、塗布後所定時間（大）経過後の樹脂９の浸透状態をそれぞれ示したものである。
【０１６１】
本実施の形態１では、樹脂９の浸透の最終段階においても、両短辺から浸透した樹脂９同士は互いに分離した状態にあり、中間に樹脂９の浸透していない領域が存在する。パッケージ本体１３とモジュール基板２との熱膨張差や、モジュール基板２の反り変形によってバンプ電極１１に作用する応力は、パッケージ本体１３の中心からの距離が大きくなるにしたがって増加し、角部のバンプ電極１１において最大となる。したがって、長方形のパッケージ本体１３の両短辺近傍に樹脂９が浸透していれば、中間に浸透していない領域が存在しても、ある程度のバンプ電極１１の応力低減効果を得ることができる。
【０１６２】
これにより、パッケージ本体１３の全面に塗布する場合に近い効果をより少ない樹脂９とより少ない作業時間で得ることができる。
【０１６３】
すなわち、塗布時間の短縮と、塗布量の低減とを図ることが可能になる。
【０１６４】
また、パッケージ本体１３の４角に樹脂９を塗布するだけでもよく、その際には、最外周に配置されたバンプ電極１１への応力を低減し、その結果、バンプ電極１１の接続寿命を延ばすことができる。
【０１６５】
次に、図１５（ａ),（ｂ）は、メモリモジュール１００の変形例であるメモリモジュール４００の構造を示したものであり、モジュール基板２の片面において１６個のＷＰＰ１０が等ピッチ間隔で一列に実装され、このメモリモジュール４００において、アンダーフィル用の樹脂９を一列に配置された１６個のＷＰＰ１０に対して直線的に塗布するものである。図１５（ａ）に示す矢印は、ディスペンサ６０（図１０参照）の移動軌跡を示すものである。
【０１６６】
また、図１６は、図１５に示すメモリモジュール４００が反って撓んだ状態を示したものである。これは、メモリモジュール４００の検査などを行う際のソケット挿入時に、モジュール基板２の端部を押さえた時などにおいて起こり得る状態である。
【０１６７】
すなわち、図１６に示すように、図１５に示すメモリモジュール４００がその長手方向に反って撓んだ際、隣あったＷＰＰ１０の封止部１４が相互に接触することなく一体化していなければ、メモリモジュール４００は、全体に亘って撓むため、応力はメモリモジュール４００全体にほぼ均一に分散される。
【０１６８】
これにより、外部からの荷重にも耐え得る構造とすることができ、その結果、メモリモジュール４００の信頼性を向上できる。
【０１６９】
さらに、図１７、図１８に示すメモリモジュール５００は、モジュール基板２の複数の接続端子２ａの配列方向に沿って１６個のＷＰＰ１０が４つの領域に各４つずつに分割されて実装され、１つの領域の４つのＷＰＰ１０における封止部１４が繋がって形成されているものである。
【０１７０】
すなわち、ＷＰＰ１０をある群（塊）ごとに分けて実装し、それらが群単位にアンダーフィルの封止部１４によって繋がると、そのメモリモジュール５００の群（塊）の箇所の剛性は、見かけ上、ＷＰＰ１０をも含むものとなって高くなる。
【０１７１】
これにより、モジュール基板２の曲げ応力は、ＷＰＰ１０の群と群の間の間隙に集中する。
【０１７２】
すなわち、ＷＰＰ１０同士の間隔など、アンダーフィルの樹脂９の塗布に影響を及ぼす因子如何で隣同士の封止部１４が繋がる場合もあり、その場合でも図１７および図１８に示すメモリモジュール５００のように、部分的に繋がらない非実装部２ｂを有することにより、外力が加わった際にも、この非実装部２ｂが撓んでＷＰＰ１０のバンプ電極１１の接続部や半導体チップ１に応力が掛かることを防ぐことができる。
【０１７３】
その結果、前記応力を分散できるため、メモリモジュール５００のＷＰＰ１０における接続信頼性を向上できる。
【０１７４】
なお、本実施の形態１のメモリモジュール１００，２００，３００，４００，５００においては、ＷＰＰ１０がアンダーフィル封止されているため、チップ全面もしくは主要部がより強固に固着され、その結果、耐衝撃性を向上させることができるとともに、耐湿性も向上できる。
【０１７５】
ここで、モジュール製品においては、高密度実装を実現する他の手段としてＴＣＰ（Tape Carrier Package) の積層実装などがある。ただし、この技術では、チップ薄形化によってチップクラックが発生することがある。これに対し、本実施の形態１のメモリモジュール１００，２００，３００，４００，５００においては、アンダーフィルによるチップ固着によって耐衝撃性を向上させることができるため、前記チップクラックの発生も防止することができる。
【０１７６】
さらに、ＷＰＰ１０がアンダーフィル封止され、かつ半導体チップ１の主面と反対側の面（背面）が露出した状態でモジュール基板２に実装されるとともに、アンダーフィル封止により半導体チップ１の前記主面の全面もしくはその主要部がモジュール基板２と固着されるため、熱抵抗を低くすることができる。
【０１７７】
その結果、メモリモジュール１００，２００，３００，４００，５００の放熱性を向上できるとともに、長寿命化を図ることができる。
【０１７８】
（実施の形態２）
図１９は本発明の実施の形態２のメモリモジュールの構造の一例を示す平面図である。
【０１７９】
本実施の形態２のメモリモジュール６００は、７２個のＤＲＡＭであるＷＰＰ１０（突起状端子半導体装置）が行列のマトリクス配置によって実装され、かつそれぞれのＷＰＰ１０に対しての入出力信号の接続を、２行（図１９のメモリモジュール６００においては、モジュール基板２の短辺に平行な方向を行、これと直角な方向を列とするが、行列の関係はこれと反対であってもよい）ごとの合計８つとＥＣＣ用の１つの合計９つのＷＰＰ１０の群（塊）を１群として、各群ごとに切換える９個のメモリ選択手段であるＦＥＴ（Field Effect Transistor)−バススイッチ１５（リード端子半導体装置）が各群のＷＰＰ１０に対応して実装されている。
【０１８０】
つまり、メモリモジュール６００においては、２行分の９個のＷＰＰ１０に対しての入出力信号の接続を、これに対応した１つのＦＥＴ−バススイッチ１５によってその１群（８個）の中で切換えるものであり、モジュール基板２の接続端子２ａの数を増加させずにＷＰＰ１０の数を増加させるものである。
【０１８１】
したがって、メモリモジュール６００では、実施の形態１のメモリモジュール１００と比較してその４倍の数のＷＰＰ１０を搭載している。
【０１８２】
すなわち、メモリモジュール６００は、ＦＥＴ−バススイッチ１５によってＩ／Ｏを個別に切り換え可能なようにして、より多数のＤＲＡＭを実装できるようにしたものである。
【０１８３】
なお、メモリモジュール６００におけるＦＥＴ−バススイッチ１５は、その外観形状が、例えば、リード端子半導体装置の一例であるＳＯＰタイプのものである。
【０１８４】
本実施の形態２のメモリモジュール６００のその他の構造およびメモリモジュール６００の製造方法については、前記実施の形態１のメモリモジュール１００のものと同じであるため、その重複説明は省略する。
【０１８５】
（実施の形態３）
図２０は本発明の実施の形態３のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図、図２１は図２０に示すメモリモジュールのブロック回路図の一例、図２２は図２０に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す底面図、図２３は図２０（ａ）に示すメモリモジュールのＣ部におけるモジュール基板の配線の一例を示す基板側配線図、図２４、図２５および図２６は本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図、図２７は図２５に示すウェハプロセスパッケージのバンプ配置と基板側配線の変形例の他の変形例を示すバンプ配置および配線図である。
【０１８６】
図２０（ａ),（ｂ）に示す本実施の形態３のメモリモジュール７００は、８バイトの１６８ピンのＵｎｂｕｆｆｅｒｅｄ ＳＤＲＡＭ（スタティックＤＲＡＭ）−ＤＩＭＭ（Dual In-line Memory Module) に、片面８個のＷＰＰ１０（突起状端子半導体装置）と、小形の面付け抵抗４と、キャパシタ３と、ＥＥＰＲＯＭ５とを混載したものである。
【０１８７】
ただし、メモリモジュール７００には、図１のメモリモジュール１００に搭載されているレジスタ８は搭載されていない。
【０１８８】
なお、図２１は、図２０に示すメモリモジュール７００のブロック回路図の一例を示したものであり、２バンク構成を示している。
【０１８９】
ここで、図２１に示す各端子に示した記号の説明については、実施の形態１のメモリモジュール１００のブロック回路図で説明したものと同じであるため、その重複説明は省略する。
【０１９０】
図２１に示すメモリモジュール７００においては、１バンクめのＳ０系と、２バンクめのＳ１系との何れを読み出すかは、レジスタ８が搭載されていないため、ダイレクトの信号によって行う。つまり、Ｕｎｂｕｆｆｅｒｅｄタイプであるため、ダイレクトに何れかのバンクに信号が入り、何れかのバンクの半導体チップ１をセレクトする。
【０１９１】
なお、各チップのＤ０〜Ｄ１５が両面１６個の各ＷＰＰ１０を示しており、各チップにおける〔Ｉ／Ｏ０ ｔｏ Ｉ／Ｏ３〕端子が独立端子としてモジュール基板２の接続端子２ａに接続されている。
【０１９２】
また、全てのＤＲＡＭを合わせて、データとして使用するＩ／Ｏが、ＤＱ０からＤＱ６３まで６４ｂｉｔあり、これらが２バンク構成となっている。
【０１９３】
図２０に示すメモリモジュール７００は、図１に示すメモリモジュール１００と比較して廉価タイプのモジュールである。
【０１９４】
また、メモリモジュール７００のモジュール基板２の大きさは、例えば、Ｐ＝１３3.３５ｍｍ、Ｑ＝３3.０２ｍｍであり、図２０（ｂ）に示すように、実装高さ（Ｍａｘ）は、Ｒ＝４ｍｍである。
【０１９５】
なお、図２０（ａ）に示すように、メモリモジュール７００では、その片面において８個のＤＲＡＭであるＷＰＰ１０（突起状端子半導体装置）が一列に配置され、さらに、隣あったＷＰＰ１０の間または横においてその長手方向の中央付近に対応した箇所にキャパシタ３（コンデンサ）が配置されている。
【０１９６】
これは、ＷＰＰ１０とキャパシタ３との間の配線長を最短にするためのものである。
【０１９７】
ここで、メモリモジュール７００に用いられるＷＰＰ１０の構造を図２２に示す。
【０１９８】
図２２に示すＷＰＰ１０の半導体チップ１では、その長手方向の中央付近にバンプ電極１１を配置させない空き領域１ｂが形成されている。
【０１９９】
これは、空き領域１ｂが形成されるように再配線１２によってバンプ電極１１の設置ピッチを一部変更したものであり、ＷＰＰ１０の長手方向の中央付近にバンプ電極１１を設置しない空き領域１ｂを設けたものである。
【０２００】
なお、図２３は、図２０（ａ）のＣ部におけるモジュール基板２の基板側配線を示したものである。
【０２０１】
図２２および図２３に示すように、半導体チップ１の空き領域１ｂに隣接させてキャパシタ３（リード端子半導体装置）が実装され、キャパシタ３の電源用配線２ｃがモジュール基板２の半導体チップ１の空き領域１ｂに対向した表層に表層配線２ｈとして形成されている（ただし、内層に内層配線２ｇとして形成されていてもよい）。
【０２０２】
つまり、図２２に示すように、半導体チップ１の長手方向の中央付近にバンプ電極１１を設置しない空き領域１ｂを形成しているため、ＷＰＰ１０の信号線をモジュール基板２のチップ中央部に対応した箇所に出さなくても結線を行うことができ、その結果、キャパシタ３をＷＰＰ１０に最も近づけて実装できる。
【０２０３】
これにより、ＷＰＰ１０とキャパシタ３との間の配線長が最短となって動作特性を向上できる。
【０２０４】
なお、モジュール基板２は、図２３に示すように、コア２層のＶｃｃとＧｎｄ層および片面２層ずつの信号線の合計６層のメタル層によって形成されており、ＷＰＰ１０のバンプ電極１１が接続される表面層のランド２ｄからアドレス・機能系などの共通配線２ｅは、一層下の層にビアホール２ｆを経由して接続し、これにより、モジュール基板２の長手方向に延びる内層配線２ｇに接続している。
【０２０５】
また、Ｉ／Ｏ配線は、モジュール基板２の表層配線２ｈを介して近くに配置された接続端子２ａに接続される。したがって、ビアホール２ｆを経由することによるインダクタンス増加を回避できる。
【０２０６】
なお、図２３に示す配線では、Ｖｓｓ（Ｇｎｄ）やＶｄｄをキャパシタ３（コンデンサ）から横方向に延ばして形成しているが、すぐコア層にビアホール２ｆを経由して接続してもよい。
【０２０７】
次に、図２４、図２５および図２６は、実施の形態３のメモリモジュール７００におけるＷＰＰ１０のバンプ配置の変形例とそれに対応する基板側配線の変形例の配線を示した図であり、図２７は図２５に示すウェハプロセスパッケージのバンプ配置と基板側配線の変形例の他の変形例を示すものである。
【０２０８】
なお、図２４、図２５、図２６および図２７におけるＷＰＰ１０は、複数のＷＰＰ１０においてＷＰＰ１０相互に共通して配線接続可能なアドレス、機能、電源およびＧｎｄなどの共通電極群である共通バンプ電極群（共通突起状端子群）１ｃと、ＷＰＰ１０ごとに独立して配線接続されるＩ／Ｏなどの独立電極群である独立バンプ電極群（独立突起状端子群）１ｄとがそれぞれのＷＰＰ１０上において区分されて設けられた場合である。
【０２０９】
さらに、ＷＰＰ１０において独立バンプ電極群１ｄがそのパッケージ本体１３の短辺側の片側端部に配置されており、メモリモジュール７００の片面では、８個のＷＰＰ１０が、それぞれの独立バンプ電極群１ｄをモジュール基板２の接続端子２ａ側に向けて実装されている。
【０２１０】
これにより、モジュール基板２には、８個のＷＰＰ１０の共通バンプ電極群１ｃを接続する配線である共通配線２ｅが表層配線２ｈによって形成されている。
【０２１１】
ここでは、共通バンプ電極群１ｃ、すなわちアドレス系、機能系のバンプ電極１１の設置ピッチを広く設け、特にパッケージ本体１３の長手方向に直角な方向にバンプ電極間を通り抜けて配線が多く形成可能なように、チップ長手方向に設置ピッチを大きく形成する。
【０２１２】
さらに、独立バンプ電極群１ｄ、すなわちＩ／Ｏ系のバンプ電極１１の設置ピッチは狭くしてパッケージ本体１３の片側外周に配置する。
【０２１３】
これにより、表層配線２ｈのみによって共通配線２ｅを形成できるため、モジュール基板２における配線層数を削減できる。
【０２１４】
なお、図２４に示すＷＰＰ１０では、再配線１２によって、その共通バンプ電極群１ｃを個々に規則性を持たせて、かつパッケージ本体１３に対して斜めに配置している。
【０２１５】
これによれば、アドレス、機能、電源およびＧｎｄなどの共通電極を接続する複数の共通配線２ｅをパッケージ本体１３の長手方向に対して平行に形成することができる。
【０２１６】
その結果、モジュール基板２における配線密度を最も高くすることができ、さらに、共通配線２ｅの距離を最短にすることができる。
【０２１７】
また、ＷＰＰ１０のバンプ電極１１の数がチップサイズに対して比較的少ない時や、モジュール基板２がアディティブ基板などのように配線ルールが細かい基板の場合には、表面層と内層のＧｎｄおよびＶｃｃの層の一部を信号層として使用することにより、４層のモジュール基板２を製造することができ、これを用いてメモリモジュール７００を組み立てることができる。
【０２１８】
この場合、Ｉ／Ｏ系の独立配線２ｉを接続端子２ａ側に設けられたバンプ電極１１から接続し、かつアドレス、機能、電源およびＧｎｄなどの共通電極を接続する複数の共通配線２ｅをチップ同士の間を通るように形成できる。
【０２１９】
また、図２５に示すＷＰＰ１０では、再配線１２（図２２参照）によって、その共通バンプ電極群１ｃを格子状に配置している。その際、図２２に示すように、再配線１２をチップ内部の電源・Ｇｎｄ分配として使用し、１つのバンプ電極１１と複数のボンディング電極１ａとを再配線１２によって電気的に接続することにより、バンプ電極１１の数を減らすことができる（外部端子数を低減できる）。
【０２２０】
なお、図２５に示す基板側配線では、モジュール基板２の表層のみによって結線しており、バンプ電極１１の配置は傾斜させていないため、基板側配線の屈曲や傾斜を利用して配線している。
【０２２１】
また、図２６に示すＷＰＰ１０は、図２５に示したＷＰＰ１０のバンプ配列よりも多少バンプ電極１１の設置ピッチを広げて設置したものであり、これをモジュール基板２上で、それの長手方向もしくは短辺方向に傾斜させて配列させたものである。
【０２２２】
これにより、モジュール基板２側の共通配線２ｅをパッケージ本体１３の長手方向と傾斜させた関係にすることができ、その結果、図２４に示した共通配線２ｅと同様に、共通配線２ｅを直線で形成することができる。
【０２２３】
また、図２７は、図２５に示すＷＰＰ１０のバンプ配列よりも多少バンプ電極１１の設置ピッチを広げて設置した他の変形例である。この変形例では、Ｉ／Ｏ系以外の独立ピンも下から引き出す構成となっている。ビット構成の専用化をすることによってピン数を減らし、これにより、共通配線２ｅの間隔を大きく形成して、Ｉ／Ｏピンとそれ以外の独立ピンは狭ピッチとした例である（図２７に示すｄ１＞ｄ２）。
【０２２４】
図２７に示す変形例の効果としては、共通配線同士の間隔を広くしたため、ピン間により多くの配線を引き回すことができる。したがって、モジュール基板２上の配線が、表層配線２ｈのみによって共通化できるため、モジュール基板２の内層配線２ｇ（図２３参照）を必要としない。なお、Ｉ／Ｏピンと電源などの独立ピンは狭ピッチとしたが、これらはピン間に配線を引き回さず、単独で下に、すなわち接続端子２ａに配線を取り出すため、狭いピッチでもよい。
【０２２５】
図２７においては、Ｄの配線レイアウトにした場合、ピン間を３つの表層配線２ｈが通ることとなり、また、Ｅの配線レイアウトにした場合、ピン間を４つの表層配線２ｈが通ることとなる。
【０２２６】
なお、図２４、図２５、図２６および図２７では、モジュール基板２上の配線密度を極限まで高めるため、モジュール基板２の実装ランドは敢えて示さず、共通配線２ｅと直交したスリット状のレジスト開口部を疑似的なはんだ接続ランドとした。
【０２２７】
本実施の形態３のメモリモジュール７００のその他の構造およびメモリモジュール７００の製造方法については、前記実施の形態１のメモリモジュール１００のものと同じであるため、その重複説明は省略する。
【０２２８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２２９】
例えば、前記実施の形態１，２および３のメモリモジュール１００〜７００にでは、ＥＥＰＲＯＭ５をアウタリード２１を有したリード端子半導体装置として用いる場合を説明したが、不揮発性読み出し専用メモリであるＥＥＰＲＯＭ５を突起状端子半導体装置すなわちＷＰＰ１０と同様の構造として形成し、これを実装してもよい。
【０２３０】
ただし、その際、ＷＰＰ構造のＥＥＰＲＯＭ５は、アンダーフィルによる封止を行わず、ＤＲＡＭのＷＰＰ１０のみにアンダーフィルを行う。
【０２３１】
すなわち、ＷＰＰ構造のＥＥＰＲＯＭ５はモジュール基板２から取り外し自在に実装する。
【０２３２】
これは、ＥＥＰＲＯＭ５の製品歩留りは低く、電気的書き込みを行った時点で不良が発見された場合に、ＥＥＰＲＯＭ５のみを良品と置き換えることができるようにするためである。ＥＥＰＲＯＭ５の場合は、チップ寸法がＤＲＡＭに比べて小さいため、バンプ電極１１に加わる応力が小さく、アンダーフィルなしでも十分な信頼性を得ることができる。ＷＰＰ構造のＥＥＰＲＯＭ５を実装することにより、ＳＯＰタイプの場合より実装面積を少なくすることができるとともに、コスト面においても、ＳＯＰタイプより安くすることができる。
【０２３３】
また、前記実施の形態１，２および３では、モジュール基板２の表裏両面にＷＰＰ１０が実装されている両面実装タイプのメモリモジュールについて説明したが、前記メモリモジュールは、片面実装タイプのものであってもよい。
【０２３４】
さらに、ＷＰＰ１０（突起状端子半導体装置）と混載されるリード端子半導体装置については、ＴＳＯＰ２０に限られるものではなく、ＴＳＯＰ２０以外のＱＦＰ（Quad Flat Package)やＴＣＰ（Tape Carrier Package) などの半導体装置であってもよい。
【０２３５】
また、前記実施の形態１，２および３では、突起状端子半導体装置がＷＰＰ１０の場合について説明したが、前記突起状端子半導体装置は、その外部端子がバンプ電極１１で、かつ半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極１１の設置ピッチを広げる配線部を備えた半導体装置であれば、他の半導体装置であってもよい。
【０２３６】
そこで、図２８、図２９および図３０に、前記突起状端子半導体装置のＷＰＰ１０以外の変形例を示す。
【０２３７】
図２８（ａ),（ｂ),（ｃ）は、前記突起状端子半導体装置の変形例としてＣＳＰ（Chip Scale Package) ３０を示したものである。
【０２３８】
なお、ＣＳＰ３０は、半導体チップ１とほぼ同じか、もしくはそれより若干大きい程度のチップサイズのものであり、エラストマ３１を介在させてテープ基板３２によって半導体チップ１を支持するファンイン構造のものである。
【０２３９】
さらに、外部端子として半田などからなる複数のバンプ電極３４（突起状端子）が半導体チップ１のエリア内領域に設けられ、テープ基板３２に設けられた接続リード３２ａと半導体チップ１のボンディング電極１ａとが電気的に接続され、かつ半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極３４の設置ピッチを広げる配線部である端子ピッチ拡張配線３２ｂがテープ基板３２に形成されている。
【０２４０】
なお、半導体チップ１のボンディング電極１ａ上には封止部３３が形成されている。
【０２４１】
図２９（ａ),（ｂ) は、前記突起状端子半導体装置の変形例としてチップフェイスアップ搭載方式のＢＧＡ（Ball Grid Array)４０を示したものである。
【０２４２】
なお、ＢＧＡ４０は、ＢＧＡ基板４２にダイボンド材４５を介してフェイスアップ方式で半導体チップ１が固着されたものであり、半導体チップ１のボンディング電極１ａとＢＧＡ基板４２の基板電極４２ｆとが金などからなるボンディングワイヤ４１によって電気的に接続されている。
【０２４３】
さらに、外部端子として半田などからなる複数のバンプ電極４４（突起状端子）がＢＧＡ基板４２の裏面側に格子状配列で設けられるとともに、半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極４４の設置ピッチを広げる配線部である端子ピッチ拡張配線４２ａがＢＧＡ基板４２に形成されている。
【０２４４】
なお、端子ピッチ拡張配線４２ａには、信号配線４２ｂ、ＧＮＤプレーン４２ｃ、Ｖｄｄプレーン４２ｄおよびスルーホール４２ｅなどが含まれている。
【０２４５】
また、半導体チップ１やボンディングワイヤ４１などを樹脂封止するモールド部４３が形成されている。
【０２４６】
図３０（ａ),（ｂ),（ｃ）は、前記突起状端子半導体装置の変形例としてチップフェイスダウン搭載方式のＢＧＡ（Ball Grid Array)５０を示したものである。
【０２４７】
なお、ＢＧＡ５０は、ＢＧＡ基板５２に小形バンプ５１を介してフェイスダウン方式で半導体チップ１が搭載されたフリップチップ構造のものであり、半導体チップ１のボンディング電極１ａとＢＧＡ基板５２の電極とが小形バンプ５１によって電気的に接続されている。
【０２４８】
さらに、外部端子として半田などからなるバンプ電極５４（突起状端子）がＢＧＡ基板５２の裏面側に格子状配列で設けられるとともに、半導体チップ１のボンディング電極１ａ（図２９参照）の設置ピッチよりもバンプ電極５４の設置ピッチを広げる配線部である端子ピッチ拡張配線５２ａ（図３０（ｃ）参照）がＢＧＡ基板５２に形成されている。
【０２４９】
なお、半導体チップ１とＢＧＡ基板５２との間すなわち小形バンプ５１の周囲がアンダーフィルによって樹脂封止され封止部５３が形成されている。
【０２５０】
図２８に示すＣＳＰ３０、図２９に示すＢＧＡ４０および図３０に示すＢＧＡ５０においても、半導体チップ１のボンディング電極１ａの設置ピッチよりもバンプ電極３４，４４，５４の設置ピッチを広げる配線部である端子ピッチ拡張配線３２ｂ，４２ａ，５２ａがそれぞれに設けられているため、これらをモジュール基板２などに実装する際にはリフロー実装を行うことができる。
【０２５１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０２５２】
（１）．メモリモジュールにおいて突起状端子半導体装置をモジュール基板に実装することにより、個片処理で形成される半導体チップを有したリード端子半導体装置よりも大幅に実装面積を減らすことが可能となる。これにより、半導体チップを実装する限り最も少ない面積に実装することができ、その結果、モジュール容量を大幅に増加させることができる。
【０２５３】
（２）．突起状端子半導体装置としてＷＰＰを実装することにより、外部端子であるバンプ電極の設置ピッチをフリップチップ実装より広いピッチで実装可能なため、モジュール基板における配線ルールを広くすることができる。これにより、コストを抑えた高密度実装のメモリモジュールを実現することができる。
【０２５４】
（３）．半導体チップのボンディング電極から外部端子であるＷＰＰのバンプ電極までをＴＳＯＰなどのＳＭＤ部品より短い距離の配線で結ぶことが可能になる。これにより、メモリモジュールにおいて高速化対応が可能となり、その結果、高速バス対応を実現できる。
【０２５５】
（４）．メモリモジュールにおいてＷＰＰがアンダーフィル封止されていることにより、チップ全面がより強固に固着されるため、耐衝撃性を向上させることができる。これにより、チップクラックの発生も防止することができる。
【０２５６】
（５）．ＷＰＰがアンダーフィル封止され、かつ半導体チップの背面が露出した状態でモジュール基板に実装されるとともに、アンダーフィル封止により半導体チップの主面の全面がモジュール基板と固着されるため、メモリモジュールにおける熱抵抗を低くすることができる。その結果、メモリモジュールの放熱性を向上できるとともに、その長寿命化を図ることができる。
【図面の簡単な説明】
【図１】（ａ),（ｂ),（ｃ）は本発明の実施の形態１のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図、（ｃ）は（ａ）のＡ−Ａ断面を示す断面図である。
【図２】図１（ｃ）の断面図におけるＢ部を拡大して示す拡大部分断面図である。
【図３】図１に示すメモリモジュールのブロック回路図の一例である。
【図４】図１に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す外観斜視図である。
【図５】（ａ),（ｂ）は図１に示すメモリモジュールに実装されるＳＭＤ（リード端子半導体装置）とウェハプロセスパッケージの構造の一例を示す図であり、（ａ）はＳＭＤの平面図、（ｂ）はウェハプロセスパッケージの平面図である。
【図６】図１に示すメモリモジュールに実装されるウェハプロセスパッケージの製造工程の一例を示すプロセスフローである。
【図７】（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ）は図６に示すプロセスフローの主要工程に対応する半導体ウェハの構造の一例を示す拡大部分断面図である。
【図８】図１に示すメモリモジュールに実装されるウェハプロセスパッケージとＳＭＤのモジュール基板への実装手順の一例を示す基本実装フローである。
【図９】図１に示すメモリモジュールに実装されるウェハプロセスパッケージのモジュール基板への実装手順の一例を示す実装フローである。
【図１０】図１に示すメモリモジュールに実装されるウェハプロセスパッケージのアンダーフィルにおける樹脂塗布方法の一例を示す拡大部分斜視図である。
【図１１】（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ),（ｇ),（ｈ）は図１０に示すアンダーフィルの樹脂塗布を行った際の樹脂の浸透経過の一例を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図である。
【図１２】本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図である。
【図１３】本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図である。
【図１４】（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ),（ｇ),（ｈ）は本発明の実施の形態１のアンダーフィルにおける変形例の樹脂塗布を行った際の樹脂の浸透経過を示す図であり、（ａ),（ｃ),（ｅ),（ｇ) は斜視図、（ｂ),（ｄ),（ｆ),（ｈ）は半導体チップを透過して示す平面図である。
【図１５】（ａ),（ｂ) は本発明の実施の形態１のメモリモジュールの変形例の構造を示す図であり、（ａ）は平面図、（ｂ）は側面図である。
【図１６】図１５に示すメモリモジュールの反り状態の一例を示す側面図である。
【図１７】本発明の実施の形態１のメモリモジュールの変形例の構造を示す平面図である。
【図１８】図１７に示すメモリモジュールの反り状態の一例を示す側面図である。
【図１９】本発明の実施の形態２のメモリモジュールの構造の一例を示す平面図である。
【図２０】（ａ),（ｂ) は本発明の実施の形態３のメモリモジュールの構造の一例を示す図であり、（ａ）は平面図、（ｂ）は側面図である。
【図２１】図２０に示すメモリモジュールのブロック回路図の一例である。
【図２２】図２０に示すメモリモジュールに実装されるウェハプロセスパッケージ（突起状端子半導体装置）の構造の一例を示す底面図である。
【図２３】図２０に示すメモリモジュールのＣ部におけるモジュール基板の配線の一例を示す基板側配線図である。
【図２４】本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図である。
【図２５】本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図である。
【図２６】本発明の実施の形態３のメモリモジュールにおけるウェハプロセスパッケージのバンプ配置の変形例とそれに対応する基板側配線の変形例の配線図である。
【図２７】図２５に示すウェハプロセスパッケージのバンプ配置と基板側配線の変形例の他の変形例を示すバンプ配置および配線図である。
【図２８】（ａ),（ｂ),（ｃ）は本発明のメモリモジュールに実装される突起状端子半導体装置の変形例であるＣＳＰの構造を示す図であり、（ａ）は平面図、（ｂ）は断面図、（ｃ）は底面図である。
【図２９】（ａ),（ｂ) は本発明のメモリモジュールに実装される突起状端子半導体装置の変形例であるチップフェイスアップ搭載方式のＢＧＡの構造を示す図であり、（ａ）は外観斜視図、（ｂ）は断面図である。
【図３０】（ａ),（ｂ),（ｃ）は本発明のメモリモジュールに実装される突起状端子半導体装置の変形例であるチップフェイスダウン搭載方式のＢＧＡの構造を示す図であり、（ａ）は平面図、（ｂ）は断面図、（ｃ）は底面図である。
【符号の説明】
１ 半導体チップ
１ａ ボンディング電極
１ｂ 空き領域
１ｃ 共通バンプ電極群（共通突起状端子群）
１ｄ 独立バンプ電極群（独立突起状端子群）
２ モジュール基板
２ａ 接続端子（外部端子）
２ｂ 非実装部
２ｃ 電源用配線
２ｄ ランド
２ｅ 共通配線
２ｆ ビアホール
２ｇ 内層配線
２ｈ 表層配線
２ｉ 独立配線
３ キャパシタ
４ 面付け抵抗
５ ＥＥＰＲＯＭ（不揮発性読み出し専用メモリ）
６ ＰＬＬ（周波数制御手段）
７ シリコン基板
７ａ 無機絶縁保護膜
７ｂ 第一絶縁層
７ｃ 拡散防止接着層
７ｄ 第二絶縁層
８ レジスタ
９ 樹脂
９ａ フィレット
１０ ＷＰＰ（突起状端子半導体装置）
１１ バンプ電極（突起状端子）
１２ 再配線（配線部）
１３ パッケージ本体（半導体装置本体）
１４ 封止部
１５ ＦＥＴ−バススイッチ（メモリ選択手段）
２０ ＴＳＯＰ（リード端子半導体装置）
２１ アウタリード（外部端子）
２２ パッケージ本体（半導体装置本体）
３０ ＣＳＰ（突起状端子半導体装置）
３１ エラストマ
３２ テープ基板
３２ａ 接続リード
３２ｂ 端子ピッチ拡張配線（配線部）
３３ 封止部
３４ バンプ電極（突起状端子）
４０ ＢＧＡ（突起状端子半導体装置）
４１ ボンディングワイヤ
４２ ＢＧＡ基板
４２ａ 端子ピッチ拡張配線（配線部）
４２ｂ 信号配線
４２ｃ ＧＮＤプレーン
４２ｄ Ｖｄｄプレーン
４２ｅ スルーホール
４２ｆ 基板電極
４３ モールド部
４４ バンプ電極（突起状端子）
４５ ダイボンド材
５０ ＢＧＡ（突起状端子半導体装置）
５１ 小形バンプ
５２ ＢＧＡ基板
５２ａ 端子ピッチ拡張配線（配線部）
５３ 封止部
５４ バンプ電極（突起状端子）
６０ ディスペンサ
６０ａ ノズル
６１ ＳＯＰ（リード端子半導体装置）
１００，２００，３００，４００，５００，６００，７００ メモリモジュール
Claims (7)
- 外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置と、
外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、
前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、
前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者が前記モジュール基板に混載されており、
前記突起状端子半導体装置に組み込まれる半導体チップが、その平面形状が長方形を成すＤＲＡＭであり、前記ＤＲＡＭの長手方向の中央付近に前記突起状端子を設置しない空き領域が設けられ、前記半導体チップの前記空き領域に隣接させてキャパシタが実装され、前記キャパシタの電源用配線が前記モジュール基板の前記半導体チップの前記空き領域に対向した表層または内層に形成されていることを特徴とするメモリモジュール。 - 外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置と、
外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、
前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者が前記モジュール基板に混載されており、
前記突起状端子半導体装置相互に共通して配線接続可能な共通突起状端子群と、前記突起状端子半導体装置ごとに独立して配線接続される独立突起状端子群とがそれぞれにおいて区分されて設けられた複数の前記突起状端子半導体装置を用い、前記独立突起状端子群を半導体装置本体の片側端部に配置した複数の前記突起状端子半導体装置が、それぞれの前記独立突起状端子群を前記モジュール基板の外部端子である接続端子側に向けて前記モジュール基板に実装され、複数の前記突起状端子半導体装置の前記共通突起状端子群を接続する配線が前記モジュール基板に形成されていることを特徴とするメモリモジュール。 - 外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置と、
外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、
前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者が前記モジュール基板に混載されており、
前記モジュール基板の複数の外部端子である接続端子の配列方向に沿って複数の前記突起状端子半導体装置が複数の領域に複数個ずつ分割されて実装され、１つの領域の複数の前記突起状端子半導体装置においてそれぞれの半導体装置本体と前記モジュール基板との間の樹脂封止であるアンダーフィルによる封止部が繋がって形成され、その両側に非実装部が形成されていることを特徴とするメモリモジュール。 - 外部端子として突起状端子を備え、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置を準備する工程と、
前記半導体チップの前記ボンディング電極と電気的に接続された外部端子であるアウタ リードを備えたリード端子半導体装置を準備する工程と、
前記突起状端子半導体装置と前記リード端子半導体装置とをモジュール基板上に配置する工程と、
前記突起状端子半導体装置と前記リード端子半導体装置とを同時にリフローして両者を前記モジュール基板に実装する工程とを有し、
前記突起状端子半導体装置と前記リード端子半導体装置とを前記モジュール基板に混載し、
複数の前記突起状端子半導体装置を２つずつまたは２行×２列マトリクス配置の４つずつを１つの群として前記モジュール基板に実装し、前記突起状端子半導体装置の半導体装置本体と前記モジュール基板との間の樹脂封止であるアンダーフィル用の樹脂を、複数の前記突起状端子半導体装置の長辺に沿ってその長辺外周に対して塗布することを特徴とするメモリモジュールの製造方法。 - 外部端子として突起状端子を備え、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置を準備する工程と、
前記半導体チップの前記ボンディング電極と電気的に接続された外部端子であるアウタリードを備えたリード端子半導体装置を準備する工程と、
前記突起状端子半導体装置と前記リード端子半導体装置とをモジュール基板上に配置する工程と、
前記突起状端子半導体装置と前記リード端子半導体装置とを同時にリフローして両者を前記モジュール基板に実装する工程とを有し、
前記突起状端子半導体装置と前記リード端子半導体装置とを前記モジュール基板に混載し、
複数の前記突起状端子半導体装置を２つずつまたは２行×２列マトリクス配置の４つずつを１つの群として前記モジュール基板に実装し、前記突起状端子半導体装置の半導体装置本体と前記モジュール基板との間の樹脂封止であるアンダーフィル用の樹脂を、前記群の複数の前記突起状端子半導体装置の半導体装置本体における対向する外側２辺外周部に対して塗布することを特徴とするメモリモジュールの製造方法。 - 外部端子として突起状端子を備え、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置を準備する工程と、
前記半導体チップの前記ボンディング電極と電気的に接続された外部端子であるアウタリードを備えたリード端子半導体装置を準備する工程と、
前記突起状端子半導体装置と前記リード端子半導体装置とをモジュール基板上に配置した後、前記突起状端子半導体装置と前記リード端子半導体装置とを共にリフローして両者を前記モジュール基板の表裏両面に実装する工程と、
前記突起状端子半導体装置の半導体装置本体と前記モジュール基板との間の樹脂封止であるアンダーフィル用の樹脂を前記モジュール基板の表裏両面の前記突起状端子半導体装置に対して片面ずつ塗布した後、前記モジュール基板の前記表裏両面を一括加熱して前記表裏両面の前記樹脂を同時に硬化させる工程とを有し、
前記突起状端子半導体装置と前記リード端子半導体装置とを前記モジュール基板に混載することを特徴とするメモリモジュールの製造方法。 - 外部端子として突起状端子を備え、前記突起状端子を介して実装され、半導体チップのエリア内においてボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部である再配線が設けられたチップサイズの突起状端子半導体装置と、
外部端子としてアウタリードを備え、前記半導体チップの前記ボンディング電極と電気的に接続された前記アウタリードを介して実装されるリード端子半導体装置と、
前記突起状端子半導体装置と前記リード端子半導体装置とを支持するモジュール基板とを有し、前記突起状端子半導体装置と前記リード端子半導体装置とが共に実装され、両者 が前記モジュール基板に混載されており、
前記突起状端子半導体装置相互に共通して配線接続可能な共通突起状端子群と、前記突起状端子半導体装置ごとに独立して配線接続される独立突起状端子群とがそれぞれにおいて区分されて設けられた複数の前記突起状端子半導体装置を用い、前記独立突起状端子群を半導体装置本体の片側端部に配置した複数の前記突起状端子半導体装置が、それぞれの前記独立突起状端子群を前記モジュール基板の外部端子である接続端子側に向けて前記モジュール基板に実装され、複数の前記突起状端子半導体装置の前記共通突起状端子群を接続する配線が前記モジュール基板に形成され、
前記共通突起状端子間の間隔は、前記独立突起状端子間の間隔よりも大きく配置されていることを特徴とするメモリモジュール。
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