JP6381769B2 - 半導体記憶装置 - Google Patents
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Description
図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置100は、SATAインタフェース(ATA I/F)2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置(以下、ホストと略す)1と接続され、ホスト1の外部メモリとして機能する。ホスト1としては、パーソナルコンピュータのCPU、スチルカメラ、ビデオカメラなどの撮像装置のCPUなどがあげられる。また、半導体装置100は、RS232Cインタフェース(RS232C I/F)などの通信インタフェース3を介して、デバッグ用機器200との間でデータを送受信することができる。
図10は、第2の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図11は、図10に示すA−A線に沿った矢視断面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
図14は、第3の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に2つのNANDメモリ10が配置され、その反対側にさらに2つのNANDメモリ10が配置される。すなわち、基板8の長手方向に沿って、ドライブ制御回路4を挟むように複数のNANDメモリ10が配置されている。
図17は、第4の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に1つのNANDメモリ10が配置され、その反対側にさらに1つのNANDメモリ10が配置される。すなわち、半導体装置104は2つのNANDメモリ10を備える。
Claims (12)
- 底面に複数のボール状電極を備える第1の不揮発性半導体メモリと、
抵抗素子と、
前記第1の不揮発性半導体メモリを制御するコントローラと、
前記コントローラと前記抵抗素子とを接続する第1の信号線と、
前記抵抗素子と前記第1の不揮発性半導体メモリとを接続する第2の信号線と、
外部機器と接続するためのコネクタと、
前記第1の不揮発性半導体メモリと前記抵抗素子と前記コントローラと前記コネクタとが搭載された基板と、を備え、
前記基板は、
前記基板の表面に形成される配線パターンを備え、前記第1の不揮発性半導体メモリと前記抵抗素子が搭載される表面層と、
前記基板の裏面に形成される配線パターンを備える裏面層と、
前記表面層と前記裏面層との間に設けられ、配線パターンを備える複数の内部配線層と、を有し、
前記第2の信号線は、前記複数の内部配線層の何れかの配線層である第1の配線層に形成される信号線と、前記複数の内部配線層の何れかの配線層であって前記第1の配線層と異なる第2の配線層に形成される信号線と、前記第1の配線層に形成される信号線と前記第2の配線層に形成される信号線を接続するために前記基板の表面とほぼ垂直方向に伸びる部分と、を含み、
前記複数のボール状電極を経由して前記第1の不揮発性半導体メモリは前記基板と接続され、
前記コネクタは、前記外部機器と接続するための電極を前記基板の前記裏面に備え、
前記コントローラと前記コネクタとを接続する第3の信号線は、前記基板の裏面層を通って前記コネクタの前記電極に接続される部分と、前記複数の内部配線層の何れかの配線層に形成される部分と、を備える半導体記憶装置。 - 底面に複数のボール状電極を備え、前記基板の前記表面に搭載される第2の不揮発性半導体メモリをさらに備え、
前記コントローラは第2の不揮発性半導体メモリを制御し、
前記基板は、平面視において、第1の辺とこれに直角な第2の辺とを備え、
前記コネクタは、前記基板の前記第1の辺に設けられ、
前記第1の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと同じ側に設けられ、前記第2の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられる請求項1に記載の半導体記憶装置。 - 平面視において、前記第1の不揮発性半導体メモリと前記第3の信号線が設けられた領域が一部において重なる請求項2に記載の半導体記憶装置。
- 平面視において前記第1の不揮発性半導体メモリから見て前記コネクタと同じ側に設けられる揮発性半導体メモリをさらに備える請求項3に記載の半導体記憶装置。
- 前記表面層に搭載される温度センサをさらに備える請求項1から請求項4の何れか1項に記載の半導体記憶装置。
- 前記第1の信号線は、前記表面層に形成される第1の部分と、前記裏面層に形成される第2の部分と、前記第1の部分と前記第2の部分とを接続するために前記基板の表面とほぼ垂直方向に伸びる第3の部分とを含む請求項1から請求項5の何れか1項に記載の半導体記憶装置。
- 底面に複数のボール状電極を備え、前記基板の前記裏面に搭載される第3の不揮発性半導体メモリと、
前記第2の信号線から分岐され前記第3の不揮発性半導体メモリと接続される第4の信号線と、をさらに備え、
前記コントローラは第3の不揮発性半導体メモリを制御し、前記第1の不揮発性半導体メモリと、前記第3の不揮発性半導体メモリとは前記基板に対して対称に配置される請求項1から請求項6の何れか1項に記載の半導体記憶装置。 - 前記基板の層数は8である請求項1から請求項7の何れか1項に記載の半導体記憶装置。
- 前記第1の不揮発性半導体メモリは、前記第1の不揮発性半導体メモリのチップイネーブルに基づいて、前記2の信号線からの信号に対して動作するか否かを判断する請求項1から請求項8の何れか1項に記載の半導体記憶装置。
- 前記第1および第3の不揮発性半導体メモリは、前記第1および第3の不揮発性半導体メモリの各々のチップイネーブルがアクティブになっているか否かにより、個別に動作可能なように構成されている請求項7に記載の半導体記憶装置。
- 前記基板に搭載される電源回路を更に備え、前記電源回路は、外部から前記コネクタを介して供給される電源に基づいて内部電圧を生成し、前記生成された内部電圧を前記第1の不揮発性半導体メモリへ供給するように構成される請求項1から請求項10の何れか1項に記載の半導体記憶装置。
- 前記コネクタは、ホストと接続可能であり、前記ホストから入力された電源を前記電源回路に供給する請求項11に記載の半導体記憶装置。
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