JP5726980B2 - 半導体装置 - Google Patents
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Description
図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置100は、SATAインタフェース(ATA I/F)2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置(以下、ホストと略す)1と接続され、ホスト1の外部メモリとして機能する。ホスト1としては、パーソナルコンピュータのCPU、スチルカメラ、ビデオカメラなどの撮像装置のCPUなどがあげられる。また、半導体装置100は、RS232Cインタフェース(RS232C I/F)などの通信インタフェース3を介して、デバッグ用機器200との間でデータを送受信することができる。
図10は、第2の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図11は、図10に示すA−A線に沿った矢視断面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
図14は、第3の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に2つのNANDメモリ10が配置され、その反対側にさらに2つのNANDメモリ10が配置される。すなわち、基板8の長手方向に沿って、ドライブ制御回路4を挟むように複数のNANDメモリ10が配置されている。
図17は、第4の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に1つのNANDメモリ10が配置され、その反対側にさらに1つのNANDメモリ10が配置される。すなわち、半導体装置104は2つのNANDメモリ10を備える。
Claims (11)
- 第1から第n(nは2以上の整数)の不揮発性半導体メモリと、
第(n+1)から第2nの不揮発性半導体メモリと、
第1から第nの抵抗素子と、
前記第1から第2nの不揮発性半導体メモリを制御するコントローラと、
前記コントローラと前記第1から第nの抵抗素子とを各々接続する第1から第nの信号線と、
前記第1から第nの抵抗素子と前記第1から第nの不揮発性半導体メモリとを各々接続する第(n+1)から第2nの信号線と、
前記第(n+1)から第2nの信号線から分岐され前記第(n+1)から第2nの不揮発性半導体メモリと各々接続される第(2n+1)から第3nの信号線と、
基板と、を備え、
前記基板は、
前記基板の表面に形成される配線パターンを備え、前記第1から第nの不揮発性半導体メモリと前記第1から第nの抵抗素子と前記コントローラが搭載される表面層と、
前記基板の裏面に形成される配線パターンを備え、前記第(n+1)から第2nの不揮発性半導体メモリが搭載される裏面層と、
外部機器と接続するためのコネクタと、を有し、
前記第1から第nの不揮発性半導体メモリと、前記第(n+1)から第2nの不揮発性半導体メモリとは前記基板に対して対称に配置される半導体装置。 - 前記nは、4であることを特徴とする請求項1に記載の半導体装置。
- 前記基板は、平面視において、長辺とこれに直角な短辺とを備え、
前記コネクタは、前記基板の短辺に設けられ、
前記第1から第nの不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタとは反対側に設けられる請求項1または請求項2に記載の半導体装置。 - 平面視において前記第1から第nの不揮発性半導体メモリから見て前記コネクタと同じ側に設けられる揮発性半導体メモリをさらに備える請求項3に記載の半導体装置。
- 前記表面層に搭載される温度センサをさらに備える請求項1から請求項4の何れか1項に記載の半導体装置。
- 前記表面層と前記裏面層との間に設けられ、配線パターンを備える内部配線層をさらに備え、前記第(2n+1)から第3nの信号線は前記内部配線層を通る部分を備える請求項1から請求項5の何れか1項に記載の半導体装置。
- 前記nは偶数であり、前記第1から第nの不揮発性半導体メモリのうち、第1から第n/2の不揮発性半導体メモリは、前記基板の一方の長辺側に寄せて配置され、第(n/2+1)から第nの不揮発性半導体メモリは、前記基板の他方の長辺側に寄せて配置されることを特徴とする請求項3に記載の半導体装置。
- 前記第1から第nの不揮発性半導体メモリと、前記コントローラとを各々接続する配線を備え、一番短い前記配線と、一番長い前記配線との比率は、略2倍であることを特徴とする請求項7に記載の半導体装置。
- 前記第k(kは1≦k≦2nを満たす整数)の不揮発性半導体メモリは、前記第kの不揮発性半導体メモリのチップイネーブルに基づいて、前記(n+k)の信号線からの信号に対して動作するか否かを判断する請求項1から請求項8の何れか1項に記載の半導体装置。
- 前記第1から第2nの不揮発性半導体メモリのうち、前記基板に対して対称に配置された二つの不揮発性半導体メモリは、これら二つの不揮発性半導体メモリの各チップイネーブルがアクティブになっているか否かにより、個別に動作可能なように構成されていることを特徴とする請求項1から請求項9の何れか1項に記載の半導体装置。
- 前記不揮発性半導体メモリは、NAND型フラッシュメモリである請求項1から請求項10の何れか1項に記載の半導体装置。
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