KR20080084075A - 적층 반도체 패키지 - Google Patents

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KR20080084075A
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Abstract

적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는 상부면에 칩 부착 영역이 마련되고, 칩 부착 영역의 외측에 접속 패드들이 배열되며, 하부면에 접속 패드들과 전기적으로 연결된 볼 랜드들이 배열된 기판, 칩 부착 영역에 부착되고, 외부로 노출된 제 1면의 중앙에 제 1본딩 패드들이 배열된 베이스 반도체 칩, 베이스 반도체 칩의 상부면에 부착되고, 상부면 중앙에 제 1본딩 패드들을 노출시키기 위해 형성된 개구의 외측에 제 1본딩 패드들을 따라 배열된 제 1연결 패드들, 상부면 가장자리에 접속 패드들을 따라 배열되고 제 1연결 패드들과 전기적으로 연결된 제 2연결 패드를 포함하는 연결용 기판, 제 1본딩 패드와 제 1연결 패드를 연결하고, 제 2연결 패드와 접속 패드를 연결하는 제 1도전성 와이어들, 도전성 와이어와 이격되도록 연결용 기판의 상부면에 부착되고, 상부면에 제 2본딩 패드들이 배열된 적어도 한 개이상의 적층 반도체 칩, 제 2본딩 패드와 접속 패드를 연결하는 제 2도전성 와이어 및 기판의 상부면에 형성되어 베이스 반도체 칩과 적층 반도체 칩 및 도전성 와이어들을 감싸는 몰딩부를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다.
도 2는 도 1에 도시된 연결용 기판의 평면도이다.
도 3은 도 2를 I-I'선으로 절단한 단면도이다.
도 4는 본 발명의 제 1실시예에 의한 기판의 상부면에 베이스 반도체 칩이 부착된 상태를 나타낸 단면도이다.
도 5는 본 발명의 제 1실시예에 의한 베이스 반도체 칩의 상부면에 연결용 기판이 부착되고 베이스 반도체 칩을 기판에 전기적으로 연결시킨 상태를 나타낸 단면도이다.
도 6은 도 5에 도시된 연결용 기판의 상부면에 적층 반도체 칩을 부착하고, 적층 반도체 칩을 기판에 전기적으로 연결한 상태를 나타낸 단면도이다.
도 7은 도 5에 도시된 기판의 상부면에 몰딩부를 형성한 단면도이다.
도 8은 본 발명의 제 2실시예에 의한 적층 반도체 패키지의 단면도이다.
본 발명은 적층 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 칩과 기판을 전기적으로 연결하는 도전성 와이어의 길이를 짧게 하여 와이어 본딩 불량을 최소화한 적층 반도체 패키지에 관한 것이다.
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있다.
이러한, 전자기기의 소형화, 박형화 및 다기능화의 요구에 따라 반도체 칩들의 크기는 계속적으로 작아지고 용량은 계속적으로 커지고 있다. 따라서, 최근에는 반도체 패키지의 크기가 반도체 칩의 약 100% 내지 120%에 불과한 BGA((Ball Grid Array)패키지가 개발되고 있고, 반도체 패키지의 용량 및 처리 속도를 배가시키기 위해서 2개 이상의 반도체 칩들을 수직으로 적층시킨 BGA 형태의 적층 반도체 패키지의 개발도 활발히 진행되고 있다.
상술한 BGA 형태의 적층 반도체 패키지를 제조하기 위해서 먼저, 칩 부착 영역이 마련되고, 칩 부착 영역의 가장자리를 따라 접속 패드이 배열된 기판의 상부면 중 칩 부착 영역에 접착제를 개재하여 베이스 반도체 칩을 부착하는 제 1다이 어태치 공정을 진행한다.
이후, 베이스 반도체 칩의 상부면에 형성된 본딩 패드와 기판에 형성된 접속 패드들을 도전성 와이어로 연결시키는 제 1와이어 본딩 공정을 진행한다.
이어, 베이스 반도체 칩의 상부면에 접착제를 개재하여 적층 반도체 칩을 부착하는 제 2다이 어태치 공정을 진행하고, 적층 반도체 칩의 상부면에 형성된 본딩 패드와 기판에 형성된 접속 패드들을 도전성 와이어로 연결시키는 제 2와이어 본딩 공정을 진행한다.
상술한 다이 어태치 공정 및 와이어 본딩 공정은 기판의 상부면에 적층되는 반도체 칩들의 개수만큼 진행된다.
제 2와이어 본딩 공정이 진행된 후, 기판의 하부면에 배열되고, 기판의 상부면에 배열된 접속 패드들과 전기적으로 연결된 각각의 볼 랜드에 솔더 볼을 올려놓는 솔더 볼 마운팅 공정을 진행한 후 솔더 볼을 녹여 각각의 볼 랜드에 솔더 볼을 접속시키는 리플로우 공정을 진행함으로써, BGA 형태의 적층 반도체 패키지의 제조를 완료한다.
상술한, BGA 형태의 적층 반도체 패키지의 제조 공정들 중 와이어 본딩 공정에서 베이스 및 적층 반도체 칩의 중앙에 본딩 패드들이 형성된 경우 길이가 긴 도전성 와이어가 자중에 의해 반도체 칩의 쪽으로 휘어지는 것을 방지하고, 몰딩 공정에서 몰딩 수지의 유입 압력에 의해 도전성 와이어가 휩쓸리는 것을 방지하는 한편, 적층 반도체 칩을 도전성 와이어로부터 이격이시키 위해 베이스 반체 칩의 상부면에 절연성 물질을 도포하는 공정을 더 진행된다.
그러나, 베이스 반도체 칩의 상부면에 도포된 절연성 물질의 상부면이 평탄하지 않을 경우 적층 반도체 칩이 절연 물질의 상부면에 밀착되어 접착되지 못하고 박리되는 문제점이 발생된다.
또한, 절연성 물질의 상부면이 평탄하지 않을 경우 절연 물질의 상부면에 접착된 적층 반도체 칩의 상부면도 평탄하지 못하여 제 2와이어 본딩 공정에서 일부 도전성 와이어들이 다른 도전성 와이어들보다 높게 돌출되거나, 일부는 도전성 와이어가 본딩 패드에 접속되지 않는 등의 와이어 본딩 불량이 발생되는 문제점이 있다. 이는, 적층 반도체 칩의 상부면으로부터 와이어 본딩 공정을 진행하는 캐필러리 사이의 거리가 셋팅되어 있기 때문이다. 즉, 절연성 물질의 상부면이 평탄하지 못하여 적층 반도체 칩의 돌출이 발생된 부분에서는 캐필러리와 적층 반도체 칩 상부면 사이의 거리가 세팅된 거리보다 낮기 때문에 그 부분의 도전성 와이어들이 다른 도전성 와이어들보다 높게 돌출된다. 또한, 적층 반도체 칩의 함몰이 발생된 부분에서는 캐필러리와 적층 반도체 칩 상부면 사이의 거리가 세팅된 거리보다 높기 때문에 캐필러리가 본딩 패드에 접촉되지 않음으로 그 부분에서는 도전성 와이어가 본딩 패드에 접속되지 않을 수 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 반도체 칩과 기판을 전기적으로 연결하는 도전성 와이어의 길이를 짧게 줄여 와이어 본딩 불량을 최소화한 적층 반도체 패키지를 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위한 적층 반도체 패키지는 상부면에 칩 부착 영역이 마련되고, 상기 칩 부착 영역의 외측에 접속 패드들이 배열되며, 하부면에 상기 접속 패드들과 전기적으로 연결된 볼 랜드들이 배열된 기판, 상기 칩 부착 영역에 부착되고, 외부로 노출된 제 1면의 중앙에 제 1본딩 패드들이 배열된 베이스 반도체 칩, 상기 베이스 반도체 칩의 상부면에 부착되고, 상부면 중앙에 상기 제 1본딩 패드들을 노출시키기 위해 형성된 개구의 외측에 상기 제 1본딩 패드들을 따라 배열된 제 1연결 패드들, 상기 상부면 가장자리에 상기 접속 패드들을 따라 배열되고 상기 제 1연결 패드들과 전기적으로 연결된 제 2연결 패드를 포함하는 연결용 기판, 상기 제 1본딩 패드와 상기 제 1연결 패드를 연결하고, 상기 제 2연결 패드와 상기 접속 패드를 연결하는 제 1도전성 와이어들, 상기 도전성 와이어와 이격되도록 상기 연결용 기판의 상부면에 부착되고, 상부면에 제 2본딩 패드들이 배열된 적어도 한 개이상의 적층 반도체 칩, 상기 제 2본딩 패드와 상기 접속 패드를 연결하는 제 2도전성 와이어 및 상기 기판의 상부면에 형성되어 상기 베이스 반도체 칩과 상기 적층 반도체 칩 및 도전성 와이어들을 감싸는 몰딩부를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명한다.
(실시예 1)
도 1은 본 발명의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다. 도 2는 도 1에 도시된 연결용 기판의 평면도이고, 도 3은 도 2를 I-I'선으로 절단한 단면도이다.
도 1을 참조하면, 본 발명의 제 1실시예에 의한 적층 반도체 패키지(200)는 베이스 반도체 칩(100), 기판(110), 연결용 기판(120), 제 1도전성 와이어(130), 적층 반도체 칩(140), 제 2도전성 와이어(150), 밀봉부(160) 및 외부 접속 단자(170)를 포함한다.
베이스 반도체 칩(100)은 제 1접착제(182)를 개재하여 기판(110)에 부착되는 것으로, 순도 높은 실리콘 웨이퍼 상에 형성된다. 이러한 베이스 반도체 칩(100)은 내부에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되며, 베이스 반도체 칩(100)의 상부면에는 회로부와 전기적으로 연결된 제 1본딩 패드(102)들이 일정간격으로 배열된다. 바람직하게, 제 1본딩 패드(102)들은 베이스 반도체 칩(100)의 상부면 중앙부분에 배열된다.
기판(110)은 접속 패드(112)들, 볼 랜드(114)들, 회로 패턴(도시 안됨) 및 비아 홀(도시 안됨)들이 인쇄된 인쇄회로기판으로, 기판(110)의 상부면 중앙에는 베이스 반도체 칩(100)이 부착되는 칩 부착 영역이 마련된다.
접속 패드(112)들은 기판(110)의 상부면에 형성되며 베이스 및 적층 반도체 칩(100, 140)과 전기적으로 연결된다. 접속 패드(112)들은 칩 부착 영역의 외측에 배열되는데, 칩 부착 영역의 외측 중 제 1본딩 패드(102)들이 배열된 방향과 동일한 방향으로 배열된다.
볼 랜드(114)에는 외부 접속 단자(170)들이 접속되는 것으로, 볼 랜드(114)들은 기판(110)의 하부면에는 배열되고, 회로 패턴들 및 비아 홀들에 의해서 기판(110)의 상부면에 형성된 접속 패드(112)들과 전기적으로 연결된다.
연결용 기판(120)은 제 2접착제(184)를 개재하여 베이스 반도체 칩(100)의 상부면에 부착되는 것으로, 제 1도전성 와이어(130)들이 적층 반도체 칩(140)의 하부면과 접촉되지 않도록 적층 반도체 칩(140)을 베이스 반도체 칩(100)으로부터 일정 거리만큼 이격시키고 제 1도전성 와이어(130)의 길이를 줄이는 역할을 한다.
도 2 및 도 3을 참조하면, 연결용 기판(120)은 중앙부분 및 가장자리 부분의 높이보다 이를 제외한 나머지 부분의 높이가 더 높은 단차를 갖도록 형성되는 것으로, 연결용 기판(120)의 중앙 부근에는 제 1본딩 패드(102)들과 대응하여 제 1본딩 패드(102)들을 연결용 기판(120)의 외부로 노출시키는 개구(122)가 형성된다. 연결용 기판(120)의 상부면 중 개구(122)로부터 이격되어 개구(122)의 폭 방향 양쪽, 즉 제 1본딩 패드(102)들이 배열된 방향과 동일한 방향에는 제 1본딩 패드(102)들과 대응하여 제 1연결 패드(124)들이 형성된다.
연결용 기판(120)의 가장자리에는 제 1연결 패드(124)들이 배열된 방향으로 제 2연결 패드(126)들이 형성되며, 제 2연결 패드(126)들은 연결 패턴(도시 안됨)에 의해 제 1연결 패드(124)들과 전기적으로 연결된다.
그리고, 연결용 기판(120)의 상부면 중 제 1연결 패드(124)들 및 제 2연결 패드(126)들 사이의 영역에는 제 1도전성 와이어(130)들이 적층 반도체 칩(140)의 하부면과 접촉되지 않도록 베이스 반도체 칩(120)의 상부면으로부터 적층 반도체 칩(140)을 일정 거리만큼 이격시키기 위한 돌출부(128)가 형성된다. 돌출부(128)의 상부면에는 연결용 기판(120)에 접착제 수용 홈(128a)이 형성된다. 이와 같이 돌출부(128)의 상부면에 접착제 수용 홈(128a)을 형성하면, 적층 반도체 칩(140)을 돌출부(128)의 상부면에 부착시키는 제 3접착제(186)의 두께가 줄어드는 효과가 있어 적층 반도체 패키지(200)의 전체 높이를 줄일 수 있다.
본 실시예에서는 돌출부(128)의 상부면에 접착제 수용 홈(128a)이 형성된 것을 설명하고 도시하였지만, 접착제 수용 홈(128a)을 돌출부의 상부면에 형성하지 않아도 무방하다.
다시, 도 1을 참조하면, 제 1도전성 와이어(130)는 베이스 반도체 칩(100)에 형성된 제 1본딩 패드(102)들과 연결용 기판(120)의 개구(122) 주변에 형성된 제 1연결 패드(124)들을 연결하고, 연결용 기판(120)의 가장자리에 형성된 제 2연결 패드(126)와 기판(110)에 형성된 접속 패드(112)들을 연결한다. 따라서, 제 1도전성 와이어(130)는 연결용 기판(120)과 함께, 베이스 반도체 칩(100) 및 기판(110)을 전기적으로 연결시키는 역할을 한다.
미설명 부호 130a는 제 1본딩 패드(102)와 제 1연결 패드(124)를 연결시키는 제 1도전성 와이어이고, 130b는 제 2연결 패드(126)들과 접속 패드(112)들을 연결시키는 제 1도전성 와이어이다.
바람직하게, 제 1본딩 패드(102)들과 제 1연결 패드(124)를 연결하는 제 1도전성 와이어(130a)의 최고 높은 지점보다 돌출부의 상부면 높이가 더 높게 형성된다.
적층 반도체 칩(140)은 제 3접착제(186)를 개재하여 연결용 기판(120)의 돌출부(128) 상부면에 부착되는 것으로, 순도 높은 실리콘 웨이퍼 상에 형성된다. 이러한 적층 반도체 칩(140)은 내부에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되며, 적층 반도체 칩(140)의 상부면에는 회 로부와 전기적으로 연결된 제 2본딩 패드(142)들이 일정간격으로 배열된다. 제 2본딩 패드(142)들은 베이스 반도체 칩(100)에서와 같이 상부면 중앙부분에 배열될 수도 있고, 경우에 따라서는 적층 반도체 칩(140)의 가장자리에 배열될 수도 있다. 본 발명에서는 적층 반도체 칩(140)의 상부면 중앙 부분에 제 2본딩 패드(142)들이 배열된 것에 대해 도시하고 이에 대해 설명한다.
제 2도전성 와이어(150)는 적층 반도체 칩(140)과 기판(110)을 전기적으로 연결시키는 매개체로, 제 2도전성 와이어(150)의 일측단부는 적층 반도체 칩(140)의 상부면 중앙에 배열된 제 2본딩 패드(142)에 접합되고, 제 2도전성 와이어(150)의 타측단부는 기판(110)에 형성된 접속 패드(112)에 접합된다.
몰딩부(160)는 기판(110)의 상부면에 수직으로 적층된 베이스 및 적층 반도체 칩(100, 140), 그리고 제 1 및 제 2도전성 와이어(130, 150)을 외부 환경으로부터 보호하기 위한 것으로, 몰딩부(160)는 기판(110)의 상부면 전체에 베이스 및 적층 반도체 칩(100, 140), 그리고 제 1 및 제 2도전성 와이어(130, 150)을 감싸도록 형성된다. 바람직하게, 몰딩부(160)는 에폭시 몰딩 컴파운드로 형성된다.
외부 접속 단자(170)는 적층 반도체 패키지(200)가 최종적으로 실장되는 메모리 모듈과 반도체 패키지(200)를 전기적으로 연결시키는 것으로, 구형상의 솔더로 형성되며, 기판(110)의 하부면에 형성된 볼 랜드(114)에 접속된다.
종래에는 제 1도전성 와이어를 이용하여 베이스 반도체 칩의 제 1본딩 패드로부터 기판의 접속 패드까지 연결하여, 제 1도전성 와이어의 길이가 길어졌지만, 본 발명을 적용하면, 베이스 반도체 칩(100)의 중앙에서부터 베이스 반도체 칩(100)의 가장자리까지의 영역은 연결용 기판(120)이 도전성 와이어를 대신하여 연결한다. 따라서, 본 발명에 의한 제 1도전성 와이어(130a)는 제 1본딩 패드(102)의 근처에 위치한 제 1연결 패드(124)로부터 제 1본딩 패드(102)까지, 또한, 제 1도전성 와이어(130b)는 베이스 반도체 칩(100)의 가장자리와 대응하여 형성된 제 2연결 패드(126)로부터 접속 패드(112)까지 연결하기 때문에 각각의 제 1도전성 와이어(130a, 130b)의 길이는 도 1에 도시된 바와 같이 짧다.
또한, 연결용 기판(120)에서 적층 반도체 칩(140)이 부착되는 돌출부(128)의 상부면은 평탄하기 때문에 연결용 기판(120)의 상부면에 부착되는 적층 반도체 칩(140)도 평탄하게 부착된다. 따라서, 제 2도전성 와이어(150)를 제 2본딩 패드(142) 및 접속 패드(122)에 부착시킬 때 발생되는 여러가지 본딩 불량을 최소화할 수 있다.
본 발명의 실시예 1에 의한 적층 반도체 패키지의 제조 방법에 대해 도 4 및 도 7를 참조하여 개략적으로 설명하면 다음과 같다.
도 4는 본 발명의 제 1실시예에 의한 기판의 상부면에 베이스 반도체 칩이 부착된 상태를 나타낸 단면도이다.
도 4를 참조하면, 기판(110)의 상부면 중앙에 마련된 칩 부착 영역에 접착제(182)를 부착하고, 접착제(182)의 상부면에 베이스 반도체 칩(100)의 하부면을 위치시켜 베이스 반도체 칩(100)의 하부면을 기판(110)의 상부면에 부착시킨다.
도 5는 본 발명의 제 1실시예에 의한 베이스 반도체 칩의 상부면에 연결용 기판이 부착되고 베이스 반도체 칩을 기판에 전기적으로 연결시킨 상태를 나타낸 단면도이다.
기판(110)의 상부면에 베이스 반도체 칩(100)이 부착되면, 도 5에 도시된 바와 같이 연결용 기판(120)의 개구(122)를 통해 베이스 반도체 칩(100)의 제 1본딩 패드(102)들이 노출되도록 제 2접착제(184)를 개재하여 연결용 기판(120)의 하부면을 베이스 반도체 칩(100)의 상부면에 부착시킨다.
이후, 개구(122)를 통해 연결용 기판(120)의 외부로 노출된 제 1본딩 패드(102) 및 개구(122) 주변에 배열된 제 1연결 패드(124)를 제 1도전성 와이어(130a)로 연결한다. 그리고, 연결용 기판(120)의 가장자리에 배열되고 연결 패턴에 의해 제 1연결 패드(124)들과 전기적으로 연결된 제 2연결 패드(126) 및 기판(110)에 형성된 접속 패드(112)들을 제 1도전성 와이어(130b)로 연결한다. 그러면, 제 1본딩 패드(102)과 연결용 기판(120)을 연결하는 제 1도전성 와이어(130a), 연결용 기판(120)과 접속 패드(112)를 연결하는 제 1도전성 와이어(130b), 그리고, 이들 제 1도전성 와이어(130a 및 130b)를 연결하는 연결용 기판(120)에 의해 베이스 반도체 칩(100) 및 기판(110)은 전기적으로 연결된다.
도 6은 도 5에 도시된 연결용 기판의 상부면에 적층 반도체 칩을 부착하고, 적층 반도체 칩을 기판에 전기적으로 연결한 상태를 나타낸 단면도이다.
도 6을 참조하면, 연결용 기판(120)의 돌출부(128)에 형성된 접착제 수용 홈(128a)에 제 3접착제(186)를 부착하고, 적층 반도체 칩(140)의 하부면을 제 3접착제(186)의 상부면에 위치시켜 적층 반도체 칩(140)을 연결용 기판(120)의 돌출부(128) 상에 부착시킨다. 그러면, 적층 반도체 칩(140)은 돌출부(128)에 의해 베 이스 반도체 칩(100) 및 제 1도전성 와이어(130a, 130b)들로부터 이격되어 적층 반도체 칩(140)의 하부면이 제 1도전성 와이어(130)에 접촉되지 않는다.
이와 같이 연결용 기판(120)의 돌출부(128) 상에 적층 반도체 칩(140)이 부착되면, 제 2도전성 와이어(150)를 이용하여 적층 반도체 칩(140)의 중앙에 배열된 제 2본딩 패드(152)들과 기판에 형성된 접속 패드(112)들을 전기적으로 연결한다.
도시되지는 않았지만, 길이가 긴 제 2도전성 와이어(150)의 처짐 및 후속 공정인 몰딩 공정에서 몰딩 수지의 유입 압력에 의해 제 2도전성 와이어(150)가 휩쓸리는 것을 방지하기 위해 절연성 물질(도시 안됨)로 제 2도전성 와이어(150)를 도포할 수 있다.
또는, 후술될 실시예 2에서와 같이 적층 반도체 칩(140)의 상부면에 연결용 기판(190)을 배치하여 제 2도전성 와이어(150)의 길이를 짧게 줄일 수도 있다.
도 7은 도 5에 도시된 기판의 상부면에 몰딩부를 형성한 단면도이다.
제 2도전성 와이어(150)에 의해 적층 반도체 칩(140)과 기판(110)이 전기적으로 연결되면, 도 7에 도시된 바와 같이 몰딩 수지를 이용하여 베이스 및 적층 반도체 칩(100, 140), 그리고 제 1 및 제 2도전성 와이어(130, 150)을 감싸 기판의 상부면에 몰딩부(160)를 형성한다.
이후, 도 1에 도시된 바와 같이 기판(110)의 하부면에 형성된 각각의 볼 랜드(114)에 외부 접속 단자(170)로 사용되는 솔더 볼을 올려 놓고, 솔더가 녹는 온도에서 리플로우 공정을 진행하여 각각의 볼 랜드(114)에 구 형상의 외부 접속 단자(170)를 접속시킴으로써, 본 발명에 의하 적층 반도체 패키지(200)의 제조를 완 료한다.
(실시예 2)
도 8은 본 발명의 제 2실시예에 의한 적층 반도체 패키지의 단면도이다.
본 발명의 제 2실시예에 의한 적층 반도체 패키지는 적층 반도체 칩의 상부면에 연결용 기판에 설치하고, 연결용 기판과 제 2도전성 와이어를 이용하여 적층 반도체 칩과 기판을 전기적으로 연결하는 것을 제외하면 앞서 설명한 실시예 1의 반도체 패키지와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 상세한 설명을 생략하고, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여한다.
도 8을 참조하면, 본 발명의 실시예 2에 의한 적층 반도체 패키지(300)는 베이스 반도체 칩(100), 기판(110), 제 1연결용 기판(120), 제 1도전성 와이어(130), 적층 반도체 칩(140), 제 2연결용 기판(190), 제 2도전성 와이어(150), 밀봉부(160) 및 외부 접속 단자(170)를 포함한다.
상술한 적층 반도체 패키지(300)의 구성 요소들 중 베이스 반도체 칩(100), 기판(110), 제 1연결용 기판(120), 제 1도전성 와이어(130), 적층 반도체 칩(140), 밀봉부(160) 및 외부 접속 단자(170)는 실시예 1에서 설명한 구성 요소들과 동일하기 때문에 상세한 설명은 생략하고, 제 2연결용 기판(190) 및 제 2도전성 와이어(150)에 대해서만 설명하기로 한다.
도 8을 참조하면, 제 2연결용 기판(190)은 제 4접착제(184)를 개재하여 적층 반도체 칩(140)의 상부면에 부착되는 것으로, 제 2도전성 와이어(150)의 길이를 줄이는 역할을 한다.
이러한, 제 2연결용 기판(190)의 중앙 부근에는 제 2본딩 패드(142)들과 대응하여 제 2본딩 패드(142)들을 제 2연결용 기판(190)의 외부로 노출시키는 개구(192)가 형성된다. 제 2연결용 기판(190)의 상부면 중 개구(192)로부터 이격되어 개구(192)의 폭 방향 양쪽, 즉 제 2본딩 패드(142)들이 배열된 방향과 동일한 방향에는 제 2본딩 패드(142)들과 대응하여 제 31연결 패드(194)들이 형성된다.
그리고, 제 2연결용 기판(190)의 가장자리에는 제 3연결 패드(194)들이 배열된 방향으로 제 4연결 패드(196)들이 형성되며, 제 4연결 패드(196)들은 연결 패턴(도시 안됨)에 의해 제 3연결 패드(194)들과 전기적으로 연결된다.
한편, 제 2연결용 기판(190)의 상부면 중 제 3연결 패드(194)들 및 제 4연결 패드(196)들 사이의 영역에는 돌출부(198)가 형성된다.
본 실시예에서는 실시예 1의 연결용 기판(120)과 같이 돌출부(128)로 인해 가장자리와 중앙 부분의 높이가 서로 다른 제 2연결용 기판(190)에 대해 설명하고 이를 도시하였지만, 제 2연결용 기판(190) 상에 돌출부(198)가 형성되지 않은 평판 형상의 제 2연결용 기판(190)을 사용하여도 무방하다.
제 2도전성 와이어(150)는 적층 반도체 칩(100)에 형성된 제 2본딩 패드(142)들과 제 2연결용 기판(190)의 개구(192) 주변에 형성된 제 3연결 패드(194)들을 연결하고, 제 2연결용 기판(190)의 가장자리에 형성된 제 4연결 패드(196)와 기판(110)에 형성된 접속 패드(112)들을 연결한다. 따라서, 제 2도전성 와이 어(150)는 제 2연결용 기판(190)과 함께, 적층 반도체 칩(140) 및 기판(110)을 전기적으로 연결시키는 역할을 한다.
미설명 부호 150a는 제 2본딩 패드(142)와 제 3연결 패드(194)를 연결시키는 제 1도전성 와이어이고, 130b는 제 4연결 패드(196)들과 접속 패드(112)들을 연결시키는 제 1도전성 와이어이다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 반도체 칩의 중앙에 본딩 패드들이 배열되어 본딩 패드들과 기판의 접속 패드들을 연결하는 도전성 와이어의 길이가 길어질 경우 연결용 기판을 이용하면, 도전성 와이어의 길이가 짧아져 몰딩 수지로 인하 휩쓸립 현상을 방지할 수 있는 효과가 있다.
또한, 연결용 기판의 상부면이 평탄하기 때문에 연결용 기판의 상부면에 부착되는 적층 반도체 칩도 평탄하게 부착됨으로써, 도전성 와이어를 본딩할 때 발생되는 여러가지 본딩 불량을 최소화할 수 있어 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 상부면에 칩 부착 영역이 마련되고, 상기 칩 부착 영역의 외측에 접속 패드들이 배열되며, 하부면에 상기 접속 패드들과 전기적으로 연결된 볼 랜드들이 배열된 기판;
    상기 칩 부착 영역에 부착되고, 외부로 노출된 제 1면의 중앙에 제 1본딩 패드들이 배열된 베이스 반도체 칩;
    상기 베이스 반도체 칩의 상부면에 부착되고, 상부면 중앙에 상기 제 1본딩 패드들을 노출시키기 위해 형성된 개구의 외측에 상기 제 1본딩 패드들을 따라 배열된 제 1연결 패드들, 상기 상부면 가장자리에 상기 접속 패드들을 따라 배열되고 상기 제 1연결 패드들과 전기적으로 연결된 제 2연결 패드를 포함하는 연결용 기판;
    상기 제 1본딩 패드와 상기 제 1연결 패드를 연결하고, 상기 제 2연결 패드와 상기 접속 패드를 연결하는 제 1도전성 와이어들;
    상기 도전성 와이어와 이격되도록 상기 연결용 기판의 상부면에 부착되고, 상부면에 제 2본딩 패드들이 배열된 적어도 한 개이상의 적층 반도체 칩;
    상기 제 2본딩 패드와 상기 접속 패드를 연결하는 제 2도전성 와이어; 및
    상기 기판의 상부면에 형성되어 상기 베이스 반도체 칩과 상기 적층 반도체 칩 및 도전성 와이어들을 감싸는 몰딩부를 포함하는 적층 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 연결용 기판의 상부면 중 상기 제 1 연결 패드 및 상기 제 2연결 패드 사이에 상기 적층 반도체 칩이 부착되는 돌출부가 더 형성되어 상기 적층 반도체 칩을 상기 도전성 와이어로부터 이격시키는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 돌출부의 상부면 높이는 상기 제 1도전성 와이어의 최고 높은 지점보다 높은 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2본딩 패드들이 상기 적층 반도체 패키지의 상부면 중앙에 배열된 경우 상기 적층 반도체 패키지의 상부면에 상기 연결용 기판이 더 배치되는 것을 특징으로 하는 적층 반도체 패키지.
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