KR20080095187A - 패키지 적층을 위한 집적회로 패키지 시스템 - Google Patents

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KR20080095187A
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라젠드라 디. 펜드세
플린 카슨
심일권
셍 구안 초우
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스태츠 칩팩 엘티디
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Abstract

집적회로 패키징 방법(1100)이 제공되는바 상기 방법은, 영역 어레이 기판(102)을 형성하는 단계, 상기 영역 어레이 기판(102) 상에 표면 전도체들(120)을 마운팅하는 단계, 상기 영역 어레이 기판(102) 및 상기 표면 전도체들(120) 상에 몰딩된 패키지 보디(122)를 형성하는 단계, 상기 몰딩된 패키지 보디(122)에 스텝(124)을 제공하는 단계 및 상기 스텝(124)에 의해서 상기 표면 전도체(120)를 노출시키는 단계를 포함한다.
집적회로 패키징, 영역 어레이 기판, 표면 전도체, 패키지 보디, 스텝

Description

패키지 적층을 위한 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM FOR PACKAGE STACKING}
관련출원에 대한 상호참조
본 출원은 2007년 4월 23일자로 미국에 출원된 미국가출원(가출원번호 60/913,526)의 우선권을 주장하며, 상기 가출원의 내용은 본 출원에 대한 참조로서 본 명세서에 편입된다.
본 출원은 본 출원과 관련하여 함께 출원중인 미국특허출원(출원번호 11/354,806)의 내용을 포함한다. 상기 관련출원은 STATS ChipPAC Ltd. 사에 양도되었다.
또한, 본 출원은 본 출원과 관련하여 함께 출원중인 미국특허출원(출원번호 11/307,615)의 내용을 포함한다. 상기 관련출원은 STATS ChipPAC Ltd. 사에 양도되었다.
일반적으로, 본 발명은 반도체 패키징에 관한 것이며, 좀더 상세하게는 영역 어레이(area array) 집적회로 패키지를 적층(stacking)하기 위한, 집적회로 패키징 시스템에 관한 것이다.
전자 산업에서는, 더 가볍고, 더 빠르며, 더 작고, 다기능이며, 더 신뢰성이 있으며, 그리고 더 비용효율적인 제품들이 지속적으로 요구되고 있다. 이러한 요구들을 만족시키기 위한 노력의 일환으로, 다중-칩 패키지들(multi-chip packages : MCP) 및 칩 스택 패키지들에 대한 패키지 어셈블리 기술들이 개발되었다. 이러한 유형의 패키지들은, 2개 이상의 반도체 칩을 하나의 패키지에 결합하며, 따라서 증가된 메모리 밀도, 다기능화 및/또는 감소된 패키지 풋프린트(footprint)를 실현할 수 있다.
하지만, 하나의 패키지에서 여러 개의 칩을 이용하는 것은, 신뢰성 및 수율 둘 다를 감소시키는 경향이 있다. 만일, 포스트 어셈블리(post assembly) 테스트 동안에, 다중 칩들 또는 칩 스택 패키지 중에서 단지 하나의 칩만이 기능 사양(또는, 성능 사양)을 만족시키지 못한다면, 전체 패키지는 테스트를 통과하지 못하게 되며, 따라서 우량한 칩들 역시 상기 불량 칩과 함께 폐기될 것이다. 그 결과, 다중 칩 및 칩 스택 패키지는, 어셈블리 공정의 생산성을 저하시킬 수도 있다.
3차원 패키지 스택은, 필요한 테스트들을 이미 통과했으며 그 각각이 하나의 칩을 포함하고 있는, 여러개의 어셈블리된 패키지들을 적층함으로써 이러한 수율 문제를 처리하고 있는바, 이에 의해 최종 복합 패키지(final composite package)의 신뢰성 및 수율을 향상시키고 있다. 하지만, 패키지 스택들은, 영역 어레이형(area array type) 패키지보다는 리드 프레임형 패키지를 사용하는 경향이 있다. 리드 프레임형 패키지는 가령, 외부 리드(outer lead)와 같은, 가장자리에 위치한 단자들(edge-located terminals)을 사용하는 것이 전형적이며, 반면에 영역 어레이형 패키지는, 솔더 볼과 같이 표면에 분산된 단자들(surface-distributed terminals)을 사용하는 것이 전형적이다. 그러므로, 리드 프레임형 패키지와 비교했을 때, 영역 어레이형 패키지는, 더 많은 수의 단자들 및 더 적은 풋프린트를 제공할 수 있다.
따라서, 패키지 적층을 위한 집적회로 패키지 시스템에 대한 요구는 여전히 존재한다. 소비자 전자제품의 개발속도를 감안하고, 적은 제조비용으로 다기능 디바이스를 만들고자 하는 끊임없는 요구를 감안한다면, 이러한 문제점들에 대한 해결책을 찾는 것이 점점 더 중요해지고 있다. 점점 더 커져가는 소비자들의 기대와 더불어 계속적으로 증가하는 가격 경쟁 압력을 감안하고, 시장에서 의미 있는 제품 차별화를 위한 기회가 점점 사라지고 있는 점을 감안한다면, 이러한 문제들에 대한 해답을 찾아내는 것이 중요하다. 또한, 비용을 절감하고, 효율 및 성능을 향상시키며 경쟁 압력을 만족시키고자 하는 요구는, 이러한 문제들에 대한 해답을 더욱 빨리 찾아낼 것을 요구하고 있다.
이러한 문제들에 대한 해결책은 오랫동안 탐구되어 왔지만, 종래의 개발 노력들은 그 어떤 해결책도 가르치거나 제시하지 못했는바, 해당 기술분야의 당업자들은 이들 문제들에 대한 해결책들을 오랫동안 밝혀낼 수 없었다.
본 발명에 따르면 집적회로 패키징 방법이 제공되는바, 이는 영역 어레이 기 판을 형성하는 단계, 상기 영역 어레이 기판 상에 표면 전도체를 마운팅하는 단계, 상기 영역 어레이 기판 및 상기 표면 전도체 상에 몰딩된 패키지 보디를 형성하는 단계, 상기 몰딩된 패키지 보디에 스텝(step)을 형성하는 단계, 및 상기 스텝에 의해서 표면 전도체를 노출시키는 단계를 포함한다.
본 발명의 소정 실시예들은, 앞서 언급된 실시예들을 대체하거나 또는 이에 추가되는 다른 실시태양을 갖는다. 본 발명의 실시태양들은, 첨부된 도면들을 참조하여 후술될 발명의 상세한 설명부분을 읽음으로서 해당 기술분야의 당업자들에게 명확해질 것이다.
다음의 실시예들은, 해당기술 분야의 당업자들이 본 발명을 만들고 이용할 수 있도록 충분히 자세하게 설명된다. 본 명세서에 개시된 바에 근거하여 다른 실시예들도 분명하다는 것이 이해되어야만 하며, 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 프로세스 변경 또는 기계적 변경들이 만들어질 수도 있다는 것이 이해되어야만 한다.
후술될 발명의 상세한 설명에서, 수많은 특정한 세부사항들이 본 발명을 완전히 이해하도록 제공된다. 하지만, 본 발명은 이러한 특정한 세부사항들이 없이도 실시될 수도 있음은 명백할 것이다. 본 발명을 불명료하게 만드는 것을 회피하기 위해서, 잘 알려진 몇몇 회로들, 시스템 구성들, 및 공정 단계들은 상세히 설명되지 않는다. 마찬가지로, 시스템에 관한 실시예들을 도시하고 있는 도면들은 어느 정도 개략적인 도면들이며 축적대로 그려진 것은 아니다. 특히, 명확한 표현을 위해서, 몇몇 치수들은 도면에서 매우 과장되게 표현되었다. 또한, 공통된 구성들을 갖는 다수의 실시예들이 개시 및 설명되었는바, 설명, 서술 및 비교의 간결 명확성을 위해서, 서로 간에 유사한 피쳐들은 유사한 참조번호로 통상적으로 서술될 것이다.
설명을 위한 목적으로, 본 명세서에서 사용된 "수평(horizontal)" 이라는 용어는, 그 방향에 상관없이, 패키지 기판의 평면(또는 표면)에 평행한 평면으로 정의된다. 용어 "수직(vertical)"은, 앞서 정의된 "수평"에 수직한 방향을 일컫는다. 가령, 상에(on), 밑에(below), 바닥(bottom), 탑(top), 사이드(side) (sidewall 에서의 사이드), 위쪽(higher), 아래쪽(lower), 상부(upper), 위로(over) 및 아래에(under) 와 같은 용어들은 수평면에 대해서 정의된다. 본 명세서에서 사용된 "상에(on)" 라는 용어는, 구성요소들 간의 직접 접촉을 의미한다. 본 명세서에서 사용된 "시스템" 이라는 용어는 상기 "시스템" 이라는 용어가 사용된 문맥에 따라서, 본 발명의 방법 및 장치를 의미 및 지칭한다. 본 명세서에서 사용된 "프로세싱" 이라는 용어는, 물질의 스탬핑(stamping), 포징(forging), 패터닝, 노광, 현상, 식각, 세정, 및/또는 제거를 포함하며, 또는 앞서 설명된 구조를 형성하는데 필요한 레이저 트리밍(trimming)을 포함한다.
이제 도1을 참조하면, 본 발명의 일실시예에 따른, 패키지 적층을 위한 집적회로 패키지 시스템(100)의 단면이 도시되어 있다. 상기 집적회로 패키지 시스템(100)의 단면도에는, 구성요소측 일면(component side)(104)과 시스템측 일면(system side)(106)을 갖는 영역 어레이 기판(area array substrate)(102)이 도시되어 있다. 상기 영역 어레이 기판(102)은, 라미네이트 글래스 에폭시 수지, 구 부릴수 있는(flexible) 테이프, 세라믹, 무기(inorganic) 물질, 낮은 유전율 물질(low dielectric material), 반도체 물질 등등이 될 수 있다. 제 1 접착제(108)는 구성요소측 일면(104) 상에 있을 수 있다. 제 1 집적회로(110)는 제 1 접착제(108) 상에 위치할 수 있으며, 전기 배선(electrical interconnect)(114)에 의해 콘택 패드(112)에 전기적으로 연결된다.
실질적으로 제 1 접착제(108)와 유사한 제 2 접착제(116)는, 제 1 집적회로(110)의 활성면(active side) 상에 위치할 수 있다. 제 2 집적회로(118)는 상기 제 2 접착제(116) 상에 마운트될 수 있다. 전기 배선(114)은, 제 2 집적회로(118)와 콘택 패드(112)를 전기적으로 연결한다.
가령, 솔더 볼, 솔더 컬럼, 솔더 범프(solder bump) 또는 스터드 범프(stud bump)와 같은, 표면 전도체(surface conductor)(120)가 콘택 패드(112) 상에 마운트될 수 있다. 상기 표면 전도체(120)는, 주석(tin), 납, 금, 구리, 금속합금, 또는 또 다른 전도성 물질로 만들어질 수 있다. 표면 전도체(120)는, 몰딩되기 이전에 코이닝(coining) 또는 압착(pressing)에 의해서 평평해질 수 있다.
중심부(core section)(123)를 갖는 몰딩된 패키지 보디(122)는, 영역 어레이 기판(102)의 구성요소측 일면(104), 제 1 집적회로(110), 콘택 패드(112), 전기 배선(114), 제 2 집적회로(118) 및 표면 전도체(120) 상에 형성될 수 있다. 상기 몰딩된 패키지 보디(122)는, 영역 어레이 기판(102)과 동일 평면(coplanar)이며 상기 중심부(123)를 둘러싼 부분과 같은, 스텝(step)(124)을 갖는 에폭시 몰딩 화합물로 형성될 수 있는바, 이는 상기 표면 전도체(120)의 노출된 부분에 대한 액세스를 제 공한다. 표면 전도체(120)의 탑(top) 부분은, 필름 보조 몰딩 공정(film assisted moding process)에 의해서 몰딩 화합물이 없는채로 남아있을 수 있는데, 상기 필름 보조 몰딩 공정에서는, 표면 전도체 중에서 노출된 채로 남겨질 부분에 필름이 적용된다. 몰딩된 패키지 보디(122)가 형성된 이후에, 상기 필름이 제거될 수 있다. 표면 전도체(120)의 노출된 부분을 깨끗하게 유지하기 위해, 다른 물질들 또는 다른 공정들이 이용될 수도 있는바, 가령, 거푸집(mold)에 삽입된 고온 유기 물질을 들 수 있다.
중심부(123)는 스텝(124) 위로 솟아올라 있으며, 이는 제 1 집적회로(110), 제 2 집적회로(118), 및 전기 배선(114)을 수납하고 있다. 상기 중심부(123)의 치수는 조절될 수 있는바, 다중 로우 본딩 패드(multiple row bonding pad)를 갖는 다이에 관하여 더 높은 와이어 루프를 갖는 전기 배선(114)을 수용하기 위해서, 상기 중심부(123)의 치수는 조절될 수 있다.
영역 어레이 기판(102)의 시스템측 일면(106) 상에 형성된 시스템 콘택(126)은, 비아(128)에 의해서 콘택 패드(112)에 연결될 수 있다. 콘택 패드(112), 비아(128) 및 시스템 콘택(126)의 조합은, 영역 어레이 기판(102)을 관통하는 전기적 경로를 제공한다. 가령, 솔더 볼, 솔더 컬럼, 솔더 범프, 또는 스터드 범프와 같은 시스템 배선(system interconnect)(130)은, 그 다음 레벨의 시스템(미도시)으로의 전기적 연결을 제공한다. 도1에서는, 모든 콘택 패드들(112)이 시스템 콘택들(126)에 접속된 것으로 도시되어 있으나, 이는 단지 일례일 뿐이다. 실제 구현예에서는, 제 1 집적회로(110), 제 2 집적회로(118), 콘택 패드(112), 표면 전도체(120), 시 스템 배선(130), 또는 이들의 조합사이에서 전기적 연결이 형성될 수 있다.
상기 스텝(124)은 본 발명의 매우 유용한 양상을 제공하는 것으로 밝혀졌다.
상기 몰딩된 패키지 보디(122)는, 현재 디자인보다 에폭시 몰딩 화합물을 덜 사용할 수 있다. 또한, 상기 몰딩된 패키지 보디(122)는, 최종 제품의 전체 패키지 높이를 감소시킬 수 있는 패키지-온-패키지 플랫폼을 제공하면서도, 더 많은 집적회로들의 적층을 수용할 수 있다. 상기 몰딩된 패키지 보디(122)의 솟아오른 부분은, 리플로우 공정동안에 상부 패키지에 대해서 스탠드-오프(stand-off)로서 작용하며, 이는 상부 패키지가 과도하게 붕괴되는 것을 방지한다. 상기 스텝(124) 영역에서의 몰딩된 패키지 보디(122)의 존재는, 표면 전도체(120)를 갖는 영역 어레이 기판(102)에 강도(rigidity)를 더해주며, 제조 공정 또는 어셈블리 공정동안에 상기 영역 어레이 기판(102)이 휘는 것을 방지한다.
이제 도2를 참조하면, 도1의 패키지 적층을 위한 집적회로 패키지 시스템(100)을 이용하는 집적회로 스택(200)의 단면도가 도시되어 있다. 집적회로 스택(200)의 단면도에는, 칩 배선(chip interconnect)(204)에 의해서 표면 전도체(120)에 연결된 영역 어레이 디바이스(202)(가령, 플립 칩 집적회로)와 함께 집적회로 패키지 시스템(100)이 도시되어 있다. 상기 칩 배선(204)은, 가령 솔더 볼, 솔더 컬럼, 솔더 범프, 또는 스터드 범프일 수 있으며, 이는 상기 영역 어레이 디바이스(202)와 집적회로 패키지 시스템(100)을 전기적으로 연결하기 위한 것이다. 상기 집적회로 스택(200)은 패키지 높이(206)를 갖는바, 이는 스텝 높이(208)에 의해서, 종래기술의 패키지보다 더 낮아진다.
몰딩된 패키지 보디(122)가, 리플로우(reflow) 공정 동안에 영역 어레이 디바이스(202)를 지지할 수 있다는 점이 밝혀졌으며, 따라서 칩 배선(204)의 과도 붕괴를 방지할 수 있다. 몰딩된 패키지 보디(122)는, 상기 칩 배선(204)이 표면 전도체(120)의 노출된 부분을 넘어서서 전개되는 것을 방지하는 솔더 레지스트(solder resist)로서 작용할 수 있다는 점이 또한 밝혀졌다. 더 작은 직경의 칩 배선(204)을 영역 어레이 디바이스(202) 상에서 허용하기 위해서, 상기 스텝(124)의 사이즈는 제어될 수 있다. 이러한 더 작은 직경의 칩 배선(204)은, 주어진 영역내에서 더 많은 수의 칩 배선(204)들을 허용할 수 있다.
이제 도3을 참조하면, 도1의 패키지 적층을 위한 집적회로 패키지 시스템(100)을 이용하는 패키지 스택(300)의 단면도가 도시되어 있다. 패키지 스택(300)의 단면도에는, 칩 배선(204)에 의해서 표면 전도체(120)에 연결된 영역 어레이 디바이스(302)(가령, 볼 그리드 어레이 패키지(ball grid array package))와 함께 집적회로 패키지 시스템(100)이 도시되어 있다. 상기 영역 어레이 디바이스(302)는, 몰딩된 패키지 보디(122)에 의해서 어셈블리 리플로우 공정 동안에 지지될 수 있다.
상기 패키지 스택(300)은, 앞서 설명된 집적회로 패키지 시스템(100)의 모든 양상들을 공유할 수 있다. 이러한 양상들은, 감소된 높이 및 향상된 생산성을 포함할 수 있다.
이제 도4를 참조하면, 도1의 패키지 적층을 위한 집적회로 패키지 시스템(100)을 이용하는 인터포저(interposer) 스택(400)의 단면도가 도시되어 있다. 인터포저 스택(400)의 단면도에는, 칩 배선(204)에 의해서 표면 전도체(120)에 연결된 인터포저(402)를 포함하고 있는 영역 어레이 디바이스(401)와 함께 집적회로 패키지 시스템(100)이 도시되어 있다. 상기 인터포저(402)는, 몰딩된 패키지 보디(122)에 의해서 어셈블리 리플로우 공정 동안에 지지될 수 있다.
상기 인터포저(402)는, 인터포저 시스템측 일면(interposer system side)(404) 및 인터포저 구성요소측 일면(interposer component side)(406)을 갖는다. 저항기, 캐패시터, 인덕터, 다이오드 등등과 같은 개별 구성요소들(408)은, 인터포저(402)의 인터포저 구성요소측 일면(406) 상에서 인터포저 콘택(410)에 연결될 수 있다. 집적회로 칩(412) 역시, 상기 인터포저 콘택(410)에 연결될 수 있다.
이러한 배치는, 인터포저 스택(400)의 설계에 있어 상당한 유연성을 제공한다. 상기 인터포저(402)의 인터포저 구성요소측 일면(406) 상에 마운트된 임의의 구성요소는, 집적회로 패키지 시스템(100) 또는 상기 인터포저 스택(400)에 연결될 수도 있는 시스템 보드(미도시)의 임의의 구성요소에 전기적으로 연결될 수 있다. 비록, 상기 집적회로 칩(412)은, 볼 그리드 어레이 디바이스로서 도시되었지만, 이는 단지 일례일 뿐이며, 상기 집적회로 칩(412)은, 쿼드 플랫 노-리드(quad flat no-lead : QFN), 리디드 칩 캐리어(leaded chip carrier : LCC), 또는 임의 유형의 패키지 구성요소가 될 수도 있다.
이제 도5를 참조하면, 도1의 패키지 적층을 위한 집적회로 패키지 시스템(100)을 이용하는, 또 다른 실시예에 따른 인터포저 스택(500)의 단면도가 도시되어 있다. 인터포저 스택(500)의 단면도에는, 표면 전도체(120)에 연결된 시스템 배선(130)을 구비하고 있는, 거꾸로 위치한 집적회로 패키지 시스템(100)이 도시되어 있다. 인터포저 시스템측 일면(504) 및 인터포저 구성요소측 일면(506)을 갖는 인터포저(502)를 포함하고 있는 영역 어레이 디바이스(501)는, 칩 배선(204)에 의해서, 영역 어레이 기판(102)의 시스템 콘택(126)에 연결될 수 있다.
상기 인터포저(502)는 2개 이상의 집적회로 칩(412)을 지지할 수 있다. 이러한 구성에서, 인터포저 스택(500)의 높이는, 종래기술에서 가능했었던 높이보다 더 감소될 수 있다. 상기 몰딩된 패키지 보디(122)의 솟아오른 부분은, 어셈블리 리플로우 공정 동안에 지지체로서 작용할 수 있음이 밝혀졌다. 상기 몰딩된 패키지 보디(122)는, 리플로우 동안에 시스템 배선(130)의 과도-붕괴를 방지할 수 있다.
이제 도6을 참조하면, 본 발명의 제 1 실시예에 따른, 패키지 적층을 위한 집적회로 패키지 시스템(600)의 단면도가 도시되어 있다. 상기 집적회로 패키지 시스템(600)의 단면도에는, 구성요소측 일면(104)과 시스템측 일면(106)을 갖는 영역 어레이 기판(102)이 도시되어 있다. 상기 영역 어레이 기판(102)은, 라미네이트 글래스 에폭시 수지, 구부릴수 있는(flexible) 테이프, 세라믹, 무기(inorganic) 물질, 낮은 유전율 물질(low dielectric material), 반도체 물질 등등이 될 수 있다. 콘택 패드(112)는, 영역 어레이 기판(102)의 구성요소측 일면(104) 상에 위치될 수 있다. 표면 전도체(120)는, 상기 스텝(124) 영역내에서 콘택 패드(112)에 연결될 수 있다. 플립 칩 집적회로(602)는, 가령, 솔더 범프, 스터드 범프, 솔더 볼 등등과 같은 범프들(604)에 의해서, 콘택 패드(112)에 접속될 수 있다.
콘택 패드(112)는 비아(128)에 의해서 시스템 콘택(126)에 접속될 수 있다. 시스템 배선(130)은, 영역 어레이 기판(102)의 시스템측 일면(106) 상의 시스템 콘택(126)에 연결될 수 있다. 비록, 도6에서는 모든 콘택 패드들(112)이 시스템 콘택들(126)에 접속된 것으로 도시되어 있으나, 이는 단지 일례일 뿐이다. 실제 구현예에서는, 플립 칩 집적회로(602), 콘택 패드(112), 표면 전도체(120), 시스템 배선(130), 또는 이들의 조합사이에서 전기적 연결이 형성될 수 있다.
영역 어레이 기판(102)의 구성요소측 일면(104), 표면 전도체(120), 플립 칩 집적회로(602) 및 범프들(604) 상에, 몰딩된 패키지 보디(122)가 형성될 수 있다. 상기 몰딩된 패키지 보디(122)가, 플립 칩 집적회로(602) 및 범프들(604)을 수납하는 것이 가능해짐으로써, 전체 패키지 피로 수명(fatigue life) 및 신뢰성이 개선될 수 있음이 밝혀졌다.
이제 도7을 참조하면, 본 발명의 제 2 실시예에 따른, 패키지 적층을 위한 집적회로 패키지 시스템(700)의 단면도가 도시되어 있다. 상기 집적회로 패키지 시스템(700)의 단면도에는, 구성요소측 일면(104)과 시스템측 일면(106)을 갖는 영역 어레이 기판(102)이 도시되어 있다. 상기 영역 어레이 기판(102)은, 라미네이트 글래스 에폭시 수지, 구부릴수 있는(flexible) 테이프, 세라믹, 무기(inorganic) 물질, 낮은 유전율 물질(low dielectric material), 반도체 물질 등등이 될 수 있다. 콘택 패드(112)는, 영역 어레이 기판(102)의 구성요소측 일면(104) 상에 위치될 수 있다. 표면 전도체(120)는, 상기 스텝(124) 영역내에서 콘택 패드(112)에 연결될 수 있다. 플립 칩 집적회로(602)는, 가령, 솔더 범프, 스터드 범프, 솔더 볼 등등과 같은 범프들(604)에 의해서, 콘택 패드(112)에 접속될 수 있다.
콘택 패드(112)는 비아(128)에 의해서 시스템 콘택(126)에 접속될 수 있다. 시스템 배선(130)은, 영역 어레이 기판(102)의 시스템측 일면(106) 상의 시스템 콘택(126)에 연결될 수 있다. 비록, 도7에서는 모든 콘택 패드들(112)이 시스템 콘택들(126)에 접속된 것으로 도시되어 있으나, 이는 단지 일례일 뿐이다. 실제 구현예에서는, 플립 칩 집적회로(602), 콘택 패드(112), 표면 전도체(120), 시스템 배선(130), 또는 이들의 조합사이에서 전기적 연결이 형성될 수 있다.
영역 어레이 기판(102)의 구성요소측 일면(104), 표면 전도체(120), 플립 칩 집적회로(602) 및 범프들(604) 상에, 몰딩된 패키지 보디(122)가 형성될 수 있다. 이러한 구성에서, 플립 칩 집적회로(602)의 비활성 표면(inactive surface)은, 패키지 외부로 노출될 수 있다. 상기 몰딩된 패키지 보디(122)가, 플립 칩 집적회로(602) 및 범프들(604)을 수납하는 것이 가능해짐으로써, 전체 패키지 피로 수명(fatigue life) 및 신뢰성이 개선될 수 있음이 밝혀졌다.
이제 도8을 참조하면, 패키지 적층을 위하여 도6의 집적회로 패키지 시스템(600)을 이용하는 패키지 스택(800)의 단면도가 도시되어 있다. 상기 패키지 스택(800)의 단면도에는, 칩 배선(204)에 의해서 표면 전도체(120)에 연결된 영역 어레이 패키지(302)(가령, 볼 그리드 어레이 패키지)와 함께, 집적회로 패키지 시스템(600)이 도시되어 있다. 상기 영역 어레이 패키지(302)는, 몰딩된 패키지 보디(122)에 의해서 어셈블리 리플로우 공정 동안에 지지될 수 있다.
상기 패키지 스택(800)은, 앞서 설명된 집적회로 패키지 시스템(600)의 모든 양상들을 공유할 수 있다. 이러한 양상들은, 감소된 높이 및 향상된 생산성을 포함 할 수 있다.
이제 도9를 참조하면, 패키지 적층을 위해서 도7의 집적회로 패키지 시스템(700)을 이용하는, 패키지 스택(900)의 단면도가 도시되어 있다. 패키지 스택(900)의 단면도에는, 거꾸로 위치한 집적회로 패키지 시스템(700)이 도시되어 있는바, 시스템 배선(130)은 표면 전도체(120)에 연결되어 있다.
집적회로 칩(412)은, 시스템 콘택(126)에 직접적으로 접속될 수 있다. 이러한 구성에서, 패키지 스택(900)의 높이는, 종래기술에서 가능했었던 높이보다 더 감소될 수 있다. 상기 몰딩된 패키지 보디(122)의 솟아오른 부분은, 어셈블리 리플로우 공정 동안에 지지체(support)로서 작용할 수 있음이 밝혀졌다. 상기 몰딩된 패키지 보디(122)는, 리플로우 동안에 시스템 배선(130)의 과도-붕괴를 방지할 수 있다.
비록, 상기 집적회로 칩(412)은, 볼 그리드 어레이 디바이스로서 도시되었지만, 이는 단지 일례일 뿐이며, 상기 집적회로 칩(412)은, 쿼드 플랫 노-리드(quad flat no-lead : QFN), 리디드 칩 캐리어(leaded chip carrier : LCC), 또는 임의 유형의 패키지 구성요소가 될 수도 있다. 이러한 구성은, 다수개의 집적회로 칩(412)을 지지할 수 있거나 또는 개별 구성요소들(408) 및 집적회로 칩(412)의 조합을 지지할 수 있다.
이제 도10을 참조하면, 본 발명의 제 3 실시예에 따른 패키지 적층을 위한 집적회로 패키지 시스템(1000)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1000)의 단면도에는, 구성요소측 일면(104)과 시스템측 일면(106)을 갖는 영역 어레이 기판(102)이 도시되어 있다. 상기 영역 어레이 기판(102)은, 라미네이트 글래스 에폭시 수지, 구부릴수 있는(flexible) 테이프, 세라믹, 무기(inorganic) 물질, 낮은 유전율 물질(low dielectric material), 반도체 물질 등등이 될 수 있다. 콘택 패드(112)는, 영역 어레이 기판(102)의 구성요소측 일면(104) 상에 위치될 수 있다. 표면 전도체(120)는, 상기 스텝(124) 영역내에서 콘택 패드(112)에 연결될 수 있다.
가령, 웨이퍼 레벨 칩 스케일 패키지, 재배치된 라인 다이(redistributed line die), 영역 어레이 패키지 등등과 같은, 내장된 칩(embedded chip)(1002)이, 구성요소측 일면(104) 상의 접착제(1004) 위에 마운트될 수 있다. 상기 내장된 칩(1002)은, 전기 배선(114)에 의해서 콘택 패드(112)에 전기적으로 접속될 수 있다. 칩 배선(204)은, 내장된 칩(1002)의 활성 표면 상에 있는 배선 패드(interconnect pad)(1006)에 전기적으로 연결될 수 있다.
몰딩된 패키지 보디(122)는, 영역 어레이 기판(102)의 구성요소측 일면(104), 표면 전도체(120), 내장된 칩(1002), 전기 배선(114) 및 칩 배선(204) 상에 형성될 수 있다. 상기 칩 배선(204)은, 몰딩된 패키지 보디(122)로부터 부분적으로 노출될 수도 있는바, 상기 표면 전도체(120)와 유사한 방식으로 노출될 수 있다. 가령, 볼 그리드 어레이, 플립 칩 집적회로 등등과 같은, 제 1 영역 어레이 디바이스(1008)는, 스텝(124) 영역내에서, 표면 전도체(120)의 노출된 부분에 접속될 수 있다.
제 2 영역 어레이 디바이스(1010)는, 상기 스텝(124)의 다른 부분에서, 표면 전도체(120) 상에 유사하게 마운트될 수 있다. 플립 칩 다이, 쿼드 플랫 노-리드 패키지 등등과 같은, 제 3 외부 칩(1012)은, 몰딩된 패키지 보디(122) 내에서 내장된 칩(1002) 위에 내장되어 있는 칩 배선(204)의 노출된 부분에 접속될 수 있다.
콘택 패드(112)는 비아(128)에 의해서 시스템 콘택(126)에 접속될 수 있다. 시스템 배선(130)은, 영역 어레이 기판(102)의 시스템측 일면(106) 상의 시스템 콘택(126)에 연결될 수 있다. 비록, 도10에서는 모든 콘택 패드들(112)이 시스템 콘택들(126)에 접속된 것으로 도시되어 있으나, 이는 단지 일례일 뿐이다. 실제 구현예에서는, 내장된 칩(1002), 제 1 영역 어레이 디바이스(1008), 제 2 영역 어레이 디바이스(1010), 제 3 외부 칩(1012), 콘택 패드(112), 표면 전도체(120), 시스템 배선(130), 또는 이들의 조합사이에서 전기적 연결이 형성될 수 있다.
이제 도11을 참조하면, 본 발명의 일실시예에 따라, 패키지 적층을 위한 집적회로 패키지 시스템(100)을 제조하는 집적회로 패키징 방법(1100)의 순서도가 도시되어 있다. 상기 방법(1100)은, 블록(1102)에서 영역 어레이 기판을 형성하는 단계, 블록(1104)에서 상기 영역 어레이 기판 상에 표면 전도체를 마운팅하는 단계, 블록(1106)에서 상기 영역 어레이 기판 및 상기 표면 전도체 상에 몰딩된 패키지 보디를 형성하는 단계, 블록(1108)에서 상기 몰딩된 패키지 보디에 스텝을 제공하는 단계, 및 블록(1110)에서 상기 스텝에 의해서 표면 전도체를 노출시키는 단계를 포함한다.
이에 따르면, 본 발명은 매우 다양한 양상들을 갖는다.
예상치 못하게 발견된 본 발명의 일 양상에 따르면, 최종 패키지의 수직 높 이를 감소시킬 수 있는 패키지-온-패키지 적층 시스템이 제공된다. 더 적은 공간에서 제공되는 기능들의 수를 증가시킴으로써, 소비자 전자제품들의 2개의 주요 목적이 달성될 수 있는바, 즉, 더 높은 칩 밀도 및 간략화된 시스템 보드 라우팅이 그것이다.
패키지 적층을 위한 본 발명의 집적회로 패키징 시스템의 또 다른 양상에 따르면, 기판에 추가적인 강도(rigidity)가 제공되는바, 따라서 최종 제품을 좀더 신뢰성 있게하며, 더욱 용이하게 제조할 수 있다.
본 발명의 또 다른 중요한 실시태양에 따르면, 비용을 절감하고, 시스템을 간략화하며, 성능을 향상시키고자 하는 추세를 유용하게 지원할 수 있으며 이에 부응할 수 있다. 본 발명의 이와같은 유용한 실시태양들 및 또 다른 실시태양들은 결과적으로, 기술수준을 적어도 다음 레벨로 향상시킬 수 있다.
따라서, 본 발명에 따른 집적회로 패키지 시스템은, 패키지-온-패키지 디바이스들에 대해서, 중요하며 그리고 지금까지 알려지지 않았으며 또한 이용가능하지 않았던 해결책들, 성능들 및 기능적 양상들을 제공하며, 이는 최소 공간에서 다중 기능들을 제공한다. 결과적인 프로세스들 및 구성들은, 직접적이며(straightforward), 비용면에서 효과적이며, 복잡하지 않으며, 응용가능성이 높으며, 효과적인바, 공지된 기술들을 적용함으로서 놀라울 정도로 명백히 구현될 수 있다. 따라서, 이들 프로세스들 및 구성들은 패키지-온-패키지 디바이스의 제조에 효율적으로 및 경제적으로 용이하게 적용될 수 있으며, 이들은 종래의 제조 프로세스들 및 기술들과 완벽하게 호환가능하다. 결과적인 프로세스들 및 구성들은, 직접 적이며(straightforward), 비용면에서 효과적이며, 복잡하지 않으며, 응용가능성이 높으며, 정확하고, 민감하며 및 효과적인바, 이들은 용이하고, 효율적이며 경제적인 제조, 응용예 및 사용을 위해서 공지된 구성요소들을 적용함으로서 구현될 수 있다.
비록, 본 발명은 특정한 최적 실시모드에 관하여 설명되었지만, 앞서 설명된 내용을 참조한다면, 수많은 대체예들, 수정예들 및 변형예들이 가능함은 해당 기술분야의 당업자에게 명백할 것이다. 따라서, 본 발명은 첨부된 청구항들의 범위내에 속하는 이러한 모든 대체예들, 수정예들 및 변형예들을 포괄하도록 의도된다. 본 명세서에서 이제까지 설명된 모든 내용들 또는 첨부된 도면에서 도시된 모든 내용들은, 예시적이며 비제한적인 의미로 해석되어야만 한다.
도1은 본 발명의 일실시예에 따른, 패키지 적층을 위한 집적회로 패키지 시스템의 단면도이다.
도2는 도1에 도시된 패키지 적층을 위한 집적회로 패키지 시스템을 이용하는 집적회로 스택의 단면도이다.
도3은 도1에 도시된 패키지 적층을 위한 집적회로 패키지 시스템을 이용하는 패키지 스택의 단면도이다.
도4는 도1에 도시된 패키지 적층을 위한 집적회로 패키지 시스템을 이용하는 인터포저 스택의 단면도이다.
도5는 본 발명의 또 다른 실시예에서 도1에 도시된 패키지 적층을 위한 집적회로 패키지 시스템을 이용하는 인터포저 스택의 단면도이다.
도6은 본 발명의 제 1 실시예에 따른 패키지 적층을 위한 집적회로 패키지 시스템의 단면도이다.
도7은 본 발명의 제 2 실시예에 따른 패키지 적층을 위한 집적회로 패키지 시스템의 단면도이다.
도8은 도6에 도시된 패키지 적층을 위한 집적회로 패키지 시스템을 이용하는 패키지 스택의 단면도이다.
도9는 도7에 도시된 패키지 적층을 위한 집적회로 패키지 시스템을 이용하는 패키지 스택의 단면도이다.
도10은 본 발명의 제 3 실시예에 따른 패키지 적층을 위한 집적회로 패키지 시스템의 단면도이다.
도11은 본 발명의 일실시예에 따라 패키지 적층을 위한 집적회로 패키지 시스템을 제조하는 집적회로 패키징 방법의 순서도이다.

Claims (10)

  1. 집적회로 패키징 방법(1100)으로서,
    영역 어레이 기판(102)을 형성하는 단계;
    상기 영역 어레이 기판(102) 상에 표면 전도체들(120)을 마운팅하는 단계;
    상기 영역 어레이 기판(102) 및 상기 표면 전도체들(120) 상에 몰딩된 패키지 보디(122)를 형성하는 단계;
    상기 몰딩된 패키지 보디(122)에 스텝(124)을 제공하는 단계; 및
    상기 스텝(124)에 의해서 상기 표면 전도체(120)를 노출시키는 단계
    를 포함하는 집적회로 패키징 방법.
  2. 제 1 항에 있어서,
    상기 표면 전도체(120)에 영역 어레이 디바이스(202)를 접속시키는 단계
    를 더 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  3. 제 1 항에 있어서,
    상기 몰딩된 패키지 보디(122)를 형성하는 단계는,
    제 1 집적회로(110)와 상기 영역 어레이 기판(102)을 전기적으로 연결하는 단계;
    상기 제 1 집적회로(110) 위에 제 2 집적회로(118)를 위치시키는 단계; 및
    상기 영역 어레이 기판(102), 상기 표면 전도체(120), 상기 제 1 집적회로(110), 및 상기 제 2 집적회로(118) 상에 몰딩 화합물(122)을 도입하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  4. 제 1 항에 있어서,
    상기 표면 전도체(120)를 노출시키는 단계는,
    상기 표면 전도체(120)를 마운트하기 위해서, 상기 영역 어레이 기판(102)의 일면(104)에 콘택 패드(112)를 형성하는 단계;
    상기 영역 어레이 기판(102)의 반대편 일면(106)에 시스템 콘택(126)를 형성하는 단계; 및
    상기 콘택 패드(112) 및 상기 시스템 콘택(126) 사이에 비아(128)를 접속하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  5. 제 1 항에 있어서,
    상기 몰딩된 패키지 보디(122)에 스텝(124)을 제공하는 단계는,
    상기 몰딩된 패키지 보디(122)의 중심부(123)를 형성하는 단계; 및
    상기 표면 전도체(120)를 노출시키면서, 상기 영역 어레이 기판(102)과 동일 평면이며 상기 중심부(123)를 둘려싸는 영역을 형성하기 위해서, 상기 중심부(123)로부터 스텝 높이(208)를 감소시키는 단계
    를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  6. 집적회로 패키지 시스템(100)으로서,
    영역 어레이 기판(102);
    상기 영역 어레이 기판(102) 상에 마운트된 표면 전도체들(120); 및
    상기 영역 어레이 기판(102) 상에서 스텝(124)을 갖는 몰딩된 패키지 보디(122) -상기 표면 전도체(120)는 상기 스텝(124)에 의해 노출된 표면 전도체(120)를 포함함-
    를 포함하는 집적회로 패키지 시스템.
  7. 제 6 항에 있어서,
    상기 표면 전도체(120)에 접속된 영역 어레이 디바이스(202)
    를 더 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제 6 항에 있어서,
    상기 몰딩된 패키지 보디(122)는,
    상기 영역 어레이 기판(102)에 전기적으로 연결된 제 1 집적회로(110);
    제 1 집적회로(110) 위의 제 2 집적회로(118); 및
    상기 영역 어레이 기판(102), 상기 표면 전도체(120), 상기 제 1 집적회로(110), 및 상기 제 2 집적회로(118) 상의 몰딩 화합물(122)
    을 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제 6 항에 있어서,
    상기 노출된 표면 전도체(120)는,
    그 위에 상기 표면 전도체(120)가 마운트된, 상기 영역 어레이 기판(102) 상의 콘택 패드들(112);
    상기 영역 어레이 기판(102)의 반대편 일면(106) 상의 시스템 콘택들(126); 및
    상기 콘택 패드들(112) 및 상기 시스템 콘택들(126) 사이의 비아들(128)
    을 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제 6 항에 있어서,
    상기 스텝(124)을 갖는 상기 몰딩된 패키지 보디(122)는,
    상기 몰딩된 패키지 보디(122)의 중심부(123);
    상기 표면 전도체(120)가 노출되어 있으며 상기 영역 어레이 기판(102)과 동일 평면인 상기 중심부 둘레의 일 영역을 포함하는 상기 중심부(123)로부터 감소된 높이(208)
    를 포함하는 것은 특징으로 하는 집적회로 패키지 시스템.
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