KR20150000064A - 관통전극을 갖는 반도체 패키지 및 그 제조방법 - Google Patents

관통전극을 갖는 반도체 패키지 및 그 제조방법 Download PDF

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KR20150000064A
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92227—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a wire connector
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    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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Abstract

본 발명은 관통전극을 갖는 반도체 패키지 및 그 제조방법에 관한 것으로, 제1 회로층을 갖는 제1 기판을 제공하고, 상기 제1 기판의 전면 상에 전면 몰드층을 형성하고, 상기 제1 기판의 후면을 연마하고, 상기 제1 기판을 관통하여 상기 제1 회로층에 전기적으로 연결되는 제1 관통전극을 형성하고, 상기 제1 기판의 후면 상에 상기 제1 관통전극과 전기적으로 연결되는 제2 회로층을 갖는 제2 기판을 제공하고, 상기 제1 기판의 후면 상에 상기 제2 기판을 몰딩하는 후면 몰드층을 형성하고, 그리고 상기 전면 몰드층을 제거하는 것을 포함한다.

Description

관통전극을 갖는 반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES HAVING THROUGH ELECTRODES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 패키지 및 그 제조방법에 관한 것이다.
종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라 관통전극(TSV) 기술이 제안되었다. 관통전극을 반도체 패키지에 적용하기 위해선 접착제를 이용하여 웨이퍼를 캐리어를 본딩한 후 웨이퍼를 연마하고 캐리어를 디본딩하는 것이 일반적이다. 이처럼 반도체 패키지에 관통전극을 적용하기 위해선 캐리어 공정이 필요하므로 생산성 하락과 공정비용 상승과 같은 문제점이 있었다.
본 발명은 종래 기술에서의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 공정 비용을 줄이고 생산성을 향상시킬 수 있는 관통전극을 갖는 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 관통전극을 갖는 반도체 패키지 및 그 제조방법은 몰드층을 캐리어로 활용하는 것을 특징으로 한다.
본 발명은 웨이퍼 연마 전후에 캐리어의 본딩 및 디본딩 공정을 스킵할 수 있는 것을 다른 특징으로 한다.
본 발명은 웨이퍼와 유사한 열팽창계수를 갖는 수지로 몰드층을 형성하는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은: 제1 회로층을 갖는 제1 기판을 제공하고; 상기 제1 기판의 전면 상에 전면 몰드층을 형성하고; 상기 제1 기판의 후면을 연마하고; 상기 제1 기판을 관통하여 상기 제1 회로층에 전기적으로 연결되는 제1 관통전극을 형성하고; 상기 제1 기판의 후면 상에 상기 제1 관통전극과 전기적으로 연결되는 제2 회로층을 갖는 제2 기판을 제공하고; 상기 제1 기판의 후면 상에 상기 제2 기판을 몰딩하는 후면 몰드층을 형성하고; 그리고 상기 전면 몰드층을 제거하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 기판을 제공하는 것은 상기 제1 기판의 전면 상에 상기 제1 회로층과 전기적으로 연결되는 전면 범프를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 전면 몰드층을 제거하는 것은 상기 전면 몰드층을 연마하여 상기 범프를 노출시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 범프 상에 제2 범프를 부착하여 상기 전면 몰드층 위로 돌출된 연결 단자를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 기판은 웨이퍼 레벨 웨이퍼를 포함하고, 그리고 상기 제2 기판은 칩 레벨 웨이퍼를 포함하고, 상기 제2 기판을 제공하는 것은 상기 웨이퍼 레벨 웨이퍼 상에 상기 칩 레벨 웨이퍼들을 복수개 적층하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 칩 레벨 웨이퍼들 사이의 상기 후면 몰드층과 상기 웨이퍼 레벨 웨이퍼를 다이싱하여, 상기 다이싱된 웨이퍼 레벨 웨이퍼를 포함하는 마스터 칩 상에 상기 칩 레벨 웨이퍼를 포함하는 슬레이브 칩이 적층된 적층 패키지를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 적층 패키지를 패키지 기판 상에 실장하고; 그리고 상기 패키지 기판 상에 상기 적층 패키지를 몰딩하는 몰드층을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 적층 패키지를 상기 적층 패키지의 일부를 개방하는 윈도우를 갖는 패키지 기판의 전면 상에 실장하고; 상기 윈도우를 통과하여 상기 패키지 기판의 후면과 상기 적층 패키지의 일부에 접속되어, 상기 패키지 기판과 상기 적층 패키지를 전기적으로 연결하는 본딩와이어를 형성하고; 그리고 상기 본딩와이어가 매립되도록 상기 윈도우를 채우는 몰드층을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 기판은 제1 웨이퍼 레벨 기판을 포함하고, 그리고 상기 제2 기판은 제2 웨이퍼 레벨 기판을 포함하고, 상기 제2 기판을 제공하는 것은 상기 제1 웨이퍼 레벨 기판 상에 상기 제2 웨이퍼 레벨 기판을 적층하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 및 제2 웨이퍼 레벨 기판들을 다이싱하여, 상기 다이싱된 제1 웨이퍼 레벨 기판을 포함하는 마스터 칩 상에 상기 다이싱된 제2 웨이퍼 레벨 기판을 포함하는 슬레이브 칩이 적층된 적층 패키지를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 기판을 제공하는 것은 상기 제1 기판의 후면 상에 상기 제2 기판의 전면이 상기 제1 기판의 후면을 바라보도록 실장하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 후면 몰드층을 형성한 이후에, 상기 제2 기판의 후면을 연마하고; 상기 연마된 제2 기판의 후면 상에 상기 제2 회로층과 전기적으로 연결되는 제2 관통전극을 형성하고; 상기 제2 기판의 후면 상에 상기 제2 관통전극과 전기적으로 연결되는 제3 회로층을 갖는 제3 기판을 제공하고; 그리고 상기 후면 몰드층 상에 상기 제3 기판을 몰딩하는 제2 후면 몰드층을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 패키지 기판 상에 플립칩 실장된 제1 반도체 칩; 그리고 상기 제1 반도체 칩 상에 플립칩 실장되고, 상기 제1 반도체 칩 상에 제공된 후면 몰드층에 의해 몰딩된 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩은: 제1 회로층과 제1 관통전극을 갖는 제1 기판; 그리고 상기 제1 기판의 활성면 상에 제공되어 상기 패키지 기판과 전기적으로 연결되는 제1 연결단자를 포함하고, 상기 제2 반도체 칩은: 제2 회로층을 갖는 제2 기판; 그리고 상기 제2 기판의 활성면 상에 제공되어 상기 제1 관통전극과 전기적으로 연결된 제2 연결단자를 포함하고, 상기 후면 몰드층은 상기 제1 기판의 비활성면 상에 제공되고, 상기 제1 반도체 칩의 측면은 상기 후면 몰드층으로 덮여 있지 아니할 수 있다.
본 실시예의 패키지에 있어서, 상기 제1 기판의 활성면 상에 제공된 전면 몰드층을 더 포함하고, 상기 제1 연결단자는 상기 전면 몰드층을 관통하여 상기 전면 몰드층 위로 돌출될 수 있다.
본 실시예의 패키지에 있어서, 상기 전면 몰드층과 상기 후면 몰드층 중 적어도 어느 하나는 에폭시 수지에 실리카가 필러로 함유된 에폭시 필러 복합체를 포함할 수 있다.
본 실시예의 패키지에 있어서, 상기 패키지 기판 상에 제공되어 상기 제1 및 제2 반도체 칩들을 몰딩하는 외부 몰드층을 더 포함하고, 상기 제1 반도체 칩은 상기 전면 몰드층과 상기 후면 몰드층 그리고 상기 외부 몰드층으로 둘러싸여 몰딩되고, 상기 제2 반도체 칩은 상기 후면 몰드층을 몰딩하는 상기 외부 몰드층으로 둘러싸여 이중 몰딩될 수 있다.
본 실시예의 패키지에 있어서, 상기 패키지 기판은 상기 제1 반도체 칩의 활성면 일부를 개방하는 윈도우를 포함하고, 상기 반도체 패키지는: 상기 윈도우를 통과하여 상기 제1 연결단자와 접속되어 상기 제1 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는 본딩와이어; 그리고 상기 본딩와이어가 매립되도록 상기 윈도우에 채워진 몰드층을 더 포함할 수 있다.
본 실시예의 패키지에 있어서, 상기 제1 반도체 칩은: 상기 제1 기판의 비활성면 상에 제공되어 상기 제1 관통전극과 연결된 제1 후면 패드를 더 포함하고, 상기 제1 관통전극과 상기 제1 후면 패드는 서로 분리되지 아니한 단일 구조(single structure)를 이룰 수 있다.
본 실시예의 패키지에 있어서, 상기 제2 반도체 칩 상에 플립칩 실장되고, 상기 후면 몰드층 상에 제공된 제2 후면 몰드층에 의해 몰딩된 제3 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 제2 기판을 관통하는 제2 관통전극을 더 포함하고, 상기 제3 반도체 칩은: 제3 회로층을 갖는 제3 기판; 그리고 상기 제3 기판의 활성면 상에 제공되어 상기 제2 관통전극과 전기적으로 연결된 제3 연결단자를 포함하고, 상기 제2 후면 몰드층은 상기 제2 기판의 비활성면 상에 제공되고, 상기 제2 반도체 칩의 측면은 상기 제2 후면 몰드층으로 덮여 있지 아니할 수 있다.
본 실시예의 패키지에 있어서, 상기 제2 반도체 칩은 상기 제1 반도체 칩에 비해 폭이 작고, 상기 제2 반도체 칩의 측면은 상기 후면 몰드층에 의해 덮여 있을 수 있다.
본 발명에 의하면, 웨이퍼를 연마하는데 있어서 필요한 캐리어의 본딩 및 디본딩 공정이 필요없어 생산성을 향상시키고 공정 비용을 감축할 수 있는 효과가 있다. 웨이퍼와 유사한 열팽창계수를 갖는 몰드층을 웨이퍼 상에 형성하므로써 웨이퍼의 휨 현상을 없애거나 줄일 수 있어 공정 불량을 억제할 수 있는 효과가 있다. 아울러, 본 발명은 관통전극의 형성을 위한 비아 퍼스트, 비아 미들, 및 비아 라스트 공정 중 어떤 스킴과 호환성이 있다.
도 1a 내지 1j는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1d는 도 1b의 변형예를 도시한 단면도이다.
도 2a 내지 2d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3a 내지 3h는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3i는 도 3a의 변형예를 도시한 단면도이다.
도 3j는 도 3g의 변형예를 도시한 단면도이다.
도 4a 내지 4e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 5a 내지 5e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 6a 내지 6d는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 7a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다.
도 7b는 본 발명의 실시예들에 따른 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1j는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1d는 도 1b의 변형예를 도시한 단면도이다.
도 1a를 참조하면, 웨이퍼(101) 상에 회로층(103)이 형성된 웨이퍼 레벨 칩(190)이 제공될 수 있다. 웨이퍼(101)는 전면(101a)과 제1 후면(101b)을 갖는 실리콘과 같은 반도체를 포함할 수 있다. 웨이퍼(101)의 전면(101a) 상에는 회로층(103)과 전기적으로 연결된 범프(105)가 제공될 수 있다. 회로층(103)은 메모리 회로, 로직 회로 혹은 이들의 조합과 같은 집적회로를 포함하며, 집적회로와 전기적으로 연결된 전면 패드(104)를 포함할 수 있다. 범프(105)는 전면 패드(104)에 직접 혹은 간접적으로 접속되어 회로층(103)과 전기적으로 연결될 수 있다.
도 1b를 참조하면, 웨이퍼 레벨 칩(190) 상에 전면 몰드층(111)을 형성하고 웨이퍼(101)를 박형화할 수 있다. 가령, 웨이퍼(101)의 전면(101a) 상에 전면 몰드층(111)을 형성하고, 웨이퍼(101)를 연마할 수 있다. 일례로, 전면 몰드층(111)이 웨이퍼(101)를 지지한 상태에서 웨이퍼(101)의 제1 후면(101b)을 그라인더(90)로써 연마할 수 있다. 상기 웨이퍼 후면 연마에 의해 웨이퍼(101)의 두께가 축소되어 제2 후면(101c)이 드러날 수 있다. 본 명세서에서 전면은 활성면이라는 용어와 제2 후면은 비활성면이라는 용어와 혼용하기로 한다.
전면 몰드층(111)은 웨이퍼 후면 연마 공정시 웨이퍼(101)가 휘어지는 것을 억제할 수 있는 임의의 두께를 가질 수 있다. 전면 몰드층(111)은 절연체, 가령 에폭시 수지와 같은 고분자 물질을 포함할 수 있다. 에폭시 수지는 약 50~80ppm/℃의 열팽창계수(CTE)를 가진다고 알려져 있다. 웨이퍼(101)를 구성하는 실리콘의 CTE는 대략 3ppm/℃이므로, 웨이퍼(101)와 전면 몰드층(111) 간의 열팽창계수 차이(CTE mismatch)에 의해 웨이퍼(101)의 휨(warpage) 현상이 발생할 수 있다. 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 전면 몰드층(111)은 에폭시 수지에 실리카가 혼합된(예: 약 80wt%의 실리카 함량) 약 5~7ppm/℃의 CTE를 갖는 에폭시 필러 복합체를 포함할 수 있다. 이처럼 웨이퍼(101)의 CTE와 유사한 CTE를 갖는 전면 몰드층(111)을 형성하므로써 웨이퍼(101)의 휨 현상이 없어지거나 줄어들 수 있다.
본 실시예에 따르면, 상기 웨이퍼 후면 연마 공정시 전면 몰드층(111)이 웨이퍼(101)를 지지하므로 웨이퍼(101)의 전면(101a) 상에 접착제를 이용하여 캐리어를 부착하는 공정이 필요없다. 게다가, 전면 몰드층(111)은 웨이퍼(101)와 비슷한 CTE를 가지므로 휨 현상에 따른 웨이퍼(101)의 손상을 피할 수 있다.
도 1c를 참조하면, 웨이퍼(101)를 관통하여 회로층(103)에 전기적으로 연결되는 관통전극(121)을 형성할 수 있다. 예를 들면, 웨이퍼(101)의 비활성면(101c)을 드라이 에칭하거나 드릴링하여 수직 홀(120)을 형성하고, 수직 홀(120)을 텅스텐이나 구리 등과 같은 전도체를 전기도금하거나 증착하여 관통전극(121)을 형성할 수 있다. 웨이퍼(101)의 비활성면(101c) 상에 관통전극(121)과 연결되는 후면 패드(123)를 더 형성할 수 있다. 일례로, 전기도금으로 관통전극(121)과 후면 패드(123)를 동시에 형성할 수 있다. 이 경우 관통전극(121)과 후면 패드(123)는 일체화된 하나의 구조(single structure)를 이룰 수 있다. 다른 예로, 관통전극(121)을 형성한 이후에 후면 패드(123)를 별개의 공정으로 형성할 수 있다.
다른 예로, 도 1d에 도시된 바와 같이, 웨이퍼(101)는 웨이퍼(101)를 일부 관통하여 제1 후면(101b)에 이르지 않는 관통전극(121)을 포함할 수 있다. 웨이퍼(101)의 전면(101a) 상에 전면 몰드층(111)을 형성하고, 웨이퍼(101)가 전면 몰드층(111)이 웨이퍼(101)를 지지하는 상태에서 그라인더(90)로써 제1 후면(101b)을 연마할 수 있다. 상기 웨이퍼 후면 연마는 관통전극(121)을 노출시키는 제2 후면(101c)이 드러날 때까지 진행할 수 있다. 이어서, 웨이퍼(101)의 제2 후면(101c) 상에 관통전극(121)과 연결되는 도 1c에 도시된 바와 같은 후면 패드(123)를 형성할 수 있다.
본 실시예에 따르면, 관통전극(121)은 도 1c에 도시된 것처럼 웨이퍼 후면 연마 이후에 즉, 비아 라스트(Via Last) 공정으로 형성하거나, 또는 도 1d에 도시된 바와 같이 웨이퍼 후면 연마 이전에 즉, 비아 퍼스트(Via First) 혹은 비아 미들(Via Middle) 공정으로 형성될 수 있다. 이처럼 본 실시예는 비아 퍼스트, 비아 미들, 비아 라스트 공정 모두에 적용될 수 있다.
도 1e를 참조하면, 웨이퍼 레벨 칩(190) 상에 복수개의 칩들(200)을 적층할 수 있다. 예컨대, 기판(201)의 활성면(201a)이 웨이퍼(101)의 비활성면(101c)을 바라보도록 칩들(200)을 뒤집어서 플립칩 실장할 수 있다. 웨이퍼(101)는 비활성면(101c)이 위를 바라보도록 뒤집어져 있을 수 있다. 칩(200)은 기판(201)의 활성면(201a) 상에 제공된 회로층(203)에 전기적으로 연결된 범프(205)가 관통전극(121)에 연결되므로써 웨이퍼(101)의 회로층(103)과 전기적으로 연결될 수 있다. 칩(200)의 회로층(203)은 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 기판(201)은 칩 단위의 반도체 웨이퍼일 수 있다. 칩(200)의 범프(205)는 관통전극(121)과 수직 정렬되거나 혹은 그렇지 않을 수 있다. 수직 정렬되지 않은 범프(205)와 관통전극(121)을 전기적으로 연결하기 위해 후면 패드(123)는 재배선되어 있을 수 있다.
도 1f를 참조하면, 웨이퍼(101)의 비활성면(101c) 상에 칩들(200)을 몰딩하는 후면 몰드층(211)을 형성하고 전면 몰드층(111)을 제거할 수 있다. 후면 몰드층(211)은 전면 몰드층(111)과 동일 또는 유사한 에폭시 필러 복합체를 포함할 수 있다. 전면 몰드층(111)은 그라인딩 공정, 화학기계적 연마 공정, 혹은 에칭 공정으로 제거할 수 있다. 일례에 따르면, 전면 몰드층(111)은 범프(105)가 노출될 때까지 그라인더(90)에 의해 연마될 수 있다. 이에 따라, 웨이퍼(101)의 활성면(101a) 내지 회로층(103)은 인접한 범프들(105) 사이를 채우는 전면 몰드층(111)으로 덮여 있을 수 있다.
도 1g를 참조하면, 범프(105) 상에 제2 범프(107)를 부착하여 외부 단자(109)를 형성할 수 있다. 제2 범프(107)는 증발(evaporation), 전기도금(electrolytic plating), 무전해도금(electroless plating), 볼 드롭(ball drop), 스크린 프린팅(screen printing) 공정 등으로 범프(105) 상에 솔더 페이스트 등을 제공한 후 리플로우하여 형성할 수 있다. 상기 일련의 공정들을 통해 웨이퍼 레벨 칩(190) 상에 복수개의 칩들(200)이 적층된 웨이퍼 레벨 패키지(1)를 제조할 수 있다. 웨이퍼 레벨 패키지(1)는 이하에서 후술한 바와 같이 패키징될 수 있다.
도 1h를 참조하면, 웨이퍼 레벨 패키지(1)를 다이싱할 수 있다. 일례로, 블레이드(95)나 레이저를 이용하여 인접한 칩들(200) 사이의 후면 몰드층(211), 웨이퍼(101), 전면 몰드층(111)을 분리할 수 있다. 상기 다이싱에 의해 웨이퍼 레벨 칩(190)은 복수개로 단위 칩들, 가령 도 1i의 칩들(100)로 분리될 수 있다.
도 1i를 참조하면, 상기 다이싱에 의해 형성된 칩(100: 이하 마스터 칩) 상에 칩(200: 이하 슬레이브 칩)이 적층된 반도체 패키지(11)가 제조될 수 있다. 마스터 칩(100)은 슬레이브 칩(200)에 비해 좌우 폭이 큰 크기를 가질 수 있다. 마스터 칩(100)은 웨이퍼(101)의 다이싱에 의해 형성되므로 마스터 칩(100)의 측면(100s)은 노출될 수 있다. 반면에, 슬레이브 칩(200)은 후면 몰드층(211)으로 몰딩되어 있어 그 측면(200s)은 노출되지 않을 수 있다. 전면 몰드층(111)은 마스터 칩(100)의 회로층(103)을 덮는 보호층으로 활용될 수 있다.
본 실시예에 따르면, 반도체 패키지(11)는 마스터 칩(100)의 비활성면(101c)과 슬레이브 칩(200)의 활성면(201a)이 대면하는 방식으로 적층된 백-투-프런트(back-to-front) 구조를 가질 수 있다. 슬레이브 칩(200)의 범프(205)가 마스터 칩(100)의 관통전극(121)과 연결되므로써 슬레이브 칩(200)과 마스터 칩(100)이 전기적으로 연결될 수 있다. 외부 단자(109)는 전면 몰드층(111) 위로 돌출되므로써, 반도체 패키지(11)와 전기적 장치(예: 반도체 칩, 반도체 패키지, 인쇄회로기판, 모듈 기판)와의 전기적 연결이 용이해질 수 있다.
도 1j를 참조하면, 반도체 패키지(11)를 패키지 기판(80) 상에 실장하여 반도체 패키지(12)를 제조할 수 있다. 일례로, 인쇄회로기판과 같은 패키지 기판(80)의 전면(80a) 상에 반도체 패키지(11)를 실장하고 반도체 패키지(11)를 덮는 외부 몰드층(83)을 형성하여 반도체 패키지(12)를 제조할 수 있다. 패키지 기판(80)의 후면(80b)에 솔더볼(85)를 부착할 수 있다. 마스터 칩(100)은 전면 몰드층(111)과 후면 몰드층(211) 그리고 외부 몰드층(83)으로 둘러싸여 몰딩될 수 있다. 슬레이브 칩(200)은 후면 몰드층(211)과 외부 몰드층(83)에 의해 2중으로 둘러싸여 몰딩될 수 있다. 반도체 패키지(12)는 외부 단자(109)를 매개로 패키지 기판(80)과 전기적으로 연결되고 솔더볼(85)을 통해 전기적 장치(예: 반도체 칩, 반도체 패키지, 모듈 기판)와 전기적으로 연결될 수 있다.
<실시예 2>
도 2a 내지 2d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하에선 제1 실시에와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 2a를 참조하면, 웨이퍼 레벨 칩(190) 상에 복수개의 칩들(200)을 적층하고 전면 몰드층(111)을 제거할 수 있다. 일례로, 도 1a 내지 1f에서 설명한 바와 동일 또는 유사하게 웨이퍼(101)의 활성면(101a) 상에 전면 몰드층(111)을 형성한 후 웨이퍼(101)를 연마하고, 관통전극(121)과 후면 패드(123)를 형성한 후 웨이퍼(101)의 비활성면(101c) 상에 복수개의 칩들(200)을 플립칩 실장하고, 웨이퍼(101)의 비활성면(101c) 상에 칩들(200)을 몰딩하는 후면 몰드층(211)을 형성한 후 전면 몰드층(111)을 제거할 수 있다. 일례에 따르면, 전면 몰드층(111)을 선택적으로 제거할 수 있는 케미컬을 제공하여 전면 몰드층(111)을 제거할 수 있다.
도 2b를 참조하면, 전면 몰드층(111)의 제거에 의해 웨이퍼(101)의 비활성면(101c) 상에 복수개의 칩들(200)이 플립칩 실장된 웨이퍼 레벨 패키지(2)가 제조될 수 있다. 본 실시예에 따르면, 전면 몰드층(111)이 완전히 제거될 수 있어 범프(105)는 돌출된 상태를 가질 수 있다. 다른 예로, 전면 몰드층(111)은 완전히 제거되지 아니하고 범프(105)를 매립시키지 않는 두께로 웨이퍼(101)의 활성면(101a) 내지 회로층(103) 상에 잔류할 수 있다.
도 2c를 참조하면, 웨이퍼 레벨 패키지(2)를 다이싱하여 반도체 패키지(21)를 제조할 수 있다. 반도체 패키지(21)는 마스터 칩(100) 상에 슬레이브 칩(200)이 플립칩 실장된 백-투-프런트 구조를 가질 수 있다. 본 실시예에 따르면, 범프(105)가 돌출되어 있으므로 범프(105) 상에 제2 범프를 형성하는 공정이 필요없을 수 있다.
도 2d를 참조하면, 반도체 패키지(21)를 인쇄회로기판과 같은 패키지 기판(80)의 전면(80a) 상에 실장하고 외부 몰드층(83)을 형성하여 반도체 패키지(22)를 제조할 수 있다. 마스터 칩(100)은 후면 몰드층(211)과 외부 몰드층(83)으로 둘러싸여 몰딩될 수 있다. 슬레이브 칩(200)은 후면 몰드층(211)과 외부 몰드층(83)에 의해 2중으로 둘러싸여 몰딩될 수 있다.
<실시예 3>
도 3a 내지 3h는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 3i는 도 3a의 변형예를 도시한 단면도이다. 도 3j는 도 3g의 변형예를 도시한 단면도이다.
이하에선 제1 실시에와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 3a를 참조하면, 웨이퍼 레벨 칩(190) 상에 복수개의 칩들(200)을 적층할 수 있다. 이를테면, 도 1a 내지 1e에서 설명한 바와 동일 또는 유사하게 웨이퍼(101)의 활성면(101a) 상에 전면 몰드층(111)을 형성한 후 웨이퍼(101)를 연마하고, 그리고 관통전극(121)과 후면 패드(123)를 형성한 후 웨이퍼(101)의 비활성면(101c) 상에 복수개의 칩들(200)을 실장할 수 있다. 칩(200)은 전면(201a)과 제1 후면(201b)을 갖는 기판(201) 상에 제공된 회로층(203)과 범프(205)를 포함할 수 있다. 칩(200)은 웨이퍼(101)의 비활성면(101c) 상에 플립칩 실장되고 범프(205)와 관통전극(121)이 연결되어 웨이퍼(101)의 회로층(103)과 전기적으로 연결될 수 있다.
도 3b를 참조하면, 웨이퍼 레벨 칩(190) 상에 후면 몰드층(211)을 형성하고 칩들(200)을 박형화할 수 있다. 일례로서, 웨이퍼(101)의 비활성면(101c) 상에 칩들(200)을 몰딩하는 후면 몰드층(211)을 형성하고 칩들(200)을 연마할 수 있다. 후면 몰드층(211)은 칩(200)의 제1 후면(201b)을 덮는 형태이거나 혹은 노출시키는 형태를 가질 수 있다. 칩(200)을 연마하는 것은 그라인더(90)를 이용한 그라인딩 공정 혹은 화학기계적 연마 공정을 포함할 수 있다. 상기 칩 연마에 의해 칩(200)의 제1 후면(201b)이 연마되어 제2 후면(201b: 이하 비활성면)이 드러날 수 있다. 후면 몰드층(211)은 칩(200)과 함께 연마되어 칩들(200)을 몰딩하되 칩(200)의 비활성면(201c)을 노출시키는 형태를 가질 수 있다. 다시 말해, 후면 몰드층(211)은 칩들(200) 사이 그리고 칩들(200)과 웨이퍼(101)의 사이를 채울 수 있다.
도 3c를 참조하면, 칩(200)의 기판(201)을 관통하여 회로층(203)과 전기적으로 연결되는 관통전극(221)을 형성할 수 있다. 예를 들면, 칩(200)의 비활성면(201c)을 드라이 에칭하거나 드릴링하여 수직 홀(220)을 형성하고, 수직 홀(220)을 텅스텐이나 구리 등과 같은 전도체를 전기도금하거나 증착하여 관통전극(221)을 형성할 수 있다. 칩(200)의 비활성면(201c) 상에 관통전극(221)과 연결되는 후면 패드(223)를 더 형성할 수 있다. 일례로, 전기도금으로 관통전극(221)과 후면 패드(223)를 동시에 증착하여 일체화된 하나의 구조로 형성할 수 있다. 다른 예로, 관통전극(221)을 형성한 이후에 후면 패드(223)를 별개의 공정으로 형성할 수 있다. 또 다른 예로, 도 1d에 도시된 바와 유사하게, 칩(200)은 비아 퍼스트 혹은 비아 미들 공정으로 형성된 관통전극(221)을 포함할 수 있다. 이 경우, 상기 칩 연마로써 관통전극(221)을 노출시킨 후(221) 관통전극과 연결되는 후면 패드(223)를 형성할 수 있다.
도 3d를 참조하면, 칩들(200)의 비활성면들(201c) 상에 복수개의 칩들(300)을 실장할 수 있다. 칩(200: 이하 제1 슬레이브 칩)과 칩(300: 이하 제2 슬레이브 칩)은 1:1 대응될 수 있다. 제2 슬레이브 칩(300)은 활성면(301a)과 비활성면(301c)을 갖는 기판(301) 상에 제공된 회로층(303)과 범프(305)를 포함할 수 있다. 제2 슬레이브 칩(300)은 제1 슬레이브 칩(200)의 비활성면(201c) 상에 플립칩 실장되고 범프(305)와 관통전극(221)이 연결되므로써 제1 슬레이브 칩(200)과 전기적으로 연결될 수 있다. 제2 슬레이브 칩(300)의 회로층(303)은 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 제2 슬레이브 칩(300)의 기판(301)은 칩 단위의 반도체 웨이퍼일 수 있다.
도 3e를 참조하면, 제2 슬레이브 칩들(300)을 몰딩하는 제2 후면 몰드층(311)을 형성하고, 전면 몰드층(111)을 제거할 수 있다. 일례에 따르면, 그라인더(90)로써 전면 몰드층(111)을 연마하여 범프(105)를 노출시킬 수 있다. 전면 몰드층(111)은 일부가 잔류하여 인접한 범프들(105) 사이를 채울 수 있다. 다른 예로, 전면 몰드층(111)은 도 2a 및 2b에 도시된 바와 같이 케미컬을 이용한 에칭으로 완전히 제거되거나 혹은 범프(105)를 노출시키는 매립시키지 않는 두께로 웨이퍼(101)의 활성면(101a) 상에 잔류할 수 있다.
도 3f를 참조하면, 범프(105) 상에 제2 범프(107)를 부착하여 외부 단자(109)를 형성하므로써 웨이퍼 레벨 패키지(3)를 제조할 수 있다. 웨이퍼 레벨 패키지(3)는 웨이퍼 레벨 칩(190) 상에 플립칩 실장된 제1 슬레이브 칩들(200)과 제2 슬레이브 칩들(300)을 포함할 수 있다.
도 3g를 참조하면, 웨이퍼 레벨 패키지(3)를 다이싱하여 웨이퍼(101)가 분리되어 형성된 마스터 칩(100) 상에 제1 슬레이브 칩(200)과 제2 슬레이브 칩(300)이 플립칩 실장된 반도체 패키지(31)를 제조할 수 있다. 반도체 패키지(31)는 마스터 칩(100)과 제1 슬레이브 칩(200) 간의 백-투-프런트 구조 그리고 제1 슬레이브 칩(200)과 제2 슬레이브 칩(300) 간의 백-투-프런트 구조를 가질 수 있다. 제1 슬레이브 칩(200)의 범프(205)가 마스터 칩(100)의 관통전극(121)과 연결되므로써 제1 슬레이브 칩(200)과 마스터 칩(100)이 전기적으로 연결되고, 제2 슬레이브 칩(300)의 범프(305)가 제1 슬레이브 칩(200)의 관통전극(221)과 연결되므로써 제1 슬레이브 칩(200)과 제2 슬레이브 칩(300)이 전기적으로 연결될 수 있다.
마스터 칩(100)은 제1 슬레이브 칩(200)과 제2 슬레이브 칩(300)에 비해 좌우 폭이 큰 크기를 가질 수 있다. 제2 슬레이브 칩(200)과 제2 슬레이브 칩(300)은 동일하거나 유사한 폭을 가질 수 있다. 마스터 칩(100)은 웨이퍼(101)의 다이싱에 의해 형성되므로 마스터 칩(100)의 측면(100s)은 노출될 수 있다. 반면에, 제1 슬레이브 칩(200)의 측면(200s)은 후면 몰드층(211)으로 덮여 있고 제2 슬레이브 칩(300)의 측면(300s)은 제2 후면 몰드층(311)으로 덮여 있어 노출되지 않을 수 있다.
도 3h를 참조하면, 반도체 패키지(31)를 인쇄회로기판과 같은 패키지 기판(80)의 전면(80a) 상에 실장하고 외부 몰드층(83)을 형성하여 반도체 패키지(32)를 제조할 수 있다. 마스터 칩(100)은 전면 몰드층(111)과 후면 몰드층(211) 그리고 외부 몰드층(83)으로 둘러싸여 몰딩될 수 있다. 제1 슬레이브 칩(200)은 제1 슬레이브 칩(200)을 둘러싸는 후면 몰드층(211) 및 제2 후면 몰드층(311)을 외부 몰드층(83)이 더 둘러싸는 형태로 몰딩될 수 있다. 제2 슬레이브 칩(300)은 제2 후면 몰드층(311)과 외부 몰드층(83)에 의해 2중으로 둘러싸여 몰딩될 수 있다.
다른 예로, 도 3i에 도시된 바와 같이 웨이퍼 레벨 칩(190) 상에 상부 웨이퍼 레벨 칩(290)을 적층할 수 있다. 상부 웨이퍼 레벨 칩(290)은 회로층(203)과 범프(205)가 제공된 상부 웨이퍼(201)를 포함할 수 있다. 상부 웨이퍼(201)는 그 활성면(201a)이 웨이퍼(101)의 비활성면(101c)을 바라보도록 뒤집어져 하부 웨이퍼(101) 상에 적층될 수 있다. 상부 웨이퍼(201)의 제1 후면(201b)이 도 3b에서처럼 연마되어 비활성면(201c)이 드러날 수 있다.
도 3b 내지 도 3g에서 설명한 바와 동일 또는 유사한 공정에 의해 마스터 칩(100) 상에 제1 슬레이브 칩(200)과 제2 슬레이브 칩(300)이 플립칩 실장된 반도체 패키지(31a)가 제조될 수 있다. 마스터 칩(100)은 웨이퍼(101)의 다이싱에 의해 형성되므로 그 측면(100s)이 노출될 수 있다. 유사하게, 제1 슬레이브 칩(200)은 상부 웨이퍼(251)의 다이싱에 의해 형성되므로 그 측면(200s)이 노출될 수 있다. 반면에, 제2 슬레이브 칩(300)의 측면(300s)은 제2 후면 몰드층(311)으로 덮여 있어 노출되지 않을 수 있다. 반도체 패키지(31a)는 패키지 기판(80) 상에 실장되고 외부 몰드층(83)으로 몰딩되어 도 3h에 도시된 반도체 패키지(32)와 유사하게 패키징될 수 있다.
<실시예 4>
도 4a 내지 4e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하에선 제1 실시에와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 4a를 참조하면, 웨이퍼 레벨 칩(190) 상에 복수개의 반도체 패키지들(11)을 적층할 수 있다. 일례로서, 도 1a 내지 1c에서 설명한 바와 동일 또는 유사하게 웨이퍼(101)의 활성면(101a) 상에 전면 몰드층(111)을 형성하고, 웨이퍼(101)를 연마한 후 관통전극(121)과 후면 패드(123)를 형성할 수 있다. 그런다음, 웨이퍼(101)의 비활성면(101c) 상에 도 1i에 도시된 복수개의 반도체 패키지들(11)을 실장할 수 있다. 반도체 패키지(11)의 외부 단자(109)가 웨이퍼 레벨 칩(190)의 관통전극(121)에 연결되므로써, 반도체 패키지(1)와 웨이퍼 레벨 칩(190)이 전기적으로 연결될 수 있다.
도 4b를 참조하면, 웨이퍼(101)의 비활성면(101c) 상에 반도체 패키지들(11)을 몰딩하는 후면 몰드층(211)을 형성하고, 전면 몰드층(111)을 제거할 수 있다. 전면 몰드층(111)은 그라인더(90)를 이용하는 그라인딩 공정, 혹은 케미컬을 이용한 에칭 공정 등으로 제거될 수 있다. 가령 그라인더(90)로써 전면 몰드층(111)을 연마하여 범프(105)를 노출시킬 수 있다.
도 4c를 참조하면, 범프(105) 상에 제2 범프(107)를 부착하여 외부 단자(109a)를 형성하므로써 웨이퍼 레벨 패키지(4)를 제조할 수 있다. 웨이퍼 레벨 패키지(4)는 웨이퍼 레벨 칩(190) 상에 실장된 복수개의 반도체 패키지들(11)을 포함할 수 있다.
도 4d를 참조하면, 웨이퍼 레벨 패키지(4)를 다이싱하여 웨이퍼(101)가 분리되어 형성된 마스터 칩(100) 상에 반도체 패키지(11)가 실장된 반도체 패키지(41)를 제조할 수 있다. 일례에 따르면, 마스터 칩(100)의 측면(100s)은 노출되고 반도체 패키지(11)는 후면 몰드층(211)에 의해 몰딩될 수 있다.
도 4e를 참조하면, 반도체 패키지(41)를 인쇄회로기판과 같은 패키지 기판(80)의 전면(80a) 상에 실장하고 외부 몰드층(83)을 형성하여 반도체 패키지(42)를 제조할 수 있다. 마스터 칩(100)은 전면 몰드층(111)과 후면 몰드층(211) 그리고 외부 몰드층(83)으로 둘러싸여 몰딩될 수 있다. 반도체 패키지(11)는 후면 몰드층(111)과 외부 몰드층(83)에 의해 2중으로 둘러싸여 몰딩될 수 있다.
<실시예 5>
도 5a 내지 5e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하에선 제1 실시에와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 5a를 참조하면, 하부 웨이퍼 레벨 칩(190) 상에 상부 웨이퍼 레벨 칩(290)을 적층할 수 있다. 가령, 도 1a 내지 1c에서 설명한 바와 동일 또는 유사하게 웨이퍼(101)의 활성면(101a) 상에 전면 몰드층(111)을 형성하고, 웨이퍼(101)를 연마한 후 관통전극(121)과 후면 패드(123)를 형성할 수 있다. 그런다음, 웨이퍼(101: 이하 하부 웨이퍼)의 비활성면(101c) 상에 회로층(253)을 갖는 웨이퍼(251: 상부 웨이퍼)를 적층할 수 있다. 상부 웨이퍼(251)는 활성면(251a)과 비활성면(251c)을 갖는 실리콘과 같은 반도체를 포함할 수 있다. 상부 웨이퍼(251)의 활성면(251a) 상에는 회로층(253)과 전기적으로 연결된 범프(255)가 제공될 수 있다. 상부 웨이퍼(251)는 그 활성면(251a)이 하부 웨이퍼(101)의 비활성면(101c)을 바라보도록 뒤집어져 하부 웨이퍼(101) 상에 적층될 수 있다.
도 5b를 참조하면, 하부 웨이퍼(101)의 비활성면(101c) 상에 상부 웨이퍼 레벨 칩(290)을 몰딩하는 후면 몰드층(211)을 형성하고, 전면 몰드층(111)을 제거할 수 있다. 전면 몰드층(111)은 그라인더(90)에 의해 범프(105)를 노출시킬 수 있을 때까지 연마될 수 있다. 다른 예로, 전면 몰드층(111)은 도 2a 및 2b에 도시된 바와 같이 케미컬을 이용한 에칭으로 완전히 제거되거나 혹은 범프(105)를 노출시키는 매립시키지 않는 두께로 웨이퍼(101)의 활성면(101a) 상에 잔류할 수 있다.
도 5c를 참조하면, 범프(105) 상에 제2 범프(107)를 부착하여 외부 단자(109)를 형성할 수 있다. 상기 일련의 공정들을 통해 상부 웨이퍼 레벨 칩(290)이 후면 몰드층(211)으로 몰딩되어 하부 웨이퍼 레벨 칩(190) 상에 적층된 웨이퍼 레벨 패키지(5)를 제조할 수 있다.
도 5d를 참조하면, 웨이퍼 레벨 패키지(5)를 다이싱하여 하부 웨이퍼(101)가 분리되어 형성된 마스터 칩(100) 상에 상부 웨이퍼(251)가 분리되어 형성된 슬레이브 칩(250)이 실장된 반도체 패키지(51)를 제조할 수 있다. 마스터 칩(100)의 측면(100s)과 슬레이브 칩(250)의 측면(250s)은 노출될 수 있다.
도 5e를 참조하면, 반도체 패키지(51)를 인쇄회로기판과 같은 패키지 기판(80)의 전면(80a) 상에 실장하고 외부 몰드층(83)을 형성하여 반도체 패키지(52)를 제조할 수 있다. 마스터 칩(100)은 전면 몰드층(111)과 후면 몰드층(211) 그리고 외부 몰드층(83)으로 둘러싸여 몰딩될 수 있다. 슬레이브 칩(250)은 후면 몰드층(111)과 외부 몰드층(83)으로 둘러싸여 몰딩될 수 있다.
<실시예 6>
도 6a 내지 6d는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하에선 제1 실시에와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 6a를 참조하면, 웨이퍼 레벨 칩(190) 상에 복수개의 칩들(200)을 적층할 수 있다. 예를 들어, 도 1a 내지 1e에서 설명한 바와 동일 또는 유사하게 웨이퍼(101)의 활성면(101a) 상에 전면 몰드층(111)을 형성하고, 웨이퍼(101)를 연마한 후 관통전극(121)과 후면 패드(123)를 형성하고, 그리고 웨이퍼(101)의 비활성면(101c) 상에 복수개의 칩들(200)을 플립칩 실장할 수 있다. 본 실시예에 따르면, 웨이퍼 레벨 칩(190)은 웨이퍼(101)의 활성면(101a) 상에 제공되어 전면 패드(104)와 연결되는 범프를 포함하지 않을 수 있다.
도 6b를 참조하면, 웨이퍼 레벨 칩(190) 상에 후면 몰드층(211)을 형성하고 전면 몰드층(111)을 그라인딩 공정, 화학기계적 연마 공정, 혹은 에칭 공정 등으로 제거할 수 있다. 일례에 따르면, 전면 몰드층(111)은 그라인더(90)에 의해 연마되어 전면 패드(104)가 노출될 수 있다.
도 6c를 참조하면, 전면 몰드층(111)의 제거에 의해 웨이퍼 레벨 칩(190) 상에 복수개의 칩들(200)이 적층된 웨이퍼 레벨 패키지(6)가 제조될 수 있다. 범프(205)가 관통전극(121)과 연결되므로써 칩들(200)이 웨이퍼 레벨 칩(190)과 전기적으로 연결될 수 있다.
도 6d를 참조하면, 웨이퍼 레벨 패키지(6)의 다이싱으로 형성된 칩 적층체(195)를 인쇄회로기판과 같은 패키지 기판(70) 상에 실장하여 반도체 패키지(61)를 제조할 수 있다. 일례로, 전면 패드(104)에 연결되는 본딩 패드(74)를 형성하고 접착층(71)의 개재하에 칩 적층체(195)를 실장하여 패키지 기판(70)의 전면(70a) 상에 실장할 수 있다. 칩 적층체(195)는 웨이퍼(101)의 다이싱에 의해 분리되어 형성된 마스터 칩(100) 상에 플립칩 실장된 슬레이브 칩(200)을 포함할 수 있다.
패키지 기판(70)의 후면(70b)에는 솔더볼(75)이 부착될 수 있다. 본 실시예에 따르면, 패키지 기판(70)은 칩 적층체(195)의 센터를 개방하는 윈도우(70w)를 포함할 수 있다. 칩 적층체(195)는 윈도우(70w)를 통과하여 본딩 패드(74)에 접속하는 본딩와이어(72)를 통해 패키지 기판(70)과 전기적으로 연결될 수 있다. 윈도우(70w)는 본딩와이어(72)를 고정시키고 보호하는 몰드층(73)으로 채워질 수 있다.
<응용예>
도 7a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다. 도 7b는 본 발명의 실시예들에 따른 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 7a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 실시예들의 반도체 패키지들 중 적어도 어느 하나를 포함할 수 있다.
도 7b를 참조하면, 정보 처리 시스템(1300)은 본 실시예들의 반도체 패키지들 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 7a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 회로층을 갖는 제1 기판을 제공하고;
    상기 제1 기판의 전면 상에 전면 몰드층을 형성하고;
    상기 제1 기판의 후면을 연마하고;
    상기 제1 기판을 관통하여 상기 제1 회로층에 전기적으로 연결되는 제1 관통전극을 형성하고;
    상기 제1 기판의 후면 상에 상기 제1 관통전극과 전기적으로 연결되는 제2 회로층을 갖는 제2 기판을 제공하고;
    상기 제1 기판의 후면 상에 상기 제2 기판을 몰딩하는 후면 몰드층을 형성하고; 그리고
    상기 전면 몰드층을 제거하는 것을;
    포함하는 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 제1 기판을 제공하는 것은:
    상기 제1 기판의 전면 상에 상기 제1 회로층과 전기적으로 연결되는 전면 범프를 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  3. 제2항에 있어서,
    상기 전면 몰드층을 제거하는 것은:
    상기 전면 몰드층을 연마하여 상기 범프를 노출시키는 것을;
    포함하는 반도체 패키지의 제조방법.
  4. 제3항에 있어서,
    상기 범프 상에 제2 범프를 부착하여 상기 전면 몰드층 위로 돌출된 연결 단자를 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  5. 제1항에 있어서,
    상기 제1 기판은 웨이퍼 레벨 웨이퍼를 포함하고, 그리고 상기 제2 기판은 칩 레벨 웨이퍼를 포함하고,
    상기 제2 기판을 제공하는 것은 상기 웨이퍼 레벨 웨이퍼 상에 상기 칩 레벨 웨이퍼들을 복수개 적층하는 것을 포함하는 반도체 패키지의 제조방법.
  6. 제5항에 있어서,
    상기 칩 레벨 웨이퍼들 사이의 상기 후면 몰드층과 상기 웨이퍼 레벨 웨이퍼를 다이싱하여, 상기 다이싱된 웨이퍼 레벨 웨이퍼를 포함하는 마스터 칩 상에 상기 칩 레벨 웨이퍼를 포함하는 슬레이브 칩이 적층된 적층 패키지를 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 적층 패키지를 패키지 기판 상에 실장하고; 그리고
    상기 패키지 기판 상에 상기 적층 패키지를 몰딩하는 몰드층을 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  8. 제6항에 있어서,
    상기 적층 패키지를 상기 적층 패키지의 일부를 개방하는 윈도우를 갖는 패키지 기판의 전면 상에 실장하고;
    상기 윈도우를 통과하여 상기 패키지 기판의 후면과 상기 적층 패키지의 일부에 접속되어, 상기 패키지 기판과 상기 적층 패키지를 전기적으로 연결하는 본딩와이어를 형성하고; 그리고
    상기 본딩와이어가 매립되도록 상기 윈도우를 채우는 몰드층을 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  9. 제1항에 있어서,
    상기 제1 기판은 제1 웨이퍼 레벨 기판을 포함하고, 그리고 상기 제2 기판은 제2 웨이퍼 레벨 기판을 포함하고,
    상기 제2 기판을 제공하는 것은 상기 제1 웨이퍼 레벨 기판 상에 상기 제2 웨이퍼 레벨 기판을 적층하는 것을 포함하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 웨이퍼 레벨 기판들을 다이싱하여, 상기 다이싱된 제1 웨이퍼 레벨 기판을 포함하는 마스터 칩 상에 상기 다이싱된 제2 웨이퍼 레벨 기판을 포함하는 슬레이브 칩이 적층된 적층 패키지를 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  11. 제1항에 있어서,
    상기 제2 기판을 제공하는 것은:
    상기 제1 기판의 후면 상에 상기 제2 기판의 전면이 상기 제1 기판의 후면을 바라보도록 실장하는 것을;
    포함하는 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 후면 몰드층을 형성한 이후에,
    상기 제2 기판의 후면을 연마하고;
    상기 연마된 제2 기판의 후면 상에 상기 제2 회로층과 전기적으로 연결되는 제2 관통전극을 형성하고;
    상기 제2 기판의 후면 상에 상기 제2 관통전극과 전기적으로 연결되는 제3 회로층을 갖는 제3 기판을 제공하고; 그리고
    상기 후면 몰드층 상에 상기 제3 기판을 몰딩하는 제2 후면 몰드층을 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  13. 패키지 기판 상에 플립칩 실장된 제1 반도체 칩; 그리고
    상기 제1 반도체 칩 상에 플립칩 실장되고, 상기 제1 반도체 칩 상에 제공된 후면 몰드층에 의해 몰딩된 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩은: 제1 회로층과 제1 관통전극을 갖는 제1 기판; 그리고 상기 제1 기판의 활성면 상에 제공되어 상기 패키지 기판과 전기적으로 연결되는 제1 연결단자를 포함하고,
    상기 제2 반도체 칩은: 제2 회로층을 갖는 제2 기판; 그리고 상기 제2 기판의 활성면 상에 제공되어 상기 제1 관통전극과 전기적으로 연결된 제2 연결단자를 포함하고,
    상기 후면 몰드층은 상기 제1 기판의 비활성면 상에 제공되고,
    상기 제1 반도체 칩의 측면은 상기 후면 몰드층으로 덮여 있지 아니한 반도체 패키지.
  14. 제13항에 있어서,
    상기 제1 기판의 활성면 상에 제공된 전면 몰드층을 더 포함하고,
    상기 제1 연결단자는 상기 전면 몰드층을 관통하여 상기 전면 몰드층 위로 돌출된 반도체 패키지.
  15. 제14항에 있어서,
    상기 전면 몰드층과 상기 후면 몰드층 중 적어도 어느 하나는 에폭시 수지에 실리카가 필러로 함유된 에폭시 필러 복합체를 포함하는 반도체 패키지.
  16. 제14항에 있어서,
    상기 패키지 기판 상에 제공되어 상기 제1 및 제2 반도체 칩들을 몰딩하는 외부 몰드층을 더 포함하고,
    상기 제1 반도체 칩은 상기 전면 몰드층과 상기 후면 몰드층 그리고 상기 외부 몰드층으로 둘러싸여 몰딩되고,
    상기 제2 반도체 칩은 상기 후면 몰드층을 몰딩하는 상기 외부 몰드층으로 둘러싸여 이중 몰딩된 반도체 패키지.
  17. 제13항에 있어서,
    상기 패키지 기판은 상기 제1 반도체 칩의 활성면 일부를 개방하는 윈도우를 포함하고,
    상기 반도체 패키지는:
    상기 윈도우를 통과하여 상기 제1 연결단자와 접속되어 상기 제1 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는 본딩와이어; 그리고
    상기 본딩와이어가 매립되도록 상기 윈도우에 채워진 몰드층을 더 포함하는 반도체 패키지.
  18. 제13항에 있어서,
    상기 제1 반도체 칩은: 상기 제1 기판의 비활성면 상에 제공되어 상기 제1 관통전극과 연결된 제1 후면 패드를 더 포함하고,
    상기 제1 관통전극과 상기 제1 후면 패드는 서로 분리되지 아니한 단일 구조(single structure)를 이루는 반도체 패키지.
  19. 제13항에 있어서,
    상기 제2 반도체 칩 상에 플립칩 실장되고, 상기 후면 몰드층 상에 제공된 제2 후면 몰드층에 의해 몰딩된 제3 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 기판을 관통하는 제2 관통전극을 더 포함하고,
    상기 제3 반도체 칩은: 제3 회로층을 갖는 제3 기판; 그리고 상기 제3 기판의 활성면 상에 제공되어 상기 제2 관통전극과 전기적으로 연결된 제3 연결단자를 포함하고,
    상기 제2 후면 몰드층은 상기 제2 기판의 비활성면 상에 제공되고,
    상기 제2 반도체 칩의 측면은 상기 제2 후면 몰드층으로 덮여 있지 아니한 반도체 패키지.
  20. 제13항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩에 비해 폭이 작고,
    상기 제2 반도체 칩의 측면은 상기 후면 몰드층에 의해 덮여 있는 반도체 패키지.
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