CN110246812A - 一种半导体封装结构及其制作方法 - Google Patents

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Abstract

一种半导体封装结构包括芯片与具有置晶凹槽的基板。基板包括基底介电层与多个支撑介电层，基底介电层堆栈在下部，作为置晶凹槽的底部，支撑介电层堆栈在上部，作为置晶凹槽的侧壁。基板还包括基底联机层与支撑联机层。基底联机层位于基底介电层内部，包括第一连接点与底层连接点，分别外露设置于置晶凹槽底部与基底介电层底面。芯片以主动面向下设置于置晶凹槽中，并电性连接第一连接点。本发明利用增层互连技术与基板凹槽技术，在基板凹槽底部制作覆晶连接用接点，将芯片埋入基板凹槽内，降低整体系统封装高度，并提高整体结构可靠度。

Description

一种半导体封装结构及其制作方法
技术领域
本发明涉及一种覆晶封装用基板结构，且特别涉及一种降低整体封装高度的立体式多芯片封装结构及其制作方法。
背景技术
芯片封装主要提供集成电路（IC）保护、散热、电路导通等功能。承载基板是介于集成电路芯片及印刷电路板（printed circuit board，PCB）之间的结构，主要功能为承载芯片，做为载体之用，并以基板线路链接芯片与印刷电路板之间讯号链接。随晶圆制程技术演进，集成电路密度、传输速率及降低讯号干扰等效能需求提高，使得集成电路芯片封装的技术要求逐渐增加。
芯片封装引脚数需求不断增加，封装技术也由导线架与打线封装（wire bound，WB）逐步发展至覆晶封装（flip chip package）。打线焊接是利用导线连接芯片上的电性连接点（electric connection pad）与基板。覆晶封装是在芯片连接点上长凸块（bump），然后翻转芯片，使凸块与基板直接连接。相较于打线仅能连接于芯片边缘，覆晶封装可利用芯片的整个表面制作连接点，大幅增加芯片引脚数，且亦可与打线封装并用，进行立体式封装。
对于现有的覆晶与打线的复合封装技术，覆晶基板采用厚基材为核心去制作线路，且封装需要包括打线高度，因此导致整体封装高度较厚，不适合轻薄型应用。而且，由于基板偏厚，且基板材料导热系数低，因此散热效果较差。此外，由于覆晶接点需要设计防焊开口与衬垫，导致接点间距无法缩小，影响输入输出连接点数量难以提升。
为此，未来的封装趋势为力图轻薄的系统式封装。在行动应用世界中，堆栈的封装体的高度为应用发展的重要因素。降低封装体的高度可容许其配合在较薄的行动装置中或行动装置内的新位置。堆栈式封装（package on package，PoP）堆栈为一种重要的系统级封装（system in package，SiP）技术。堆栈式封装的上下基板以大锡球作为支撑与电性连接。
图1绘示的是现有的堆栈式封装结构900的剖视示意图。堆栈式封装结构900包括一第一基板934、一线路层913、一第一封胶层915、嵌入一第一封胶层915内的一第一芯片910、堆栈于第一封胶层915上方的一第二基板935、安装至第二基板935上的一第二芯片920、安装至第二芯片920上的一第三芯片930与一第二封胶层925。第一封胶层915与第二封胶层925分别位于第一基板934与第二基板935上。线路层913形成于第一基板934与第二基板935中，包括传导线及贯孔。第二基板935需通过锡球926而电连接至线路层913。
堆栈式封装的缺点在于，由于锡球926必须高于下方第一芯片910厚度，因此需要使用大直径锡球926。锡球926所增加的高度约为250微米micrometer，μm，而锡球926与锡球926之间的间距大约需要500~600微米，这会导致第一基板934与第二基板935所需面积极大，且需要设计额外的层间对位补偿用衬垫作为锡球926的接点，容易产生封装翘曲效应warpage。基板弯翘会严重影响第一基板934与第二基板935间的锡球926焊接，造成外侧锡球926脱焊短路。除了基板面积因素，堆栈式封装的封装流程繁杂，且需经过多次回焊，亦会导致基板弯翘变形脱焊。此外，由于堆栈式封装需要使用两片基板（第一基板934与第二基板935）来输入输出第一芯片910与第二芯片920的讯号，且用到打线封装，因此整体封装高度仍然较高。
还有一种整合型扇型封装（integrated fan-out package，InFo封装）的堆栈式封装技术，上下封装体之间以厚铜柱作为支撑与电性连接。InFo堆栈式封装技术的缺点在于，为了使用晶圆级工艺技术在封装芯片周围形成高度高于芯片的厚铜柱，必须要反复进行数量繁多的铜电镀加工工艺，工艺时间加长，控制困难。由于InFo封装技术门坎高且制作成本昂贵，因此技术普及较难。
发明内容
因此，本发明的目的为提供一种半导体封装结构，其于芯片侧边外设置布线结构，同时提供支撑与配线双功能，可降低整体系统封装高度，并提高整体结构可靠度。
根据上述目的，本发明提供一种半导体封装结构，包括一第一芯片与一基板。第一芯片具有一第一主动面与相反侧的一第一背面。基板包括一基底介电层、一基底联机层、多个支撑介电层与多个支撑联机层。基底介电层具有一基底顶面与相反侧的一基底底面。基底联机层位于基底介电层内部。基底联机层包括多个第一连接点与多个底层连接点，分别外露设置于基底顶面与基底底面。支撑介电层与第一芯片均设置于基底顶面。支撑介电层与基底介电层配合形成一置晶凹槽。第一芯片以第一主动面向下设置于置晶凹槽中，且第一主动面电性连接第一连接点。支撑联机层位于支撑介电层内部。支撑联机层包括多个第二连接点外露设置于支撑顶面。
较佳的，半导体封装结构还包括一第二芯片，第二芯片具有一第二主动面与一相对的第二背面，其中第二芯片位于支撑介电层的支撑顶面与第一芯片的上，且第二芯片以第二主动面向下覆晶连接第二连接点。
根据上述目的，本发明提供一种制作半导体封装结构的方法。首先，提供一承载板。而且，于承载板上形成基底联机层与基底介电层。基底联机层位于基底介电层内部。基底介电层的一基底顶面具有一置晶预定区。接着，于置晶预定区表面提供一离型膜。其后，于基底介电层上形成多个支撑介电层与多个支撑联机层。支撑介电层位于基底介电层的基底顶面。支撑联机层位于支撑介电层内部。部分的支撑联机层外露设置于支撑介电层的支撑顶面，作为多个第二连接点。的后，对置晶预定区进行一切割工艺，以去除置晶预定区上方的支撑介电层与离型膜。外露设置出置晶预定区。支撑介电层与基底介电层配合形成一置晶凹槽。接着，去除承载板。部分的基底联机层外露设置于基底介电层的基底顶面，作为多个第一连接点。部分的基底联机层外露设置于基底介电层的一基底底面，作为多个底层连接点。
较佳的，本发明还包括：在进行切割工艺的前，于支撑介电层的支撑顶面上覆盖一保护膜，保护膜用以在切割工艺的过程中保护第二连接点。的后，对置晶预定区内的基底联机层进行一蚀刻工艺，以外露设置出第一连接点。接着，再去除保护膜。
综合上述，本发明为一种覆晶封装用基板结构，利用增层互连技术，搭配后开盖式基板凹槽制作技术，在基板凹槽底部制作覆晶连结用接点，将芯片局部或全部埋入基板内，再于其上叠合其他芯片，降低整体系统封装高度，并提高整体结构可靠度。
附图说明
图1绘示的是现有的堆栈式封装结构的剖视示意图。
图2绘示的是本发明第一实施例的半导体封装结构的剖视示意图。
图3绘示的是本发明第一实施例的半导体封装结构的俯视示意图。
图4绘示的是本发明第一实施例的半导体封装结构的仰视示意图。
图5绘示的是本发明第二实施例的半导体封装结构的剖视示意图。
图6绘示的是本发明第三实施例的半导体封装结构的剖视示意图。
图7至图18表示本发明制作半导体封装结构的方法的剖视示意图。
附图标记说明
（本发明）
10 基板
13a、13b 基底介电层
14a、14b 基底联机层
21 第一芯片
22 第二芯片
23 第三芯片
30 置晶预定区
31 置晶凹槽
35 布线层
37 导电柱
38 贯孔
42 离型膜
44 保护膜
46 第一凸块
47 第二凸块
48 第三凸块
50 印刷电路板
53a、53b 支撑介电层
54a、54b 支撑联机层
62 缓冲层
64 封装层
100、200、300 半导体封装结构
131 基底底面
132 基底顶面
141 第一连接点
142 底层连接点
211 第一主动面
212 第一背面
220 承载板
221 第二主动面
222 第二背面
231 第三主动面
232 第三背面
532 支撑顶面
542 第二连接点
900 现有的堆栈式封装结构
910 第一芯片
913 线路层
915 第一封胶层
920 第二芯片
925 第二封胶层
926 锡球
930 第三芯片
934 第一基板
935 第二基板。
具体实施方式
关于本发明的优点与精神可以通过以下发明详述及所附图式得到进一步的了解。本发明较佳实施例的制造及使用详细说明如下。必须了解的是本发明提供了许多可应用的创新概念，在特定的背景技术之下可以做广泛的实施。此特定的实施例仅以特定的方式表示，以制造及使用本发明，但并非限制本发明的范围。
图2至图4分别是本发明第一实施例的半导体封装结构100的剖视示意图、俯视示意图与仰视示意图。如图2至图4所示，本实施例的半导体封装结构100为一种具有置晶凹槽31的覆晶封装用基板10。基板10由下而上依序包括两个基底介电层13a、13b与两个支撑介电层53a、53b，而支撑介电层53a、53b与基底介电层13a、13b配合形成置晶凹槽31。更具体地说，基底介电层13a、13b堆栈在下部，作为置晶凹槽31的底部，支撑介电层53a、53b堆栈在上作为置晶凹槽31的侧壁。基底介电层13a、13b具有一基底顶面132与相反侧的一基底底面131，而支撑介电层53a、53b具有一支撑顶面532。也就是，支撑介电层53a、53b设置于基底介电层13a、13b的基底顶面132上。
基底介电层13a、13b与支撑介电层53a、53b的材质可以为高填料含量介电材（highfiller content dielectric material），例如为铸模化合物（molding compound），其以环氧树脂（epoxy）为主要基质，其占铸模化合物的整体比例约为8％～12％，并掺杂占整体比例约70％～90％的填充剂而形成。其中，填充剂可以包括二氧化硅及氧化铝，以达到增加机械强度、降低线性热膨胀系数、增加热传导、增加阻水及减少溢胶的功效。于其他实施例中，基底介电层13a、13b可以是单层结构也可以是多层结构，层数不限。
基板10还包括两个基底联机层14a、14b与两个支撑联机层54a、54b。基底联机层14a、14b位于基底介电层13a、13b内部，支撑联机层54a、54b位于支撑介电层53a、53b内部。两层基底联机层14a、14b由下而上依序包括多个底层连接点142、一布线层35与多个导电柱37。个别来说，底层的基底联机层14a包括底层连接点142，位于底层基底介电层13a内，而上层的基底联机层14b包括布线层35与导电柱37，位于上层基底介电层13b内。其中外露设置于置晶凹槽31底部（基底顶面132）的导电柱37作为第一连接点141，而底层连接点142外露设置于基底底面131。
各支撑联机层54a、54b由下而上依序包括一布线层35与多个导电柱37，其中外露设置于支撑顶面532的导电柱37作为第二连接点542。也就是说，两层支撑联机层54a、54b由下而上依序包括一布线层35、一层导电柱37、还一布线层35、还一层导电柱37与第二连接点542，其中下层支撑联机层54a的布线层35电性连接上层基底联机层14b的导电柱37。
布线层35可作为线路重布层（redistribution layer，RDL），用以调整输入输出连接点的位置，使各芯片得以借此向外扇出（fan out）作电性延伸，导电柱37用以电性连接布线层35。布线层35与导电柱37的材料例如铜金属。由于布线层35重新分布了连接点的位置，支撑联机层54a、54b投影于支撑顶面532的图案会异于第二连接点542投影于支撑顶面532的图案。进一步说明，由整体俯视观的，支撑联机层54a、54b所构成的图案异于第二连接点542所构成的图案。
置晶凹槽31内的第一连接点141可供下层芯片覆晶连接用，支撑顶面532上的第二连接点542可供其他芯片覆晶连接或打线连接用，而基底底面131上的底层连接点142可供电性连接至印刷电路板（printed circuit board，PCB）。其中，第一连接点141、第二连接点542与底层连接点142可依芯片设计与封装需求制作为高于或低于周围的介电层表面，若高于介电层表面则利于铜柱对接，若低于介电层表面则利于锡球焊接。
本发明前述的基板10进行芯片连接（die bond）工艺、封装（molding）工艺与印刷电路板工艺后的结构可参阅图5与图6。图5与图6绘示的分别是本发明第二与第三实施例的半导体封装结构200、300的剖视示意图。其中与第一实施例的主要不同在于，第二实施例的半导体封装结构200包括两个芯片21、22，而第三实施例的半导体封装结构300包括三个芯片21、22、23。
如图5所示，半导体封装结构200包括一基板10、一第一芯片21、一第二芯片22、缓冲层62、多个第一凸块46、多个第二凸块47与一封装层64。第一芯片21具有一第一主动面211与相反侧的一第一背面212。第一芯片21以第一主动面211向下的方式，全部埋入于基板10的置晶凹槽31中。第一凸块46连接第一芯片21与第一连接点141，作为第一主动面211与第一连接点141间的覆晶电性连接。
第二芯片22具有一第二主动面221与相对的一第二背面222，其中第二芯片22位于支撑介电层53b的支撑顶面532与第一芯片21的上。第二芯片22以第二主动面221向下的方式，设置于第一芯片21与缓冲层62上，且第二凸块47连接第二芯片22与第二连接点542，作为第二主动面221与第二连接点542间的覆晶电性连接。其中第一芯片21与第二芯片22可为任何芯片、晶粒、其他主动组件或被动组件，诸如功率管理集成电路（PMIC）或内存组件，诸如高带宽内存（HBM）、集成电路芯片或发光二极管芯片。
缓冲层62位于第一芯片21与第二芯片22之间，作为第一芯片21与第二芯片22间的缓冲，保护第一芯片21与第二芯片22。缓冲层62的材质可包括弹性材料，例如为硅胶膜或黏着胶，但不限于此。封装层64覆盖基板10、第一芯片21、第二芯片22、缓冲层62、第一凸块46与第二凸块47。封装层64的材质亦可为高填料含量介电材，以达到增加机械强度、降低线性热膨胀数、增加热传导、增加阻水及减少溢胶的功效。
半导体封装结构200可选择性地还包括一印刷电路板50与多个第三凸块48。第三凸块48位于基板10的基底底面131上，作为对外连接端，使各半导体封装结构200可进一步连接在印刷电路板50上。
于此实施例中，第一芯片21的第一背面212与支撑联机层54a、54b的支撑顶面532大致上等高，但不限于此。第一芯片21的第一背面212可略高于支撑介电层53b的支撑顶面532，其高度差距较佳小于一般锡球的直径。而于其他实施例中，第一芯片21的第一背面212亦可小于支撑介电层53b的支撑顶面532。当第一芯片21与第二芯片22之间距较大时，本发明可以省略缓冲层62，而封装层64会填充第一芯片21与第二芯片22之间作为缓冲结构。
与第二实施例的主要不同在于，第三实施例的半导体封装结构300还包括一个第三芯片23。如图6所示，半导体封装结构300还包括一第三芯片23。第三芯片23具有一第三主动面231与相对的一第三背面232，其中第三芯片23以第三主动面231向上的方式设置于第二芯片22的上，且第三芯片23以打线连接第二连接点542。
根据上述覆晶封装用基板10的结构，置晶凹槽31可以将下层第一芯片21局部或全部埋入基板10内，再于下层第一芯片21上叠合第二与第三芯片22、23，内嵌式设计可薄化整体系统封装高度。而且，由于本发明利用单一基板10同时提供多个芯片21、22、23的支撑与配线双功能，因此不再需要使用厚铜柱或大锡球（直径接近或大于芯片厚度的锡球）来做支撑，故也不需要额外的层间对位补偿用衬垫，可以大幅缩小接点间距。
此外，由于内嵌第一芯片21还贴近基板10的基底底面131，因此可以缩短内部联机的电路设计长度，提高散热效率，进而改善系统式封装常见的发热问题。另外，由于本发明基板10的介电材料包括高填料含量环氧树脂，取代传统印刷电路板使用的防焊树酯材料，因此可进一步提高热传导率与封装材料结合率，增加产品可靠度。而且，由于本发明利用模封铜导线增层技术制作基板10，故于晶座下方与非芯片区槽壁均可自由设计布线，总层数与各层厚度也可依实际需求自由调整，可提高电路设计自由度并缩减整体封装尺寸。
图7至图18表示本发明制作半导体封装结构100的方法的剖视示意图。半导体封装结构100的制造方法大致上包括在承载板220上形成底层连接点142（图7）、进行底层基底介电层13a模封与研磨工艺（图8）、半加成法形成上层基底联机层14b（图9）、进行上层基底介电层13b模封与研磨工艺（图10）、半加成法形成下层支撑联机层54a的布线层35（图11）、贴合离型膜42（图12）、进行下层支撑介电层53a模封与钻孔工艺（图13）、形成导电柱37与上层支撑联机层54b（图14）、进行上层支撑介电层53b模封与研磨工艺（图15）、覆盖保护膜44并切割开盖（图16）、蚀刻露出第一连接点141（图17）与移除承载板220（图18）。制作半导体封装结构100的方法详述如下。
首先如图7所示，先提供一承载板220。在承载板220上利用铜柱电镀工艺形成多个底层连接点142（即基底联机层14a）。底层连接点142的形成方法例如于承载板220上形成铜金属层，进而以电镀阻剂重叠覆盖于铜金属层，并依次将电镀阻剂曝光及显像而形成图样屏蔽。此后，通过图样屏蔽而对铜金属层进行使用蚀刻液的图样蚀刻处理。经由图样蚀刻处理，在承载板220的部分表面形成数组状配置的底层连接点142。另外，底层连接点142除了上述以厚铜蚀刻的方式形成之外，也可以利用半加成技术（semi-additive process，SAP），于此并不加以限制。
如图8所示，进行底层基底介电层13a模封与研磨工艺。例如，于承载板220与底层连接点142上提供一介电材料，再对介电材料进行一压合工艺，以于承载板220与底层连接点142上形成基底介电层13a。之后，再利用化学机械研磨（chemical mechanicalpolishing，CMP）工艺或机械研磨（grinding）工艺来薄化基底介电层13a并外露设置出底层连接点142。基底介电层13a下表面为基底底面131。
如图9所示，利用半加成法，于底层连接点142与基底介电层13a上形成上层基底联机层14b的布线层35，并利用铜柱电镀工艺于布线层35上形成多个导电柱37。接着如图10所示，于基底联机层14b上进行上层基底介电层13b模封与研磨工艺，外露设置出导电柱37。然后如图11所示，利用半加成法形成下层支撑联机层54a的布线层35。
据此，于承载板220上形成基底联机层14a、14b与基底介电层13a、13b。基底联机层14a、14b位于基底介电层13a、13b内部。基底介电层13a、13b的基底顶面132上定义有一置晶预定区30。
其后如图12所示，于置晶预定区30表面贴合一离型膜42。随后如第13图所示，进行下层支撑介电层53a模封工艺。对支撑介电层53a进行一雷射钻孔工艺，以于支撑介电层53a中形成多个贯孔38。接着如图14所示，施以无电解铜电镀、电解铜电镀或沈积工艺而于贯孔38之中填入导电材料，形成多个导电柱37。其后，利用半加成法于下层支撑介电层53a上形成上层支撑联机层54b，包括布线层35与导电柱37，电性连接支撑联机层54a。之后如图15所示，进行上层支撑介电层53b模封工艺，再进行研磨工艺而外露设置出第二连接点542。基板10表面的第二连接点542可包括打线用接点，例如利用导电柱37支撑来加强打线接点强度。
据此，于基底介电层13a、13b上形成支撑介电层53a、53b与支撑联机层54a、54b。支撑介电层53a、53b位于基底介电层13a、13b的基底顶面132。支撑联机层54a、54b位于支撑介电层53a、53b内部。支撑联机层54b的第二连接点542外露设置于支撑介电层53a、53b的支撑顶面532。
其后如图16所示，于支撑介电层53b的支撑顶面532与支撑联机层54b表面覆盖一保护膜44。保护膜44用以在切割工艺的过程中保护第二连接点542与支撑介电层53b。接着对置晶预定区30进行一雷射切割工艺，再利用真空吸盘吸取置晶预定区30上的保护膜44。由于置晶预定区30上有离型膜42，因此真空吸盘可以取下离型膜42及其上方的支撑介电层53a、53b与保护膜44，外露设置出置晶预定区30。此时，支撑介电层53a、53b与基底介电层13a、13b配合形成置晶凹槽31。
然后如图17所示，蚀刻露出第一连接点141。对置晶预定区30内的基底联机层14a、14b进行一蚀刻工艺，外露设置出第一连接点141。
接着如图18所示，从基底介电层13a的基底底面131去除承载板220与保护膜44。部分的基底联机层14b外露设置于基底介电层13b的基底顶面132，作为多个第一连接点141，部分的基底联机层14a外露设置于基底介电层13a的基底底面131，作为多个底层连接点142。据此，完成本发明第一实施例所示的基板10（半导体封装结构100）。
若欲形成前述第二与三实施例所示的半导体封装结构200、300，可进一步进行芯片连接（die bond）工艺与封装（molding）工艺。例如，先进行第一芯片21的覆晶工艺。在第一芯片21的电性接点上形成多个第一凸块46。第一凸块46是电性导通组件，例如为锡球（solder ball）。其后以第一芯片21的主动面211朝下的方式，将第一芯片21置放在置晶凹槽31内，使第一凸块46电性连接第一芯片21的电性接点与基板10的第一连接点141。之后，利用覆晶工艺与打线工艺，分别连接至第二芯片22与第三芯片23，再利用压合工艺在基板10上形成封装层64，以包覆住第一凸块46、整个第一芯片21及基板10的整个支撑顶面532。接着可选择性地在基板10的基底底面131上形成多个第三凸块48，作为对外连接端，使各半导体封装结构100、200、300可进一步连接在印刷电路板50上。
于前述实施例中，各支撑联机层54a、54b与各支撑介电层53a、53b的高度可小于嵌入式第一芯片21的厚度。本发明可轻易利用半加成法于各支撑介电层53a、53b中形成支撑联机层54a、54b，不再需要使用晶圆级工艺在芯片周围形成高宽比极大的厚铜柱。相较于厚铜柱只能单纯向上单方向延伸，本发明的支撑联机层54a、54b还具有重新布线的功能，因此支撑联机层54a、54b投影于支撑顶面532的图案会异于第二连接点542投影于支撑顶面532的图案。也就是，以垂直于芯片方向的俯视观之，在相邻二个终端第二连接点542之间，存在有支撑联机层54a、54b的横向配线。
前述实施例以两层支撑介电层53a、53b为例进行说明，但本发明不限于此。于其他实施例中，可以有三个以上的支撑联机层54a、54b位于第一芯片21的第一背面212的延伸面与第一主动面211的延伸面之间，且各支撑介电层53a、53b的厚度可小于第一芯片21的厚度。以直接增层方式逐层制作，层间偏移小且可依需求制作任意层数。此外，本发明亦可应用于单芯片封装结构，也就是说半导体封装结构200可不包括第二芯片22与第二凸块47。
综合上述，本发明为一种覆晶封装用基板结构，利用增层互连技术，搭配雷射切割后开盖式基板凹槽制作技术，在基板凹槽底部制作覆晶连结用接点，将芯片局部或全部埋入基板内，再于其上叠合其他芯片。与嵌入式芯片封装相比，本发明的基板于芯片侧边外设置多个层布线结构，同时提供芯片支撑与配线双功能，不但整合了现有的两片基板的功能，可降低整体系统封装高度，强化散热能力，并提高整体结构可靠度。
以上所述仅为本发明的较佳实施例，不能用以限定本发明可实施的范围，凡本技术领域的人士所明显可作的变化与修饰，皆应视为不悖离本发明的实质内容。

Claims (11)

1.一种半导体封装结构，包括：
一第一芯片，该第一芯片具有一第一主动面与相反侧的一第一背面；以及
一基板，该基板包括：
至少一基底介电层，具有一基底顶面与相反侧的一基底底面；
至少一基底联机层，位于该至少一基底介电层内部，该至少一基底联机层包括多个第一连接点与多个底层连接点，分别外露设置于该基底顶面与该基底底面；
多个支撑介电层，这些支撑介电层与该第一芯片均设置于该基底顶面，这些支撑介电层与该至少一基底介电层配合形成一置晶凹槽，该第一芯片以该第一主动面向下设置于该置晶凹槽中，且该第一主动面电性连接这些第一连接点；以及
多个支撑联机层，这些支撑联机层位于这些支撑介电层内部，这些支撑联机层包括多个第二连接点外露设置于该支撑顶面。
2.如权利要求1所述的半导体封装结构，其特征在于，该半导体封装结构还包括一第二芯片，该第二芯片具有一第二主动面，其中该第二芯片位于这些支撑介电层的该支撑顶面与该第一芯片之上，且该第二芯片以该第二主动面向下覆晶连接这些第二连接点。
3.如权利要求2所述的半导体封装结构，其特征在于，该半导体封装结构还包括：
多个第一凸块，这些第一凸块连接该第一芯片与这些第一连接点；以及
多个第二凸块，这些第二凸块连接该第二芯片与这些第二连接点。
4.如权利要求2所述的半导体封装结构，其特征在于，该半导体封装结构还包括一第三芯片，该第三芯片具有一第三主动面，其中该第三芯片以该第三主动面向上的方式设置于该第二芯片的上，且该第三芯片以打线连接这些第二连接点。
5.如权利要求1所述的半导体封装结构，其特征在于，各支撑介电层的厚度小于该第一芯片的厚度。
6.如权利要求1所述的半导体封装结构，其特征在于，各支撑联机层包括一布线层与多个导电柱，这些导电柱用以电性连接这些布线层。
7.如权利要求1所述的半导体封装结构，其特征在于，该第一芯片的该第一背面与这些支撑联机层的该支撑顶面等高。
8.如权利要求1所述的半导体封装结构，其特征在于，这些支撑联机层投影于该支撑顶面的图案异于这些第二连接点投影于该支撑顶面的图案。
9.如权利要求1所述的半导体封装结构，其特征在于，至少一基底介电层与这些支撑介电层为高填料含量介电材，主要包括环氧树脂。
10.一种制作半导体封装结构的方法，其特征在于，包括：
提供一承载板；
于该承载板上形成至少一基底联机层与至少一基底介电层，该至少一基底联机层位于该至少一基底介电层内部，该至少一基底介电层的一基底顶面具有一置晶预定区；
于该置晶预定区表面提供一离型膜；
于该至少一基底介电层上形成多个支撑介电层与多个支撑联机层，这些支撑介电层位于该至少一基底介电层的该基底顶面，这些支撑联机层位于这些支撑介电层内部，部分的这些支撑联机层外露设置于这些支撑介电层的该支撑顶面，作为多个第二连接点；
对该置晶预定区进行一切割工艺，以去除该置晶预定区上方的这些支撑介电层与该离型膜，外露设置出该置晶预定区，这些支撑介电层与该至少一基底介电层配合形成一置晶凹槽；以及
去除该承载板，部分的该至少一基底联机层外露设置于该至少一基底介电层的该基底顶面，作为多个第一连接点，部分的该至少一基底联机层外露设置于该至少一基底介电层的一基底底面，作为多个底层连接点。
11.如权利要求10所述的方法，其特征在于，该方法还包括：
在进行该切割工艺之前，于这些支撑介电层的该支撑顶面上覆盖一保护膜，该保护膜用以在该切割工艺的过程中保护这些第二连接点；
对该置晶预定区内的该至少一基底联机层进行一蚀刻工艺，外露设置出这些第一连接点；以及
去除该保护膜。
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