CN102931095A - 封装基板的制造方法及其半导体封装结构 - Google Patents

封装基板的制造方法及其半导体封装结构 Download PDF

Info

Publication number
CN102931095A
CN102931095A CN2012103821788A CN201210382178A CN102931095A CN 102931095 A CN102931095 A CN 102931095A CN 2012103821788 A CN2012103821788 A CN 2012103821788A CN 201210382178 A CN201210382178 A CN 201210382178A CN 102931095 A CN102931095 A CN 102931095A
Authority
CN
China
Prior art keywords
recess
chip
layer
insulating barrier
line layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012103821788A
Other languages
English (en)
Inventor
李明锦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2012103821788A priority Critical patent/CN102931095A/zh
Publication of CN102931095A publication Critical patent/CN102931095A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

本发明提供一种封装基板的制造方法及其半导体封装结构，在制造方法中，先形成一剥离层于核芯板上，接着，形成一绝缘层于核芯板上，并覆盖剥离层，接着，形成外侧的线路层于绝缘层上，并暴露部分绝缘层的表面，接着，移除部分绝缘层，以暴露部分剥离层的表面，接着，剥离剥离层，以形成剥离凹部。在半导体封装结构中，芯片是埋设于剥离凹部内。本发明可通过剥离层来快速且简易地形成剥离凹部于封装基板中，使得芯片可埋设于封装基板中。

Description

封装基板的制造方法及其半导体封装结构
技术领域
本发明涉及一种封装基板的制造方法及其半导体封装结构，特别是涉及一种可埋设芯片的封装基板的制造方法及其半导体封装结构。
背景技术
在半导体生产过程中，集成电路封装(IC package)是制作工艺的重要步骤之一，用以保护IC芯片与提供外部电性连接，以防止在输送及取置过程中外力或环境因素的破坏。此外，集成电路组件亦需与电阻、电容等被动组件组合成为一个系统，才能发挥既定的功能，而电子封装(Electronic Packaging)即是用于建立集成电路组件的保护与组织架构。一般而言，在集成电路芯片制作工艺之后始进行电子封装，包括IC芯片的黏结固定、电路联机、结构密封、与电路板之接合、系统组合、直至产品完成之间的所有制作工艺。
目前，在半导体封装结构中，为了满足市面上的电子产品轻量化与微型化的需求，芯片有时需埋入基板中。在一芯片预埋入(Chip-first Embedded)封装技术，芯片是预先接合于核芯板上的线路层，再包覆绝缘层及外侧线路层于核芯板上，以形成埋设有芯片的封装基板。
然而，由于芯片是预先接合于核芯板上的线路层，再以增层(Build Up)技术来形成外侧线路层，若芯片与线路层之间的接合发生误差或接合不良，则无法对此埋设有芯片的封装基板进行重工(Rework)，而必须将此封装基板连同芯片一起报废，因此会降低产品良率及提高不良品报废成本。
故，有必要提供一种封装基板及其制造方法，以解决现有技术所存在的问题。
发明内容
本发明的一目的在于提供一种封装基板的制造方法。在此封装基板的制造方法中，首先，提供一核芯板，接着，形成一剥离层于所述核芯板上，接着，形成一绝缘层于所述核芯板上，并覆盖所述剥离层，接着，形成第一线路层于所述绝缘层上，所述第一线路层包含中心区及外围区，其中线路置于所述第一线路层的外围区，接着，移除部分所述绝缘层，以暴露部分所述剥离层的表面，接着，剥离所述剥离层，且同时剥离所述剥离层上的部分所述绝缘层及所述第一线路层的中心区，以形成一剥离凹部。
本发明的另一目的在于提供一种半导体封装结构。此半导体封装结构包括封装基板、第一芯片、第二芯片、以及芯片或另一封装基板。封装基板包括核芯板、二个内侧线路层、二个第一绝缘层、二个第一线路层、二个第二绝缘层、二个第二线路层、第一剥离凹部及第二剥离凹部。内侧线路层是分别形成于所述核芯板的相对两侧，第一绝缘层是分别位于所述核芯板的相对两侧，且形成于内侧线路层上。第一线路层是分别位于所述核芯板的相对两侧，且形成于第一绝缘层上。第二绝缘层是分别位于所述核芯板的相对两侧，且形成于所述第一线路层上。第二线路层是分别位于所述核芯板的相对两侧，且形成于第二绝缘层上。第一剥离凹部形成于所述核芯板的一侧，并暴露所述内侧线路层的表面。第二剥离凹部形成于所述核芯板的另一侧，并暴露所述第一线路层的表面，其中所述第一剥离凹部的深度大于所述第二剥离凹部的深度。第一芯片埋设于所述第一剥离凹部中，第二芯片，埋设于所述第二剥离凹部中芯片或另一封装基板，设置于所述封装基板上，并覆盖所述第二剥离凹部。
本发明的又一目的在于提供一种半导体封装结构。此半导体封装结构包括封装基板、第一芯片以及第二芯片。封装基板包括核芯板、二个内侧线路层、二个第一绝缘层、二个第一线路层及剥离凹部。二个内侧线路层分别形成于所述核芯板的相对两侧，二个第一绝缘层分别位于所述核芯板的相对两侧，且形成于所述内侧线路层上，二个第一线路层分别位于所述核芯板的相对两侧，且形成于所述第一绝缘层上，剥离凹部形成于所述核芯板的一侧，并暴露所述内侧线路层的表面，一第一芯片埋设于所述剥离凹部中，第二芯片设于所述第一线路层上，其中所述第二芯片覆盖于所述剥离凹部上，并连接于所述第一芯片。
本发明的封装基板的制造方法及其半导体封装结构可通过剥离层来快速且简易地形成一或多个剥离凹部于封装基板中，使得一或多个芯片可埋设于封装基板中。由于芯片是在封装基板的线路完成之后再进行埋设，因此可视为一种芯片后埋入(Chip-lastEmbedded)封装技术，本发明的芯片可在封装基板的线路测试无误后再进行埋设，故可以确保产品良率、降低不良品报废成本，并可实现高密度布线封装。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1A至图1I显示依照本发明的一实施例的封装基板的制造流程图；
图2A及图2B显示依照本发明的一实施例的封装基板及埋入芯片的剖面图；
图2C显示依照本发明的一实施例的封装基板及二个芯片的剖面图；
图2D及2E显示依照本发明的一实施例的二个封装基板及埋入芯片的剖面图；
图2F及2G显示依照本发明的一实施例的封装基板及埋入芯片的剖面图；
图3A至图3J显示依照本发明的另一实施例的封装基板的制造流程图；以及
图4A及4B显示依照本发明的另一实施例的封装基板及埋入芯片的剖面图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的单元是以相同标号表示。
请参照图1A至图1I，其显示依照本发明的一实施例的封装基板的制造流程图。本实施例的封装基板100可埋设芯片101，当制造本实施例的封装基板时，首先，如图1A所示，提供核芯板102，此核芯板102具有内侧线路层104及106，其位于核芯板102的相对两侧。
如图1B所示，接着，形成剥离层108于核芯板102的一侧，并覆盖部分内侧线路层104。根据本发明一实施例，可通过涂布或贴合的方法，例如印刷后烘干的方式形成剥离层，之后可以物理(例如：真空吸力)等方式移除剥离层，或是涂布或贴合一层光阻树脂(例如：光固化型丙烯酸树脂)后再接由曝光显影的方式形成剥离层，再以化学蚀刻方式(例如：碱液)移除此剥离层根据本发明一实施例，此剥离层108的后续制程中需经由烘烤等高温制程，且最后需由基板上移除，因此可为耐高温且低黏性的离型膜，例如聚乙烯胶膜、聚四氟乙烯膜或硅胶膜，其中剥离层108的厚度T可为10微米(μm)～30μm，例如20μm～30μm，若剥离层的厚度T小于10微米则对内侧线路层的覆盖可能不足，容易造成剥离层的均匀度不佳，若剥离层的厚度T大于30微米则在后续形成绝缘层时对剥离层的挤压产生的变形会影响基板成品后的质量，剥离层108的面积可视之后欲埋入的芯片或被动组件的尺寸而定。
如图1C所示，接着，分别依序形成绝缘层110、112及导电层114、116于核芯板102两侧的内侧线路层104及106上。此绝缘层110、112的材料例如为环氧树脂或其他热固性树脂，此导电层114、116例如为铜箔。此时，绝缘层110覆盖住剥离层108。
如图1D所示，接着，分别图案化导电层114、116，以分别形成第一线路层118、120于绝缘层110、112上，并暴露部分绝缘层110、112的表面，第一线路层118、120可包含中心区及外围区，其中线路可置于第一线路层118、120的外围区。且可通过激光钻孔来形成穿孔(本标示)于绝缘层110、112中，在孔内电镀或填充有导电金属(如铜、银、金或铝等)，因此可以用于相互电性连接。
如图1E所示，接着，可通过例如激光，移除部分绝缘层110，于上述绝缘层形成一环形凹沟的结构来暴露部分剥离层108的表面。此剥离层108所暴露的表面可呈矩形(如图1I所示)、圆形、菱形或不规则形的环状，并围绕于剥离层108的周围。
如图1F所示，接着，通过剥离层108与核芯板102之间的低黏性，可利用机具或人工或化学蚀刻方式来剥离撕除此剥离层108，根据本发明一实施例，来剥离撕除此剥离层108，且同时可剥离位于剥离层108上的部分绝缘层110及第一线路层118的中心区，以形成剥离凹部122于绝缘层118中，并暴露核芯板102上的第一线路层104，因而可得到具有剥离凹部122的封装基板100。或是根据另一实施例，可先剥离位于剥离层108上的部分绝缘层110及第一线路层118，再剥离撕除此剥离层108。
如图1G所示，接着，可形成防焊层124于第一线路层118、120上，必要时可暴露部分第一线路层118、120的表面，以作为电性接点。再者，可对内侧线路层104的表面(及暴露出的第一线路层118、120)进行表面处理，以改善表面焊接性。例如形成具有镍或金(Ni/Au)的表面处理层126，以改善表面焊接性。
如图1H所示，接着，可埋设芯片101于封装基板100的剥离凹部122内，并可通过例如倒装芯片(Flip Chip)技术作为电性接合芯片101的主动表面于内侧线路层104上，以底部封胶(underfill)125包覆上述的电性接合的部分。又，可利用例如焊球植球机(本绘示)来设置锡球128于封装基板100的下表面的电性接点(第二线路层120的暴露表面)，用于做为所述封装基板100对外部的信号输入/输出组件。
因此，在本实施例中，通过剥离层108，可快速且简易地移除核芯板102上的部分增层材料，以形成剥离凹部122来供芯片101进行埋设。由于芯片101是在封装基板100的线路完成之后再进行埋设，因此可视为一种芯片后埋入(Chip-last Embedded)封装技术，本发明的芯片101可在封装基板100的线路测试无误后再进行埋设，故可以确保产品良率、降低不良品报废成本，并可实现高密度布线封装。
请参照图2A及图2B，其显示依照本发明的一实施例的封装基板及埋入芯片的剖面图。在一实施例中，芯片101的主动表面可朝向外侧，亦即芯片101的主动表面背对(未面向)剥离凹部122，且芯片101可通过焊线130来连接于封装基板100外侧的第一线路层118(如图2A所示)或剥离凹部122内所暴露的内侧线路层104(如图2B所示)，以形成芯片101与封装基板100之间的电性连接。此时，可通过封装胶体132来包覆焊线130及芯片101。
请参照图2C，其显示依照本发明的一实施例的封装基板及含有二个芯片的剖面图。剥离凹部122内的第一芯片101是电性接合于第二芯片103，此第二芯片103是设置于封装基板100的上表面的第一线路层118上，且第二芯片103的尺寸是大于剥离凹部122的开口宽度，使得第二芯片103可覆盖于剥离凹部122上，并连接于芯片101，并以底部封胶125包覆第一芯片101的全部及第二芯片103的主动面的部份。
请参照图2D及2E，其显示依照本发明的一实施例的二个封装基板及埋入芯片的剖面图。在一实施例中，第二封装基板140可设置于第一封装基板100上，以共同构成一堆叠式封装构造(package on package，POP)。此第二封装基板140可包括核芯板142、芯片144及封装胶体146，封装胶体146可包覆芯片144于核芯板142上。通过例如锡球或导电柱等连接组件148，封装基板140可连接于第一封装基板100的上表面的第一线路层118，第一封装基板的部分视情况可近似图1H，图2A或图2B的结构，例如图2D的第一封装基板近似图2B的结构，图2E的第一封装基板近似图1H的结构。
请参照图2F及2G，其显示依照本发明的一实施例的封装基板及埋入芯片的剖面图。在一实施例中，剥离凹部123可形成于核芯板102下表面的绝缘层112中，以埋设第一芯片101。此时，第二芯片105及被动组件107可设置于封装基板100上表面的第一线路层118上，第一芯片的部分视情况可近似图1H，图2A或图2B的结构，例如图2F的第一芯片101近似图2B的结构，图2G的第一芯片101近似图1H的结构。
请参照图3A至图3J，其显示依照本发明的另一实施例的封装基板的制造流程图。在另一实施例中，如图3A所示，第一剥离层208是形成于核芯板102下表面的内侧线路层及106上，并覆盖部分内侧线路层106。
如图3B所示，接着，分别依序形成第一绝缘层110、112及第一导电层114、116于核芯板102两侧的内侧线路层104及106上。此第一绝缘层110、112的材料例如为环氧树脂或其他热固性树脂，此第一导电层114、116例如为铜箔。此时，绝缘层112覆盖住第一剥离层208。
如图3C所示，接着，分别图案化第一导电层114、116，以分别形成第一线路层118、120于第一绝缘层110、112上，并暴露部分第一绝缘层110、112的表面。
如图3D所示，接着，形成第二剥离层209于核芯板102上表面上的第一绝缘层110上，并覆盖第一线路层118。
如图3E所示，接着，分别依序形成第二绝缘层211、213及第二导电层215、217于核芯板102两侧的第一线路层118及120上。此时，核芯板102下表面的第二绝缘层213覆盖第一剥离层208，核芯板102上表面的第二绝缘层211覆盖第二剥离层209。
如图3F所示，接着，分别图案化第二导电层215、217，以分别形成第三线路层219、221于第二绝缘层211、213上，并暴露部分第二绝缘层211、213的表面。且可通过激光钻孔来形成穿孔(未标示)于第二绝缘层211、213中，在孔内电镀或填充有导电金属(如铜、银、金或铝等)，因此可以用于相互电性连接。
如图3G所示，接着，可分别通过例如激光，以分别移除第一剥离层208上的部分第一绝缘层112及第二绝缘层213以及第二剥离层209上的部分第二绝缘层211，于上述绝缘层形成一环形凹沟的结构来暴露部分第一剥离层208及第二剥离层209的表面。第一剥离层208及第二剥离层209所暴露的表面可呈矩形环状，并分别围绕于第一剥离层208及第二剥离层209的周围。
如图3H所示，接着，可分别剥离此第一剥离层208及第二剥离层209，且同时可剥离撕除位于第一剥离层208上的部分第二绝缘层213以及第二剥离层209上的部分第二绝缘层211，以形成第一剥离凹部222于第一绝缘层112及第二绝缘层213中，以及形成第二剥离凹部223于第二绝缘层211中，并分别暴露核芯板102下侧的内侧线路层106及上侧的第一线路层118。其中第一剥离凹部222的深度可大于第二剥离凹部223的深度。
如图3I所示，接着，可形成防焊层124于外侧的第二线路层219、221上，必要时可暴露部分第二线路层219、221的表面，以作为电性接点。再者，可对第一剥离凹部222内的内侧线路层106、第二剥离凹部223内的第一线路层118(及暴露出的第二线路层219、221)的表面进行表面处理，以改善表面焊接性。例如形成具有镍或金(Ni/Au)的表面处理层126，以改善表面焊接性。
如图3J所示，接着，可分别埋设第一芯片201及第二芯片203于成第一剥离凹部222及第二剥离凹部223内，并可通过例如倒装芯片(Flip Chip)技术来分别电性接合芯片201、203于内侧线路层106及第一线路层118上，以底部封胶(underfill)125包覆上述的电性接合的部分。又，可利用例如焊球植球机(本绘示)来设置锡球128于封装基板100的下表面的电性接点(第三线路层221的暴露表面)，用于做为封装基板对外部的信号输入/输出组件。
请参照图4A及4B，其显示依照本发明的另一实施例的封装基板及埋入芯片的剖面图。在另一实施例中，核芯板102上表面的第二剥离凹部223可容设二个芯片203及205，第一芯片203可直接电性接合于第二剥离凹部223内，而芯片205可电性接合于第三芯片207(如图4A所示)或另一封装基板240(如图4B所示)，此第三芯片207或封装基板240是设置于封装基板的上表面，且第三芯片207或封装基板240尺寸是大于第二剥离凹部223的开口宽度，使得第三芯片207封装基板240可覆盖于第二剥离凹部223上，并连接于第二芯片205。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (11)

1.一种封装基板的制造方法，其特征在于：所述制造方法包括：
提供一核芯板；
形成一剥离层于所述核芯板上；
形成一第一绝缘层于所述核芯板上，并覆盖所述剥离层；
形成第一线路层于所述绝缘层上，所述第一线路层包含中心区及外围区，其中线路置于所述第一线路层的外围区；
移除部分所述第一绝缘层，以暴露部分所述剥离层的表面；以及
剥离所述剥离层，且同时剥离所述剥离层上的部分所述第一绝缘层及所述第一线路层的中心区，以形成一剥离凹部。
2.根据权利要求1所述的制造方法，其特征在于：所述剥离层的厚度为10微米～30微米。
3.根据权利要求2所述的制造方法，其特征在于：于所述第一绝缘层形成一环形凹沟的结构。
4.根据权利要求1所述的制造方法，其特征在于：在形成所述剥离凹部后，另提供一芯片埋设于所述剥离凹部内。
5.根据权利要求4所述的制造方法，其特征在于：所述芯片的一主动表面是接合于所述剥离凹部内的内侧线路层上。
6.根据权利要求4所述的制造方法，其特征在于：所述芯片的主动表面是通过焊线来连接于所述第一线路层。
7.根据权利要求4所述的制造方法，其特征在于：所述芯片的主动表面是通过焊线来连接于所述剥离凹部内的内侧线路层上。
8.根据权利要求1所述的制造方法，其特征在于：还包括：
形成另一第一绝缘层于所述核芯板的另一侧上；
形成另一第一线路层于所述另一第一绝缘层上，并暴露部分所述另一绝缘层的表面；
形成第二剥离层于所述另一第一绝缘层上，并覆盖所述另一第一线路层；
形成第二绝缘层于所述第二剥离层上；
形成第二线路层于所述第二绝缘层上，所述第二线路层包含中心区及外围区，其中线路置于所述第二线路层的外围区；
移除部分所述第二绝缘层，以暴露部分所述第二剥离层的表面；以及
剥离所述第二剥离层，且同时剥离所述第二剥离层上的部分所述第二绝缘层及所述第二线路层的中心区，以形成另一剥离凹部。
9.根据权利要求1所述的制造方法，其特征在于：另一芯片或另一封装基板是设置于所述第一线路层上，并覆盖所述剥离凹部。
10.一种半导体封装结构，其特征在于：所述半导体封装结构包括：
一封装基板，包括：
一核芯板；
二个内侧线路层，分别形成于所述核芯板的相对两侧；
二个第一绝缘层，分别位于所述核芯板的相对两侧，且形成于所述内侧线路层上；
二个第一线路层，分别位于所述核芯板的相对两侧，且形成于所述第一绝缘层上；
二个第二绝缘层，分别位于所述核芯板的相对两侧，且形成于所述第二线路层上；
二个第二线路层，分别位于所述核芯板的相对两侧，且形成于所述第二绝缘层上；
第一剥离凹部，形成于所述核芯板的一侧，并暴露所述内侧线路层的表面；以及
第二剥离凹部，形成于所述核芯板的另一侧，并暴露所述第一线路层的表面，其中所述第一剥离凹部的深度大于所述第二剥离凹部的深度；
一第一芯片，埋设于所述第一剥离凹部中；
一第二芯片，埋设于所述第二剥离凹部中；以及
一芯片或另一封装基板，设置于所述封装基板上，并覆盖所述第二剥离凹部。
11.一种半导体封装结构，其特征在于：所述半导体封装结构包括：
一封装基板，包括：
一核芯板；
二个内侧线路层，分别形成于所述核芯板的相对两侧；
二个第一绝缘层，分别位于所述核芯板的相对两侧，且形成于所述内侧线路层上；
二个第一线路层，分别位于所述核芯板的相对两侧，且形成于所述第一绝缘层上；以及
剥离凹部，形成于所述核芯板的一侧，并暴露所述内侧线路层的表面；
一第一芯片，埋设于所述剥离凹部中；以及
一第二芯片，设于所述第一线路层上，其中所述第二芯片覆盖于所述剥离凹部上，并连接于所述第一芯片。
CN2012103821788A 2012-10-10 2012-10-10 封装基板的制造方法及其半导体封装结构 Pending CN102931095A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2012103821788A CN102931095A (zh) 2012-10-10 2012-10-10 封装基板的制造方法及其半导体封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2012103821788A CN102931095A (zh) 2012-10-10 2012-10-10 封装基板的制造方法及其半导体封装结构

Publications (1)

Publication Number Publication Date
CN102931095A true CN102931095A (zh) 2013-02-13

Family

ID=47645869

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012103821788A Pending CN102931095A (zh) 2012-10-10 2012-10-10 封装基板的制造方法及其半导体封装结构

Country Status (1)

Country Link
CN (1) CN102931095A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构
CN109256334A (zh) * 2017-07-13 2019-01-22 意法半导体(图尔)公司 用于制造侧向绝缘的集成电路芯片的方法
CN110246812A (zh) * 2018-03-08 2019-09-17 恒劲科技股份有限公司 一种半导体封装结构及其制作方法
WO2020073264A1 (zh) * 2018-10-11 2020-04-16 深圳市修颐投资发展合伙企业（有限合伙） 复合工艺扇出封装方法
CN113690148A (zh) * 2021-08-31 2021-11-23 青岛歌尔微电子研究院有限公司 一种塑封方法和封装模组

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808878A (en) * 1995-03-16 1998-09-15 Kabushiki Kaisha Toshiba Circuit substrate shielding device
US20060237225A1 (en) * 2003-02-26 2006-10-26 Takashi Kariya Multilayer printed wiring board
US20090026604A1 (en) * 2007-07-24 2009-01-29 Samsung Electro-Mechanics Co., Ltd. Semiconductor plastic package and fabricating method thereof
CN102045964A (zh) * 2009-10-15 2011-05-04 欣兴电子股份有限公司 线路板的制作方法
US20120227261A1 (en) * 2011-03-11 2012-09-13 Ibiden Co., Ltd. Method for manufacturing printed wiring board

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808878A (en) * 1995-03-16 1998-09-15 Kabushiki Kaisha Toshiba Circuit substrate shielding device
US20060237225A1 (en) * 2003-02-26 2006-10-26 Takashi Kariya Multilayer printed wiring board
US20090026604A1 (en) * 2007-07-24 2009-01-29 Samsung Electro-Mechanics Co., Ltd. Semiconductor plastic package and fabricating method thereof
CN102045964A (zh) * 2009-10-15 2011-05-04 欣兴电子股份有限公司 线路板的制作方法
US20120227261A1 (en) * 2011-03-11 2012-09-13 Ibiden Co., Ltd. Method for manufacturing printed wiring board

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构
CN109256334A (zh) * 2017-07-13 2019-01-22 意法半导体(图尔)公司 用于制造侧向绝缘的集成电路芯片的方法
CN109256334B (zh) * 2017-07-13 2023-07-21 意法半导体(图尔)公司 用于制造侧向绝缘的集成电路芯片的方法
CN110246812A (zh) * 2018-03-08 2019-09-17 恒劲科技股份有限公司 一种半导体封装结构及其制作方法
WO2020073264A1 (zh) * 2018-10-11 2020-04-16 深圳市修颐投资发展合伙企业（有限合伙） 复合工艺扇出封装方法
US20210358883A1 (en) * 2018-10-11 2021-11-18 Shenzhen Xiuyi Investment Development Partnership (Limited Partnership) Fan-out packaging method employing combined process
CN113690148A (zh) * 2021-08-31 2021-11-23 青岛歌尔微电子研究院有限公司 一种塑封方法和封装模组

Similar Documents

Publication Publication Date Title
US8943683B2 (en) Fabricating method of embedded package structure
JP6527640B2 (ja) キャリア超薄型基板
US10103113B2 (en) Method of manufacturing printed circuit board
US8618424B2 (en) Multilayer wiring substrate and method of manufacturing the same
US20120049366A1 (en) Package structure having through-silicon-via (tsv) chip embedded therein and fabrication method thereof
TWI465171B (zh) 承載電路板、承載電路板的製作方法及封裝結構
US10002825B2 (en) Method of fabricating package structure with an embedded electronic component
US9793250B2 (en) Package board, method for manufacturing the same and package on package having the same
JP2014123725A (ja) 高密度及び低密度基板領域を備えるハイブリッド基板及びその製造方法
US20150364448A1 (en) Package structure
CN102931095A (zh) 封装基板的制造方法及其半导体封装结构
US20160143137A1 (en) Printed circuit board and method of manufacturing the same, and electronic component module
JP2008016817A (ja) 埋立パターン基板及びその製造方法
US20180337131A1 (en) Circuit board incorporating semiconductor ic and manufacturing method thereof
TWI677267B (zh) 電路板及其製作方法
US20060284292A1 (en) Package structure of chip and the package method thereof
CN113496983A (zh) 半导体封装载板及其制法与半导体封装制程
CN111295749B (zh) 电路模块
TWI622151B (zh) 用於半導體封裝的承載基板與其封裝結構，及半導體封裝元件的製作方法
US10340251B2 (en) Method for making an electronic component package
CN104576402A (zh) 封装载板及其制作方法
CN107046016A (zh) 尺寸减小的通孔连接盘结构及其制造方法
CN202940225U (zh) 封装基板
US9735097B1 (en) Package substrate, method for making the same, and package structure having the same
TWI596725B (zh) 封裝基板、封裝結構及其製作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130213