CN109256334B - 用于制造侧向绝缘的集成电路芯片的方法 - Google Patents

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Abstract

本公开的实施例涉及一种用于制造侧向绝缘的集成电路芯片的方法。侧向绝缘的集成电路芯片从半导体晶圆制得。外围沟槽被形成在晶圆中，所述外围沟槽侧向地界定待形成的所述集成电路芯片。所述外围沟槽的深度大于或等于所述集成电路芯片的期望最终厚度。外围沟槽通过重复下列相继步骤的过程而形成：a)使用六氟化硫等离子体进行离子蚀刻；以及b)使用八氟环丁烷等离子体进行钝化。在完成形成所述外围沟槽的步骤时，所述外围沟槽的侧向壁被聚氟乙烯的绝缘层所覆盖。在所述晶圆的较低表面上执行减薄步骤，直到到达所述外围沟槽的底部。所述绝缘层不被移除。

Description

用于制造侧向绝缘的集成电路芯片的方法
优先权要求
本申请要求2017年7月13日提交的法国专利申请第1756678号的优先权，其全部内容通过引用整体并入，以达到法律允许的最大程度。
技术领域
本申请涉及电子集成电路芯片领域。更具体地，本申请涉及一种用于制造侧向绝缘的集成电路芯片的方法。
背景技术
电子集成电路芯片常规上包括在半导体晶圆被切块之前被形成在半导体晶圆中的一个或多个电子部件，并且在一个面上包括一个或多个接触金属化(例如焊盘)，该接触金属化期望被焊接到集成电路芯片外侧的外部器件，例如印刷电路板或另一集成电路芯片。
在某些应用中，需要可以被直接使用而无需封装的集成电路芯片，特别地是二极管，更特别地是保护二极管，其中集成电路芯片的侧向面或侧部被涂覆有电气绝缘层。以这种方式对集成电路芯片进行侧向绝缘使得尤其可以当进行焊接时防止焊料向集成电路芯片的侧部(侧面)的潜在蠕动，这可能导致在集成电路芯片的衬底与电极之间形成短路。
图1是由虚线界定并且由半导体晶圆3(例如硅晶圆)的上表面形成的二极管1的截面视图。在这个阶段，二极管1与晶圆3是一体的。
二极管1由位于半导体晶圆3的p掺杂区域7内的n掺杂阱5所形成。阱5例如由区域7的上表面形成并且在区域7的上表面处形成。
接触区域9、接触区域11分别被形成在阱5和区域7中。区域9是n掺杂的并且具有高于n掺杂阱的掺杂水平的n+掺杂水平。区域11是p掺杂的并且具有高于区域7的掺杂水平的p+掺杂水平。
阴极接触13和阳极接触15被形成在接触区域9、接触区域11上。阳极接触15被形成在接触区域11上(图1中的右侧)。阴极接触13被形成在接触区域9上(图1中的左侧)。接触13和接触15由金属制成、由金属的叠加制成、或者由各种金属的合金制成。
除了接触13、接触15之外，这一结构的上表面被覆盖有钝化层17。
实际上，可以从同一个半导体晶圆3同时制造多个二极管或其他电子部件。为简单起见，这里仅示出了单个二极管1。
图2是用于制造侧向绝缘的集成电路芯片19的方法的步骤的截面视图。该集成电路芯片19是期望在没有封装的情况使用的集成电路芯片。举例来说，集成电路芯片19包括二极管，该二极管与参照图1所描述的二极管1相同。
在该步骤中，完全包围(当从上方看时，环绕)集成电路芯片19的沟槽23被加以蚀刻。沟槽23限定集成电路芯片19的侧向面。沟槽23延伸到晶圆3中的深度大于或等于集成电路芯片19的期望厚度。沟槽23不是贯通的沟槽，即它不会一直延伸到晶圆3的下表面。
常规地，沟槽23借助于深反应离子蚀刻工艺或借助于被称为Bosch(博世)工艺的蚀刻工艺来制造(这种类型的工艺在美国专利第5,501,893号中描述，该专利通过引用被并入)。这种工艺导致在沟槽23的壁上形成聚合物层。该聚合物层通常被认为是污染物。因此，蚀刻工艺之后是用以除去聚合物层的化学清洁步骤。
接下来，例如二氧化硅层的绝缘层被保形地沉积在沟槽23中，以使沟槽的壁绝缘，如上所述，沟槽的壁形成集成电路芯片19的侧向壁。然后，半导体晶圆3经由其背面被切割，以通过将集成电路芯片19与晶圆3分离来单个化集成电路芯片19。
本领域需要一种用于制造侧向绝缘的集成电路芯片的改进方法，该方法使所需的处理步骤的数量最小化。
发明内容
在一个实施例中，一种用于从半导体晶圆制造侧向绝缘的集成电路芯片的方法包括下列相继的步骤：形成外围沟槽，所述外围沟槽侧向地界定待形成的所述集成电路芯片，所述外围沟槽的深度大于或等于所述集成电路芯片的期望厚度，其中形成通过重复下列相继的步骤来完成：使用六氟化硫等离子体进行离子蚀刻、以及使用八氟环丁烷等离子体钝化所述外围沟槽部，使得在完成形成所述外围沟槽的步骤时，所述外围沟槽的侧向壁被由聚氟乙烯制成的绝缘层覆盖；以及在不执行移除所述绝缘层的先前步骤的情况下，经由下表面减薄所述半导体晶圆，直到到达所述外围沟槽的底部。
根据一个实施例，最后钝化步骤的持续时间比先前钝化步骤的持续时间长至少50％。
根据一个实施例，最后钝化步骤的持续时间介于10秒和7分钟之间。
根据一个实施例，所述绝缘层的厚度介于100nm和3μm之间。
根据一个实施例，所述沟槽的深度比所述集成电路芯片的期望厚度大10μm至50μm。
根据一个实施例，所述沟槽的宽度介于5μm和80μm之间。
在一个实施例中，一种电子集成电路芯片包括：半导体衬底；被形成在所述半导体衬底中的一个或多个电子部件；以及聚氟乙烯的绝缘层，所述聚氟乙烯的绝缘层的厚度介于100nm和3μm之间，所述聚氟乙烯的绝缘层覆盖所述电子集成电路芯片的侧向面。
附图说明
这些特征和优势以及其他特征和优势将在以下参考附图中给出的特定实施例的非限制性描述中进行详细描述，其中
图1，如上所述，是二极管的横截面图；
图2，如上所述，是一种用于制造侧向绝缘的集成电路芯片的方法的步骤的横截面图；以及
图3A至图3F是一种用于制造侧向绝缘的集成电路芯片的方法的一个实施例的步骤的横截面图。
具体实施方式
在各附图中，相同元件已经由相同的标号来表示，并且，另外，各附图并未按照比例绘制。为清楚起见，仅示出了用于理解所描述的实施例的那些元件，并且对其进行了详细描述。特别是，并未对集成电路中容易包含的各种电子设备进行详细描述，所述实施例与通常包含于集成电路芯片中的大多数电子电路相兼容。
在以下描述中，当引用绝对位置的修饰符时，例如术语“左”、“右”等，或者是相对位置的修饰符时，例如术语“上”、“下”等，或者是定向的修饰符时，例如术语“垂直”等，参考图中所讨论的元件的定向。除非另有说明，否则“大约”意味着在10％以内，以及优选地意味着在5％以内。
图3A至图3F是用于制造如图1所示的集成电路芯片1的类型的侧向绝缘的集成电路芯片25的方法的一个实施例的相继步骤的横截面图。集成电路芯片25是用于在无封装情况下使用的集成电路芯片。以示例的方式，集成电路芯片25包括与参照图1所述的二极管相同的二极管。在这些图中，与图1中相同的元件由相同的标号来表示。
本文所呈现方法允许集成电路芯片25从处理半导体晶圆中单个化，并且具有待绝缘的侧面。为实现这一点，将完全围绕集成电路芯片25的外围沟槽33蚀刻进半导体晶圆29中，其中形成集成电路芯片25。然后，经由半导体晶圆29的背面来减薄半导体晶圆29，以便通过将集成电路芯片25与半导体晶圆29分离来使集成电路芯片25单个化。
在图3A的步骤中，二极管被形成在晶圆29中，然后通过掩模层31掩蔽该结构。掩模层31是，例如，抗蚀剂或者由二氧化硅层和抗蚀剂层组成。掩模层31被蚀刻，例如，通过光刻法，以便于形成蚀刻掩模。
下一步，通过遵循由掩模层31施加的形状来蚀刻沟槽33。使用离子束在室温蚀刻沟槽33。该离子束由六氟化硫(SF6)蚀刻等离子体产生。这种类型的蚀刻只是相对地各向异性，即，其在垂直方向蚀刻硅，但是，在水平方向上更少程度地对其进行蚀刻。因此，沟槽33具有相对平的底部以及相对圆的侧向壁。在这个阶段，沟槽还不够深以形成集成电路芯片25的侧向壁。沟槽33的深度在50μm与250μm之间，例如约为150μm，并且其宽度在5μm与80μm之间，例如约为50μm。
在图3B的步骤中，图3A的结构经受钝化等离子体。例如，钝化等离子体是八氟环丁烷(C4F8)等离子体。钝化等离子体在沟槽33的壁上形成电绝缘钝化层35。暴露于钝化等离子体的持续时间在例如1秒到7秒之间，约为3秒。该钝化层的目的是在随后的蚀刻步骤期间保护沟槽33的侧向壁。该钝化层35由聚氟乙烯(CxFy)组成。钝化层35的厚度在例如50nm到100nm之间，例如约为200nm。
在图3C的步骤中，通过与如在参照图3A所述的相同类型的新的相对各向异性的蚀刻操作来加深沟槽。由于沟槽33的侧向壁受钝化层35的保护，因此仅蚀刻沟槽33的底部。新形成部分形状类似于图3A中所描述的蚀刻部分。因此，沟槽33的深度基本上是图3A的沟槽的两倍。
在图3D的步骤中，新沟槽33经受钝化等离子体。该步骤与参考图3B所描述的步骤相同。其允许沟槽33的侧向壁再此受到保护，以用于随后的蚀刻步骤。
图3E示出了在相继地执行参照图3A和图3C描述的那些类型的多个相对各向异性蚀刻步骤以及图3B和图3D描述的那些类型的钝化步骤，直到沟槽33达到大于集成电路芯片25的厚度的深度之后的外围沟槽33的状态。在图3E中，所示的蚀刻和钝化步骤的数目是任意的。外围沟槽33的最终深度，例如比集成电路芯片25的厚度大10μm到50μm。然而，沟槽33仍然不是贯通沟槽，即，其不会一直延伸到晶圆29的下表面。
最后的钝化步骤比先前的每个钝化步骤都长。该步骤的持续时间在10秒到7分钟之间，例如约为2分钟，以便在二极管的侧向面上形成厚度在100nm到3μm之间的聚合物层，例如约为1μm。
然后，例如通过湿法蚀刻来去除掩模层31。
在现有技术中，在Bosch蚀刻工艺类型的蚀刻工艺结束时，执行化学清洁步骤，允许去除形成在沟槽壁上的钝化层，因为其被认为是污染物。因此，该层由另一绝缘层代替，例如氧化硅层。
在本文所述的方法中，替代地保留聚合物层以使集成电路芯片的侧向面绝缘，因为这是制造过程的最后一步，以及因此聚合物层不会污染其他步骤。该方法的一个优势是通过跳过至少一个清洁步骤和一个沉积新绝缘层的步骤来减少步骤的数目。
在图3F的步骤中，半导体晶圆29经由其下表面而被减薄。预先将粘合剂载体膜(也成为处理部(handle)，未在图3F中示出)施加到组件的上表面，以确保在减薄步骤期间将具有集成电路芯片的晶圆保持在适当位置。晶圆29经由其背面被减薄，直到抵达沟槽33的底部，从而将集成电路芯片25与晶圆29的其余部分分离来单个化集成电路芯片25。例如，通过切割晶圆的背面直到集成电路芯片具有期望的厚度来实现衬底或者晶圆29的减薄。在减薄之前，半导体晶圆29的厚度在例如400μm到800μm之间，例如约为600μm。在减薄之后，集成电路芯片25的厚度在100μm到300μm之间，例如约为150μm。
然后可以在粘合膜上提取集成电路芯片25，以便将它们安装在电子设备中。然后，集成电路芯片25具有由聚氟乙烯(CxFy)层电绝缘的侧向壁。
因此，本实施例目的是其中保留和优化在钝化步骤中形成的聚合物层的Bosch蚀刻过程。
已经描述了特定实施例。对于本领域技术人员来说，各种变型和修改是显而易见的。尤其是，已经针对包括二极管的集成电路芯片的情况描述了该方法，但是其可以应用于包括任何其他部件的集成电路芯片。
此外，实际上，在同一个半导体晶圆上同时形成包括各种组件的多个电子集成电路芯片。

Claims (14)

1.一种用于从半导体晶圆制造侧向绝缘的集成电路芯片的方法，包括下列相继的步骤：
形成外围沟槽，所述外围沟槽侧向地界定待形成的所述集成电路芯片，其中所述外围沟槽的深度大于或等于所述集成电路芯片的期望最终厚度，其中形成包括重复下列相继的步骤：a)使用六氟化硫等离子体进行离子蚀刻，以形成外围沟槽部；以及b)使用八氟环丁烷等离子体钝化所述外围沟槽部，使得在完成形成的步骤时，所述外围沟槽的侧向壁被由聚氟乙烯制成的绝缘层覆盖；以及
在不执行移除所述绝缘层的先前步骤的情况下，经由下表面来减薄所述半导体晶圆，直到到达所述外围沟槽的底部。
2.根据权利要求1所述的方法，其中最后钝化的持续时间比任何先前钝化的持续时间长至少50％。
3.根据权利要求2所述的方法，其中所述最后钝化的所述持续时间介于10秒和7分钟之间。
4.根据权利要求1所述的方法，其中所述绝缘层的厚度介于100nm和3μm之间。
5.根据权利要求1所述的方法，其中所述外围沟槽的深度比所述集成电路芯片的所述期望最终厚度大10μm至50μm。
6.根据权利要求1所述的方法，其中所述外围沟槽的宽度介于5μm和80μm之间。
7.一种电子集成电路芯片，包括：
半导体衬底；
形成在所述半导体衬底中的一个或多个电子部件；以及
聚氟乙烯的绝缘层，所述聚氟乙烯的绝缘层的厚度介于100nm和3μm之间，所述聚氟乙烯的绝缘层覆盖所述半导体衬底的限定所述集成电路芯片的外周界的侧向面。
8.一种用于制造侧向绝缘的集成电路芯片的方法，包括：
执行以下步骤以在半导体晶圆中形成外围沟槽，所述外围沟槽侧向地限定集成电路芯片区域：
a)使用六氟化硫等离子体进行离子蚀刻，以形成外围沟槽部；
b)使用八氟环丁烷等离子体钝化所述外围沟槽部，以使用由聚氟乙烯制成的绝缘层覆盖所述外围沟槽部的侧向壁；以及
c)多次重复步骤a)和b)，使得所述外围沟槽部的组合深度大于或等于期望的最终集成电路芯片厚度；
经由下表面来减薄所述半导体晶圆，直至到达所述外围沟槽的底部，以从所述半导体晶圆释放集成电路芯片；和
使由所述聚氟乙烯制成的所述绝缘层就位，以使所释放的集成电路芯片侧向绝缘。
9.根据权利要求8所述的方法，还包括使用焊料材料将所释放的集成电路芯片安装到支撑衬底，所述聚氟乙烯使所释放的集成电路芯片侧向绝缘，防止所述焊料材料形成到所释放的集成电路芯片的半导体衬底的短路。
10.根据权利要求8所述的方法，其中最后的钝化的步骤的持续时间比任何先前钝化的步骤的持续时间长至少50％。
11.根据权利要求10所述的方法，其中所述最后的钝化的步骤的所述持续时间介于10秒和7分钟之间。
12.根据权利要求8所述的方法，其中所述聚氟乙烯的厚度介于100nm和3μm之间。
13.根据权利要求8所述的方法，其中所述外围沟槽的深度比所述期望的最终集成电路芯片厚度大10μm至50μm。
14.根据权利要求8所述的方法，其中所述外围沟槽的宽度介于5μm和80μm之间。
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