KR101344978B1 - 반도체 디바이스의 관통 전극 노출 방법 및 그 구조 - Google Patents

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Abstract

본 발명의 일 실시예는 반도체 디바이스의 관통 전극 노출 방법 및 그 구조에 관한 것으로, 해결하고자 하는 기술적 과제는 화학적 기계적 폴리싱 공정없이 관통 전극을 노출시키는데 있다. 이를 위해 본 발명의 일 실시예는 반도체 다이의 전면에 관통홀을 형성하고, 상기 관통홀에 절연층을 개재하여 관통 전극을 충전하며, 상기 관통 전극이 노출되기 직전까지 상기 반도체 다이의 후면을 백그라인딩하는 단계; 상기 반도체 후면을 식각하여 상기 관통 전극 및 절연층이 노출 및 돌출되도록 하는 단계; 상기 반도체 다이의 후면 및 절연층의 표면에 무기층을 형성하는 단계; 상기 관통 전극의 외측과 대응하는 상기 무기층의 표면에 유기층을 형성하는 단계; 및 상기 유기층을 마스크로 하여 상기 관통 전극의 상부와 대응하는 절연층 및 무기층을 식각하여 제거하는 단계로 이루어진 반도체 디바이스의 관통 전극 노출 방법 및 그 구조를 개시한다.

Description

반도체 디바이스의 관통 전극 노출 방법 및 그 구조{Exposing method of Through Silicon Via for semiconductor device and structure the same}
본 발명의 일 실시예는 반도체 디바이스의 관통 전극 노출 방법 및 그 구조에 관한 것이다.
반도체 디바이스 분야에서 관통 전극(Through Silicon Via) 기술이란 반도체 다이에 작은 홀을 형성하고, 여기에 도전체를 충전함으로써 샌드위치 형태로 쌓아 올린 복수의 반도체 다이를 전기적으로 접속하는 3차원 스택 패키지 기술의 일종을 의미한다.
이러한 관통 전극 기술은 복수의 반도체 다이를 와이어 본딩 방식으로 접속하는 방식에 비해 배선의 거리를 크게 단축시킬 수 있기 때문에, 소자의 고속화, 저소비 전력화, 소형화 등의 측면에서 매우 큰 장점을 갖는다.
한편, 이러한 반도체 디바이스의 관통 전극 형성 방법은, 반도체 다이의 전면에 일정 깊이의 홀을 형성하는 단계, 상기 홀에 도전체를 충전하는 단계, 상기 반도체 다이의 후면을 상기 도전체가 노출되기 직전까지 백그라인딩하는 단계, 상기 반도체 다이의 후면을 식각하여 도전체를 노출시키는 단계, 상기 반도체 다이의 후면에 유전층을 형성하는 단계, 상기 유전층을 화학적 기계적 식각 방식으로 제거하여 상기 도전체의 일부 영역이 노출되도록 하는 단계로 이루어진다.
여기서, 유전층을 형성하고 도전체를 노출하는 공정을 통상 백사이드 프로세스라 하며, 이는 일반적으로 화학적 기계적 폴리싱(Chemical Mechanical Polishing) 방식으로 진행된다.
그런데, 이러한 백사이드 프로세스에서 화학적 기계적 폴리싱은 공정이 복잡할 뿐만 아니라 비용이 비싼 문제가 있다. 즉, 화학적 기계적 폴리싱은 연마제에 의한 화학적 반응 효과로 반도체 다이를 연마하는 것이므로 반도체 다이 표면의 유전층 및 금속의 형성 비율에 따라 폴리싱 레이트(polishing rate)에 상당한 차이가 발생하여 그 제어가 어렵다. 또한, 화학적 기계적 폴리싱은 오염 물질이 다량 발생하므로, 이러한 오염 물질을 제거하는 공정과, 또한 오염된 화학적 기계적 폴리싱 장치를 주기적으로 세척하여야 한다.
본 발명의 일 실시예는 화학적 기계적 폴리싱 공정없이 관통 전극을 노출시킬 수 있는 반도체 디바이스의 관통 전극 노출 방법 및 그 구조를 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법은 반도체 다이의 전면에 관통홀을 형성하고, 상기 관통홀에 절연층을 개재하여 관통 전극을 충전하며, 상기 관통 전극이 노출되기 직전까지 상기 반도체 다이의 후면을 백그라인딩하는 단계; 상기 반도체 후면을 식각하여 상기 관통 전극 및 절연층이 노출 및 돌출되도록 하는 단계; 상기 반도체 다이의 후면 및 절연층의 표면에 무기층을 형성하는 단계; 상기 관통 전극의 외측과 대응하는 상기 무기층의 표면에 유기층을 형성하는 단계; 및 상기 유기층을 마스크로 하여 상기 관통 전극의 상부와 대응하는 절연층 및 무기층을 식각하여 제거하는 단계를 포함한다.
상기 무기층은 질화막 및 산화막일 수 있다.
상기 유기층은 PBO(Poly Benz Oxazole), PI(polyimide) 또는 BCB(Benzo Cyclo Butene) 중 어느 하나일 수 있다.
상기 절연층 및 상기 무기층의 식각 단계에서 이용된 식각액은 상기 유기층의 식각률보다 상기 절연층 및 상기 무기층의 식각률이 더 클 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스의 관통 전극 노출 구조는 관통홀이 형성된 반도체 다이; 상기 관통홀에 절연층이 개재되어 충진되고, 상기 반도체 다이의 외측까지 돌출된 관통 전극; 상기 반도체 다이를 통해 돌출된 상기 관통 전극의 측면 및 상기 관통 전극 외측의 상기 반도체 다이의 표면을 덮는 무기층; 및, 상기 무기층의 표면을 덮되, 상기 관통 전극의 상면보다 낮은 높이를 갖는 유기층을 포함한다.
상기 관통 전극의 상면은 상부를 향해 돌출된 곡면 형태일 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법은 반도체 다이의 전면에 관통홀을 형성하고, 상기 관통홀에 절연층을 개재하여 관통 전극을 충전하며, 상기 관통 전극이 노출되기 직전까지 상기 반도체 다이의 후면을 백그라인딩하는 단계; 상기 반도체 다이의 후면을 식각하여 상기 관통 전극 및 절연층이 노출 및 돌출되도록 하는 단계; 상기 반도체 다이의 후면 및 절연층의 표면에 무기층을 형성하는 단계; 상기 관통 전극의 상부에 위치된 상기 절연층 및 상기 무기층을 레이저 빔으로 태워 제거하는 단계를 포함한다. 상기 무기층은 질화막 및 산화막일 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 관통 전극 노출 구조는 관통홀이 형성된 반도체 다이; 상기 관통홀에 절연층이 개재되어 충진되고, 상기 반도체 다이의 외측까지 돌출된 관통 전극; 및, 상기 반도체 다이를 통해 돌출된 상기 관통 전극의 상면, 측면 및 상기 관통 전극 외측의 상기 반도체 다이의 상면을 덮는 무기층을 포함하고, 상기 관통 전극의 상면과 대응되는 영역에 요홈이 형성되어 있되, 상기 요홈은 상기 무기층, 상기 절연층 및 상기 관통 전극의 표면이 제거되어 형성된 것일 수 있다. 상기 요홈의 폭은 상기 관통 전극의 폭보다 작을 수 있다.
본 발명의 일 실시예는 유전층으로서 식각률이 상이한 무기층과 유기층을 차례로 적층하고, 통상의 식각 공정을 이용하여 관통 전극을 노출시킴으로써, 화학적 기계적 폴리싱 공정없는 반도체 디바이스의 관통 전극 노출 방법 및 그 구조를 제공한다.
또한, 본 발명의 다른 실시예는 레이저 빔을 이용하여 관통 전극을 덮고 있는 유전층을 태워 제거하여 관통 전극을 노출시킴으로써, 화학적 기계적 폴리싱 공정없는 반도체 디바이스의 관통 전극 노출 방법 및 그 구조를 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 도시한 순서도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 순차적으로 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 도시한 순서도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 순차적으로 도시한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 도시한 순서도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법은 반도체 다이의 백그라인딩 단계(S11), 반도체 다이를 식각하는 제1식각 단계(S12), 상기 반도체 다이의 표면에 무기층을 증착하는 무기층 증착 단계(S13), 상기 무기층의 표면에 유기층을 증착하는 유기층 증착 단계(S14) 및 상기 무기층을 식각하는 제2식각 단계(S15)를 포함한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 순차적으로 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 다이의 백그라인딩 단계(S11)에서는, 반도체 다이(110)의 전면에 관통홀을 형성하고, 상기 관통홀에 절연층(120)을 개재하여 관통 전극(130)을 충전하며, 이후에 반도체 다이(110)의 후면을 일정 두께만큼 백그라인딩하여 제거한다. 그러나, 상기 백그라인딩에 의해 상기 관통 전극(130)은 아직 노출되지 않는다. 여기서, 상기 절연층은 통상의 산화막일 수 있다.
또한, 여기서 상기 반도체 다이(110)의 상면을 후면으로 정의하고, 상기 반도체 다이(110)의 하면을 전면으로 정의한다. 경우에 따라 반도체 다이(110)의 상면 및 후면이 같은 의미일 수 있고, 또한 반도체 다이(110)의 하면 및 전면이 같은 의미일 수 있다.
도 2b에 도시된 바와 같이, 반도체 다이를 식각하는 제1식각 단계(S12)에서는, 건식 식각 방식 또는 습식 식각 방식으로 상기 반도체 다이(110)의 후면(상면)을 일정 두께만큼 식각하여 제거한다. 물론, 이때 사용된 식각액은 절연층(120)과 반응하지 않고, 반도체 다이(110)의 주재료인 실리콘과만 반응한다. 이와 같이 하여, 반도체 다이(110)의 후면(상면)을 통해 절연층(120)으로 덮인 관통 전극(130)이 일정 길이 연장 및 돌출된다.
도 2c에 도시된 바와 같이, 상기 반도체 다이의 표면에 무기층을 증착하는 무기층 증착 단계(S13)에서는, 상기 반도체 다이(110)의 후면(상면) 및 상기 절연층(120)의 표면에 일정 두께의 무기층(140)을 형성한다. 여기서, 상기 무기층(140)은 상기 반도체 다이(110)의 후면(상면) 및 상기 절연층(120)의 표면을 따라 형성된 질화막(141) 및 상기 질화막(141)의 표면을 따라 형성된 산화막(142)을 포함한다. 물론, 본 발명은 상기 무기층(140)으로서 상기 질화막(141) 및 상기 산화막(142)을 한정하는 것은 아니다.
도 2d에 도시된 바와 같이, 상기 무기층의 표면에 유기층을 증착하는 유기층 증착 단계(S14)에서는, 상기 관통 전극(130) 및 절연층(120)의 외측과 대응하는 상기 무기층(140)의 표면에 일정 두께의 유기층(150)을 형성한다. 즉, 상기 관통 전극(130) 및 절연층(120)의 외측인 상기 반도체 다이(110)의 후면(상면)과 대응하는 영역에 일정 두께의 유기층(150)을 형성한다. 다시 설명하면, 상기 유기층(150)은 상기 관통 전극(130)의 상부 영역과 대응되는 무기층(140)의 상부에는 형성되지 않는다.
이러한 유기층(150)은 PBO(Poly Benz Oxazole), PI(polyimide), BCB(Benzo Cyclo Butene) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
도 2e에 도시된 바와 같이, 상기 무기층을 식각하는 제2식각 단계(S15)에서는, 상기 유기층(150)을 마스크로 하여 상기 관통 전극(130)의 상부와 대응하는 무기층(140) 및 절연층(120)을 차례로 식각하여 제거한다.
여기서, 상기 무기층(140) 및 상기 절연층(120)의 식각 단계에서 이용된 식각액은 상기 유기층(150)의 식각률보다 상기 무기층(140) 및 상기 절연층(120)의 식각률이 더 크다. 따라서, 상기 제2식각 단계에서 상기 유기층(150)은 거의 식각되지 않는 반면, 상기 유기층(150)을 통해 노출된 상기 무기층(140) 및 절연층(120)은 식각되어 제거된다. 이러한 공정에 의해 관통 전극(130)의 상면이 외부로 노출되며, 이때 상기 관통 전극(130)의 상면은 상부로 돌출된 곡면 형태를 한다. 즉, 상기 관통 전극(130)의 상면중 가장 높은 상면보다 상기 유기층(150)의 상면 높이가 상대적으로 더 낮다. 물론, 상기 관통 전극(130)의 측면에는 여전히 절연층(130) 및 무기층(140)이 잔존하고, 또한, 상기 관통 전극(130)의 외측에는 유기층(150)이 잔존한다.
이와 같이 하여, 본 발명은 유전층으로서 식각률이 상이한 무기층(140)과 유기층(150)을 차례로 증착하고, 이들을 통상의 식각 공정을 이용하여 제거하여 관통 전극(130)을 노출시킴으로써, 화학적 기계적 폴리싱 공정없는 반도체 디바이스의 관통 전극 노출 방법 및 그 구조를 제공한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 도시한 순서도이다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법은 반도체 다이의 백그라인딩 단계(S21), 반도체 다이를 식각하는 식각 단계(S22), 상기 반도체 다이의 표면에 무기층을 증착하는 무기층 증착 단계(S23) 및 상기 무기층을 레이저 빔으로 태워 제거하는 레이저 빔 조사 단계(S24)를 포함한다.
여기서, 반도체 다이(110)의 백그라인딩 단계(S21), 반도체 다이(110)를 식각하는 식각 단계(S22), 상기 반도체 다이(110)의 표면에 무기층(140)을 증착하는 무기층 증착 단계(S23)는 도 1, 도 2a 내지 도 2c 및 대응 설명과 동일하다.
따라서, 이하에서는 상기 레이저 빔 조사 단계(S24)를 중심으로 설명한다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 관통 전극 노출 방법을 순차적으로 도시한 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이, 레이저 빔 조사 단계(S24)에서는 상기 관통 전극(130)의 상부에 위치된 상기 무기층(140) 및 상기 절연층(120)을 차례로 레이저 빔으로 태워 제거함으로써, 상기 관통 전극(130)의 상면이 외부로 노출되도록 한다. 물론, 이때 상기 관통 전극(130)의 상면중 일부 영역도 레이저 빔으로 태워져 제거될 수 있다.
이와 같이 하여, 상기 관통 전극(130)의 상부에는 일정 깊이의 요홈(250)이 형성된다. 즉, 관통 전극(130)의 상면과 대응되는 영역에 요홈(250)이 형성되되, 이러한 요홈(250)은 상기 무기층(140), 상기 절연층(120) 및 상기 관통 전극(130)의 표면 일부가 제거되어 형성된다. 더불어, 상기 요홈(250)의 폭은 상기 관통 전극(130)의 폭보다 작게 형성될 수 있다. 좀더 구체적으로 설명하면, 상기 절연층(120) 및 무기층(140)은 상기 관통 전극(130)의 측면뿐만 아니라 상면 중 대향되는 양측부에도 형성되고, 상기 관통 전극(130)의 상면 중 대략 중심 영역의 절연층(120) 및 무기층(140)은 레이저 빔으로 태워져 제거됨으로써, 상기 관통 전극(130)의 상면 중 대략 중심 영역과 대응되는 영역에 요홈(250)이 형성된다.
한편, 이러한 공정에서 도 4a에 도시된 바와 같이 오프닝(opening)이 형성된 마스크(260)가 이용될 수 있다. 그러나, 본 발명에 이용된 마스크(260)의 비용은 화학적 기계적 폴리싱 장비에 비해 훨씬 저렴하므로, 결국 본 발명에 따른 반도체 디바이스의 관통 전극 노출 방법은 저렴하게 구현할 수 있다.
이와 같이 하여, 레이저 빔에 의해 관통 전극(130) 중 필요한 부분만 노출시킴으로써, 미세 피치를 갖는 반도체 디바이스를 제공한다. 즉, 상기 관통 전극(130)에 부착되는 솔더 범프 또는 솔더 볼을 미세하게 형성할 수 있음으로써, 파인 피치화된 반도체 디바이스를 구현하게 된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스의 관통 전극 노출 방법 및 그 구조를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110; 반도체 다이 120; 절연층
130; 관통전극 140; 무기층
141; 질화막 142; 산화막
150; 유기층 250; 요홈
260; 마스크

Claims (10)

  1. 반도체 다이의 전면에 관통홀을 형성하고, 상기 관통홀에 절연층을 개재하여 관통 전극을 충전하며, 상기 관통 전극이 노출되기 직전까지 상기 반도체 다이의 후면을 백그라인딩하는 단계;
    상기 반도체 후면을 식각하여 상기 관통 전극 및 절연층이 노출 및 돌출되도록 하는 단계;
    상기 반도체 다이의 후면 및 절연층의 표면에 무기층을 형성하는 단계;
    상기 관통 전극의 외측과 대응하는 상기 무기층의 표면에 유기층을 형성하는 단계; 및
    상기 유기층을 마스크로 하여 상기 관통 전극의 상부와 대응하는 절연층 및 무기층을 식각하여 제거하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 관통 전극 노출 방법.
  2. 제 1 항에 있어서,
    상기 무기층은 질화막 및 산화막인 것을 특징으로 하는 반도체 디바이스의 관통 전극 노출 방법.
  3. 제 1 항에 있어서,
    상기 유기층은 PBO(Poly Benz Oxazole), PI(polyimide) 또는 BCB(Benzo Cyclo Butene) 중 어느 하나인 것을 특징으로 하는 반도체 디바이스의 관통 전극 노출 방법.
  4. 제 1 항에 있어서,
    상기 절연층 및 상기 무기층의 식각 단계에서 이용된 식각액은 상기 유기층의 식각률보다 상기 절연층 및 상기 무기층의 식각률이 더 큰 것을 특징으로 하는 반도체 디바이스의 관통 전극 노출 방법.
  5. 관통홀이 형성된 반도체 다이;
    상기 관통홀에 절연층이 개재되어 충진되고, 상기 반도체 다이의 외측까지 돌출된 관통 전극;
    상기 반도체 다이를 통해 돌출된 상기 관통 전극의 측면 및 상기 관통 전극 외측의 상기 반도체 다이의 표면을 덮는 무기층; 및,
    상기 무기층의 표면을 덮되, 상기 관통 전극의 상면보다 낮은 높이를 갖는 유기층을 포함함을 특징으로 하는 반도체 디바이스의 관통 전극 노출 구조.
  6. 제 5 항에 있어서,
    상기 관통 전극의 상면은 상부를 향해 돌출된 곡면 형태인 것을 특징으로 하는 반도체 디바이스의 관통 전극 노출 구조.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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* Cited by examiner, † Cited by third party
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KR100654502B1 (ko) 2003-01-15 2006-12-05 세이코 엡슨 가부시키가이샤 반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법,회로 기판, 및 전자 기기
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