CN112018089B - 半导体电容器及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体电容器及其制作方法，电容器包括：导电基底，所述导电基底中形成有电容槽，所述电容槽包括主沟槽及多个横向凹入所述导电基底内的弧形凹槽；电容介质层，形成于所述导电基底表面及所述电容槽表面；上电极，形成于所述电容介质表面。本发明通过在钝化层中添加刻蚀剂对导电基底侧壁进一步刻蚀，使得电容槽侧壁具有多个具有一定尺寸大小的横向凹入导电基底中的弧形凹槽，该弧形凹槽可有效增加电容的实际面积，从而可以在增加电容槽深度的情况下，有效提高电容值，本发明的半导体电容器与现有的具有相同深度电容槽的电容器相比，电容值可增加1.5倍以上。

Description

半导体电容器及其制作方法
技术领域
本发明属于半导体集成电路设计制造领域，特别是涉及一种半导体电容器及其制作方法。
背景技术
目前，三维硅基电容器的电容密度可达到1.5uf/mm2左右，与传统的片式多层陶瓷电容器MLCC相当。现有的三维硅基电容器的发展方向是通过增加鳍形电容的高宽比来增加电容的有效面积。
现有的一种三维硅基电容器的制作方法如图1～图6所示，所述制作方法包括如下步骤：
步骤1)，提供一高导电率的硅衬底101，在所述硅衬底中刻蚀出高深宽比的电容孔102，所述高导电率的硅衬底作为电容器的下极板，如图1所示。
步骤2)，在所述硅衬底101及所述电容孔102的表面形成电容介质层103，如图2所示。
步骤3)，在所述电容孔102中填充导电材料104，作为电容器的上极板，如图3所示。
步骤4)，刻蚀去除多余的导电材料104，如图4所示。
步骤5)，沉积隔离层105，如图5所示。
步骤6)，在所述隔离层105中刻蚀出引出孔106，如图6所示。
上述的制作方法为了提高电容器的电容，电容孔102需要具有非常高的深宽比，如现有的电容孔的深宽比高达20，会大大提高刻蚀工艺的要求及难度，同时也会对后续填充导电材料104造成较大的困难，大大增加工艺成本，而且容易降低良率。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体电容器及其制作方法，用于解决现有技术中半导体电容器电容密度难以提高的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体电容器的制作方法，所述制作方法包括步骤：1)提供一导电基底，于所述导电基底上形成掩膜层，所述掩膜层具有刻蚀窗口；2)在所述导电基底中刻蚀第一槽，所述第一槽具有横向凹入所述导电基底内的第一弧形凹槽；3)于所述第一槽的表面形成钝化层，所述钝化层中含有刻蚀剂；4)藉由所述刻蚀窗口刻蚀以去除所述第一槽底部的钝化层，位于所述第一弧形凹槽内的钝化层保留；5)对所述第一深度槽底部下方进行刻蚀以形成第二槽，所述第二槽具有横向凹入所述导电基底内的第二弧形凹槽；6)重复进行步骤3)～步骤5)，以在所述导电基底中形成具有目标深度的电容槽，所述电容槽具有多个横向凹入所述导电基底内的弧形凹槽，所述环形凹槽中保留有所述钝化层；7)去除所述掩膜层及所述钝化层，在所述去除步骤中，所述钝化层中的所述刻蚀剂进一步对所述基底进行刻蚀，以增大所述弧形凹槽的尺寸；8)于所述电容槽表面及所述导电基底表面形成电容介质层，于所述电容介质层上形成上电极。
可选地，步骤2)中，在所述导电基底中刻蚀第一槽所采用的刻蚀气体包括SF6及He，其中，所述SF6的流量范围介于2sccm～20sccm之间，所述He的流量范围介于20sccm～100sccm之间，最高射频功率介于300watts～2000watts之间，偏压介于100V～200V之间，压强介于20mTorr～50mTorr之间，刻蚀时间介于30s～150s之间。
可选地，步骤3)中，所述刻蚀剂包括C-H-F、C-H-Cl及C-H-Br中的一种或两种以上的组合。
可选地，步骤3)中，于所述第一槽的表面形成钝化层所采用的气源包括SF6及C4F8，其中，所述SF6的流量介于25sccm～80sccm之间，所述C4F8的流量介于25sccm～80sccm之间，最高射频功率介于300watts～2000watts之间，偏压介于50V～100V之间，压强介于20mTorr～50mTorr之间，沉积时间介于2s～15s之间。
可选地，步骤3)中，于所述第一槽的表面形成钝化层所采用的气源包括CH2F2及Cl2，其中，所述CH2F2的流量介于15sccm～60sccm之间，所述Cl2的流量介于12sccm～50sccm之间，最高射频功率介于300watts～800watts之间，偏压介于50V～100V之间，压强介于20mTorr～50mTorr之间，沉积时间介于2s～15s之间。
可选地，步骤4)采用等离子体灰化工艺去除所述第一深度槽底部的钝化层，所述等离子体灰化工艺所采用的等离子包括氧等离子体及氟等离子体中的一种。
可选地，步骤7)增大所述弧形凹槽的尺寸后，所述弧形凹槽的宽度为所述刻蚀窗口的宽度的2％～25％之间。
可选地，步骤7)中，去除所述掩膜层及所述钝化层所采用的等离子体包括氧等离子体。
可选地，所述电容槽中的多个弧形凹槽之间具有间距。
可选地，所述电容槽中的多个弧形凹槽为连续分布。
本发明还提供一种半导体电容器，所述半导体电容器包括：导电基底，所述导电基底中形成有电容槽，所述电容槽包括主沟槽及多个横向凹入所述导电基底内的弧形凹槽；电容介质层，形成于所述导电基底表面及所述电容槽表面；上电极，形成于所述电容介质表面。
可选地，所述弧形凹槽的宽度为所述主沟槽的宽度的2％～25％之间。
可选地，所述弧形凹槽的宽度为所述主沟槽的宽度的10％～25％之间。
可选地，所述电容槽中的多个弧形凹槽之间具有间距。
可选地，所述电容槽中的多个弧形凹槽为连续分布。
如上所述，本发明的半导体电容器及其制作方法，具有以下有益效果：
本发明通过在钝化层中添加刻蚀剂对导电基底侧壁进一步刻蚀，使得电容槽侧壁具有多个具有一定尺寸大小的横向凹入导电基底中的弧形凹槽，该弧形凹槽可有效增加电容的实际面积，从而可以在增加电容槽深度的情况下，有效提高电容值，本发明的半导体电容器与现有的具有相同深度电容槽的电容器相比，电容值可增加1.5倍以上。
附图说明
图1～图6显示为一种电容器的制作方法各步骤所呈现的结构示意图。
图7～图14显示为本发明的半导体电容器的制作方法各步骤所呈现的结构示意图。
元件标号说明
201 导电基底
202 掩膜层
203 刻蚀窗口
204 第一槽
205 第一弧形凹槽
206 钝化层
207 第二槽
208 电容槽
301 电容介质层
302 上电极
303 隔离介质层
304 下电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图7～图14所示，本实施例提供一种半导体电容器的制作方法，所述制作方法包括步骤：
如图7所示，首先进行步骤1)，提供一导电基底201，于所述导电基底201上形成掩膜层202，所述掩膜层202具有刻蚀窗口203。
所述导电基底201可以为掺杂多晶硅等具有良好导电率的材料，所述掩膜层202可以为光刻胶等材料，通过显影曝光工艺形成所述刻蚀窗口203。所述刻蚀窗口203的形成可以为圆形、矩形等，具体可依据实际需求进行选择，并不限于此处所列举的示例。
如图8所示，然后进行步骤2)，在所述导电基底201中刻蚀第一槽204，所述第一槽204具有横向凹入所述导电基底201内的第一弧形凹槽205。
例如，步骤2)中，在所述导电基底201中刻蚀第一槽204所采用的刻蚀气体包括SF6及He，其中，所述SF6的流量范围介于2sccm～20sccm之间，所述He的流量范围介于20sccm～100sccm之间，最高射频功率介于300watts～2000watts之间，偏压介于100V～200V之间，压强介于20mTorr～50mTorr之间，刻蚀时间介于30s～150s之间。
如图9所示，接着进行步骤3)，于所述第一槽204的表面形成钝化层206，所述钝化层206中含有刻蚀剂，所述刻蚀剂填入所述弧形凹槽中，在后续工艺会进一步刻蚀所述弧形凹槽，以增加其尺寸。
例如，步骤3)中，所述刻蚀剂包括C-H-F、C-H-Cl及C-H-Br中的一种或两种以上的组合。
在本实施例中，所述刻蚀剂为C-H-F，具体地，于所述第一槽204的表面形成钝化层206所采用的气源包括SF6及C4F8，其中，所述SF6的流量介于25sccm～80sccm之间，所述C4F8的流量介于25sccm～80sccm之间，最高射频功率介于300watts～2000watts之间，偏压介于50V～100V之间，压强介于20mTorr～50mTorr之间，沉积时间介于2s～15s之间。
如图10所示，接着进行步骤4)，藉由所述刻蚀窗口203刻蚀以去除所述第一槽204底部的钝化层206，位于所述第一弧形凹槽205内的钝化层206保留。
例如，步骤4)可以采用等离子体灰化工艺去除所述第一深度槽底部的钝化层206，所述等离子体灰化工艺所采用的等离子包括氧等离子体及氟等离子体中的一种。
如图11所示，然后进行步骤5)，对所述第一深度槽底部下方进行刻蚀以形成第二槽207，所述第二槽207具有横向凹入所述导电基底201内的第二弧形凹槽。
例如，步骤5)中，对所述第一深度槽底部下方进行刻蚀以形成第二槽207所采用的刻蚀气体包括SF6及He，其中，所述SF6的流量范围介于2sccm～20sccm之间，所述He的流量范围介于20sccm～100sccm之间，最高射频功率介于300watts～2000watts之间，偏压介于100V～200V之间，压强介于20mTorr～50mTorr之间，刻蚀时间介于30s～150s之间。
如图12所示，接着进行步骤6)，重复进行步骤3)～步骤5)，以在所述导电基底201中形成具有目标深度的电容槽208，所述电容槽208具有多个横向凹入所述导电基底201内的弧形凹槽，所述环形凹槽中保留有所述钝化层206。所述重复次数可依据所需要的电容槽208深度选定，例如，重复的次数可以为10～30次等，且并不限于此处所举示例。
如图13所示，然后进行步骤7)，去除所述掩膜层202及所述钝化层206，在所述去除步骤中，所述钝化层206中的所述刻蚀剂进一步对所述基底进行刻蚀，以增大所述弧形凹槽的尺寸。
具体地，步骤7)中，去除所述掩膜层202及所述钝化层206所采用的等离子体包括氧等离子体。步骤7)增大所述弧形凹槽的尺寸后，所述弧形凹槽的宽度可以为所述刻蚀窗口203的宽度的2％～25％之间。进一步地，所述弧形凹槽的宽度为所述主沟槽的宽度的10％～25％之间，从而可更大程度提高电容槽208的实际面积。
所述电容槽208中的多个弧形凹槽之间可以具有间距。或者，所述电容槽208中的多个弧形凹槽为连续分布。在本实施例中，所述电容槽208中的多个弧形凹槽为连续分布，从而可更大限度的提高电容槽208的实际面积，增大后续制作电容器的电容值。
如图14所示，最后进行步骤8)，于所述电容槽208表面及所述导电基底201表面形成电容介质层301，于所述电容介质层301上形成上电极302，并在所述上电极302上形成隔离介质层303，以及在所述隔离介质层中形成接触孔，以及于所述导电基底201下表面形成下电极304。
具体地，可以采用如原子层沉积工艺(ALD)等于所述电容槽208表面及所述导电基底201表面形成电容介质层301，以使得所述电容介质层301良好覆盖所述弧形凹槽。所述电容介质层301可以为二氧化硅层、氮氧化硅层、高k介质层等。
如图14所示，本实施例还提供一种半导体电容器，所述半导体电容器包括：导电基底201，所述导电基底201中形成有电容槽208，所述电容槽208包括主沟槽及多个横向凹入所述导电基底201内的弧形凹槽；电容介质层301，形成于所述导电基底201表面及所述电容槽208表面；上电极302，形成于所述电容介质表面。
所述弧形凹槽的宽度可以为所述主沟槽的宽度的2％～25％之间。进一步地，所述弧形凹槽的宽度为所述主沟槽的宽度的10％～25％之间，从而可更大程度提高电容槽208的实际面积。
所述电容槽208中的多个弧形凹槽之间可以具有间距。或者，所述电容槽208中的多个弧形凹槽为连续分布。在本实施例中，所述电容槽208中的多个弧形凹槽为连续分布，从而可更大限度的提高电容槽208的实际面积，增大后续制作电容器的电容值。
本发明通过在钝化层206中添加刻蚀剂对导电基底201侧壁进一步刻蚀，使得电容槽208侧壁具有多个具有一定尺寸大小的横向凹入导电基底201中的弧形凹槽，该弧形凹槽可有效增加电容的实际面积，从而可以在增加电容槽208深度的情况下，有效提高电容值，本发明的半导体电容器与现有的具有相同深度电容槽208的电容器相比，电容值可增加1.5倍以上。
实施例2
本实施例提供一种半导体电容器及其制作方法，其基本步骤及结构与实施例1基本相同，其中，与实施例1的不同之处在于：步骤3)中，所述刻蚀剂包括C-H-F及C-H-Cl的组合。于所述第一槽204的表面形成钝化层206所采用的气源包括CH2F2及Cl2，其中，所述CH2F2的流量介于15sccm～60sccm之间，所述Cl2的流量介于12sccm～50sccm之间，最高射频功率介于300watts～800watts之间，偏压介于50V～100V之间，压强介于20mTorr～50mTorr之间，沉积时间介于2s～15s之间。本实施例可进一步增加刻蚀剂对导电基底201横向刻蚀的能力，从而获得更大面积的弧形凹槽。
如上所述，本发明的半导体电容器及其制作方法，具有以下有益效果：
本发明通过在钝化层206中添加刻蚀剂对导电基底201侧壁进一步刻蚀，使得电容槽208侧壁具有多个具有一定尺寸大小的横向凹入导电基底201中的弧形凹槽，该弧形凹槽可有效增加电容的实际面积，从而可以在增加电容槽208深度的情况下，有效提高电容值，本发明的半导体电容器与现有的具有相同深度电容槽208的电容器相比，电容值可增加1.5倍以上。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体电容器的制作方法，其特征在于，所述制作方法包括步骤：
1)提供一导电基底，于所述导电基底上形成掩膜层，所述掩膜层具有刻蚀窗口；
2)在所述导电基底中刻蚀第一槽，所述第一槽具有横向凹入所述导电基底内的第一弧形凹槽；
3)于所述第一槽的表面形成钝化层，所述钝化层中含有刻蚀剂；
4)藉由所述刻蚀窗口刻蚀以去除所述第一槽底部的钝化层，位于所述第一弧形凹槽内的钝化层保留；
5)对所述第一弧形凹槽底部下方进行刻蚀以形成第二槽，所述第二槽具有横向凹入所述导电基底内的第二弧形凹槽；
6)重复进行步骤3)～步骤5)，以在所述导电基底中形成具有目标深度的电容槽，所述电容槽具有多个横向凹入所述导电基底内的弧形凹槽，所述弧形凹槽中保留有所述钝化层；
7)去除所述掩膜层及所述钝化层，在去除所述掩膜层及所述钝化层的步骤中，所述钝化层中的所述刻蚀剂进一步对所述基底进行刻蚀，以增大所述弧形凹槽的尺寸；
8)于所述电容槽表面及所述导电基底表面形成电容介质层，于所述电容介质层上形成上电极。
2.根据权利要求1所述的半导体电容器的制作方法，其特征在于：步骤2)中，在所述导电基底中刻蚀第一槽所采用的刻蚀气体包括SF6及He，其中，所述SF6的流量范围介于2sccm～20sccm之间，所述He的流量范围介于20sccm～100sccm之间，最高射频功率介于300watts～2000watts之间，偏压介于100V～200V之间，压强介于20mTorr～50mTorr之间，刻蚀时间介于30s～150s之间。
3.根据权利要求1所述的半导体电容器的制作方法，其特征在于：步骤3)中，所述刻蚀剂包括C-H-F、C-H-Cl及C-H-Br中的一种或两种以上的组合。
4.根据权利要求1所述的半导体电容器的制作方法，其特征在于：步骤3)中，于所述第一槽的表面形成钝化层所采用的气源包括SF6及C4F8，其中，所述SF6的流量介于25sccm～80sccm之间，所述C4F8的流量介于25sccm～80sccm之间，最高射频功率介于300watts～2000watts之间，偏压介于50V～100V之间，压强介于20mTorr～50mTorr之间，沉积时间介于2s～15s之间。
5.根据权利要求1所述的半导体电容器的制作方法，其特征在于：步骤3)中，于所述第一槽的表面形成钝化层所采用的气源包括CH2F2及Cl2，其中，所述CH2F2的流量介于15sccm～60sccm之间，所述Cl2的流量介于12sccm～50sccm之间，最高射频功率介于300watts～800watts之间，偏压介于50V～100V之间，压强介于20mTorr～50mTorr之间，沉积时间介于2s～15s之间。
6.根据权利要求1所述的半导体电容器的制作方法，其特征在于：步骤4)采用等离子体灰化工艺去除所述第一槽底部的钝化层，所述等离子体灰化工艺所采用的等离子包括氧等离子体及氟等离子体中的一种。
7.根据权利要求1所述的半导体电容器的制作方法，其特征在于：步骤7)增大所述弧形凹槽的尺寸后，所述弧形凹槽的宽度为所述刻蚀窗口的宽度的2％～25％之间。
8.根据权利要求1所述的半导体电容器的制作方法，其特征在于：步骤7)中，去除所述掩膜层及所述钝化层所采用的等离子体包括氧等离子体。
9.根据权利要求1所述的半导体电容器的制作方法，其特征在于：所述电容槽中的多个弧形凹槽之间具有间距。
10.根据权利要求1所述的半导体电容器的制作方法，其特征在于：所述电容槽中的多个弧形凹槽为连续分布。
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