KR100707666B1 - 금속-절연체-금속 캐패시터의 제조방법 - Google Patents

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Abstract

본 발명은 금속-절연체-금속 구조의 캐패시터를 제조하는 방법에 관한 것이다.
본 발명에 따른 금속-절연체-금속 구조의 캐패시터를 형성하는 방법은 금속의 하부전극막, 절연체 및 금속의 상부전극막을 순차적으로 형성하는 제1 단계와, 상기 상부전극막 위에 제1 포토 레지스트 패턴을 형성하고 상기 제1 포토 레지스트 패턴을 이용하여 상기 상부전극막을 식각하되 상기 상부전극막의 식각에 따라 노출되는 상기 절연체를 일부 깊이 만큼 식각하여 상부전극을 형성하는 제2 단계와, 상기 상부전극 및 상기 절연체의 일부를 덮도록 제2 포토 레지스트 패턴을 형성하고 상기 제2 포토 레지스트 패턴을 이용하여 상기 하부전극막 위에 노출된 잔존하는 상기 절연체를 선택적으로 식각하되 상기 절연체에 대한 상기 하부전극막의 식각 선택비가 큰 식각제를 사용하여 상기 절연체를 선택적으로 식각하는 제3 단계와, 상기 하부전극막을 선택적으로 식각하여 하부전극을 형성하는 제4 단계를 포함하는 금속-절연체-금속 캐패시터 제조방법에 관한 것이다.
이처럼 절연체와 하부전극을 각각 식각함으로써 식각물질의 차이에 따른 식각 불균형을 해소하여, 궁극적으로 웨이퍼의 표면 위치에 따른 식각 불균형으로 인한 메탈 브릿지 현상을 제거할 수 있다.
MIM 캐패시터, 메탈 브릿지

Description

금속-절연체-금속 캐패시터의 제조방법{Method for Fabricating of MIM Capacitor}
도 1은 식각 불균형으로 인한 메탈 브릿지 현상을 나타내는 단면도.
도 2a 및 2b는 웨이퍼의 위치에 따른 식각 불균형 현상을 전자현미경을 통해 관찰한 것을 나타내는 도면.
도 3a 내지 도 3e는 본 발명의 실시예에 의한 금속-절연체-금속 캐패시터를 제조하는 방법을 나타내는 단면도.
도 4a 및 도 4b는 본 발명에 의한 캐패시터를 전자현미경을 통하여 관찰한 것을 나타내는 도면.
<도면에 사용된 참조 번호의 설명>
32 : 산화막 34 : 하부전극막
4, 34a : 하부전극 6, 36 : 절연체
38 : 상부전극막 38a : 상부전극
41,43 : 포토레지스트 패턴
본 발명은 캐패시터의 제조방법에 관한 것으로, 특히 메탈 브릿지 현상을 방지할 수 있는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 캐패시터의 제조방법에 관한 것이다.
캐패시터는 반도체 소자에서 전하를 축적하기 위해 광범위하게 이용되는 소자로서, 기본적으로 절연체에 의해 분리되는 두 개의 도전판을 포함한다.
이러한 캐패시터는 크게 폴리 실리콘 사이에 절연체가 형성되어 있는 폴리-절연체-폴리(Poly-Insulator-Poly;PIP) 구조의 캐패시터와 금속 사이에 절연체가 형성되어 있는 금속-절연체-금속(Metal-Insulator-Metal;이하 MIM) 구조의 캐패시터로 구분된다.
근래 고주파 소자의 증가로 RC 지연(RC delay)에 의한 소자 특성의 영향에 따라 전기적 특성이 좋은 금속의 사용이 요구되면서 MIM 캐패시터가 보편적으로 사용되고 있다.
MIM 캐패시터를 제조하는 방법을 간략히 설명하면, 산화막 위에 하부전극막과 절연체 및 상부전극막을 형성한 다음에 절연체 및 상부전극막을 선택적으로 식각하여 상부전극을 형성한다. 이때 절연체는 완전히 식각되지 않는다. 이어서, 하부전극막을 선택적으로 식각하여 하부전극을 형성한다. 하부전극막을 식각하는 과정에는 상부전극의 형성시 완전히 식각되지 않은 절연체도 같이 식각한다.
하부전극막을 식각하는 과정에서는 이처럼 절연체도 같이 식각을 하기 때문에 식각하는 물질의 이질성으로 인하여 식각의 불균형이 발생한다.
이러한 식각 불균형은 웨이퍼 표면의 위치에 따라서 그 정도가 심해진다. 즉 , 식각이 잘 이루어지는 웨이퍼의 중심부근에서는 하부전극의 식각이 완전히 이루어진 상태에서도 웨이퍼의 가장자리는 하부전극의 식각이 완전히 이루어지지 않은 상태로 남는다.
식각 공정의 종료는 웨이퍼의 중심 부분의 식각 여부를 판단하여 전체의 식각공정을 중단하고 다음 공정으로 진행하기 때문에, 웨이퍼의 중심부분이 식각된 상태에서 가장자리는 완전히 식각이 이루어지지 않은 상태로 종료한다.
결국, 도 1과 같이, 절연체(6)와 하부전극막(4)을 식각하는 과정에서 웨이퍼의 가장자리에서는 하부전극막(4)이 완전히 식각되지 않고 남게 되어, 도1 의 점선원 영역에서 보는 것처럼 하부전극막(4)이 서로 연결되는 메탈 브릿지 현상이 발생한다.
이는 도 2a 및 도 2b처럼 전자 현미경(SEM)을 통하여 웨이퍼를 관찰한 사진을 통하여 명확히 알 수 있다.
도 2a 의 A 와 같이 웨이퍼의 중앙 부분에서의 식각 여부를 판단하여 식각 공정을 종료한 시점에서는 도 2b 의 A'영역과 같이 웨이퍼 가장자리에서 하부전극막이 완전히 식각되지 않는 것을 볼 수 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 식각시 발생하는 불균형을 해소하여 메탈 브릿지 현상을 개선하기 위한 MIM 캐패시터 제조방법을 제공하는 것이 목적이다.
이러한 목적을 달성하기 위하여, 본 발명에 따른 MIM 구조의 캐패시터를 형성하는 방법은 금속의 하부전극막, 절연체 및 금속의 상부전극막을 순차적으로 형성하는 제1 단계와, 상기 상부전극막 위에 제1 포토 레지스트 패턴을 형성하고 상기 제1 포토 레지스트 패턴을 이용하여 상기 상부전극막을 식각하되 상기 상부전극막의 식각에 따라 노출되는 상기 절연체를 일부 깊이 만큼 식각하여 상부전극을 형성하는 제2 단계와, 상기 상부전극 및 상기 절연체의 일부를 덮도록 제2 포토 레지스트 패턴을 형성하고 상기 제2 포토 레지스트 패턴을 이용하여 상기 하부전극막 위에 노출된 잔존하는 상기 절연체를 선택적으로 식각하되 상기 절연체에 대한 상기 하부전극막의 식각 선택비가 큰 식각제를 사용하여 상기 절연체를 선택적으로 식각하는 제3 단계와, 상기 하부전극막을 선택적으로 식각하여 하부전극을 형성하는 제4 단계를 포함하는 금속-절연체-금속 캐패시터 제조방법에 관한 것이다.
절연체는 5mT~20mT의 압력으로 10sccm~100sccm 유량의 아르곤 및 5sccm~20sccm 유량의 불화메탄을 사용하여 식각한다.
하부전극막은 5mT~20mT의 압력으로, 10sccm~100sccm 유량의 염소와 10sccm~100sccm유량의 삼-염화붕소를 사용하여 식각한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3a 내지 도 4b는 본 발명에 따른 MIM 캐패시터를 형성하는 방법을 나타내는 단면도이다.
본 발명의 실시예에 의한 MIM 캐패시터를 제조하는 방법은 먼저 도 4a처럼 이미 형성된 다른 패턴과 전기적으로 차단하기 위한 절연막(32) 상에 하부전극막(34), 절연체(36) 및 상부전극막(38)을 순차적으로 형성한다.
이어서, 도 3b처럼 상부전극막(38) 상에 제1 포토레지스트 패턴(41)을 형성한다.
제1 포토레지스트 패턴(41)을 마스크로 하여 상부전극막(38) 및 절연체(36)를 선택적으로 식각하여 도 3c처럼 상부전극(38a)을 형성한다. 이때 식각되는 영역 의 절연체(36)는 모두 식각되는 것이 아니라 도면과 같이 일부가 남는다.
이후, 도 3d와 같이 상부전극(38a) 및 절연체(36) 위에 제2 포토레지스트 패턴(43)을 형성하고, 제2 포토레지스트 패턴(43)을 마스크로 하여 절연체(36) 및 하부전극막(34)을 선택적으로 식각하여 도 3e와 같이 하부전극(34a)을 형성함으로써 MIM 구조의 캐패시터를 완성한다
이 때, 절연체(36) 및 하부전극막(34)을 식각하는 공정은 절연체(36)를 식각하는 공정과 하부전극막(34)을 식각하는 공정으로 구분된다. 절연체(36)만을 선택적으로 식각하고 이후에 하부전극막(34)을 식각하여 식각의 불균형으로 인한 문제점을 해결할 수 있다. 다시 말해, 절연체(36)에 대한 하부전극막(34)은 물질의 차이에 따라 식각 불균형이 일어나는데 이러한 식각 대상이 다른 물질을 동시에 식각하는 과정에서는 웨이퍼 표면의 위치에 따라서 식각 불균형이 더 심해지기 때문에, 절연체(36)와 하부전극막(34)을 각각 식각함으로써 식각 불균형을 해소할 수 있다.
절연체(36)를 식각하는 식각제로는 아르곤(Ar)과 불화메탄(CHF3)을 사용한다. 구체적인 식각 조건을 살펴보면 압력은 5mT~20mT이고, 아르곤(Ar)의 유량은 10sccm~100sccm, 불화메탄(CHF3)의 유량은 5sccm~20sccm이다.
이와 같은 식각공정은 하부전극막(34)의 식각비를 크게 하기 때문에 하부전극막(34)은 식각되지 않으면서 절연체(36) 만을 효율적으로 식각할 수 있다.
절연체(36)만을 선택적으로 식각한 다음에는 하부전극막(34)을 식각한다. 하부전극막(34)은 염소(Cl2) 및 삼-염화붕소(BCl3)를 이용하여 식각한다. 이 때 식각 조건으로는 염소(Cl2)의 유량은 10sccm~100sccm, 삼-염화붕소(BCl3)의 유량은 10sccm~100sccm이고, 압력은 5mT~20mT이 되도록 한다.
이처럼 절연체(36)와 하부전극막(34)을 식각하는 과정을 분리하면 물질차이에 의해 발생하는 식각의 불균형을 해소할 수 있다.
이러한 절연체(36)의 식각공정 이후에 하부전극(34)을 식각하면 식각의 불균형을 해소하여 웨이퍼상의 모든 영역에서 균일한 식각을 할 수 있어서, 종래의 웨이퍼의 가장자리에서 발생하는 메탈 브릿지 현상을 제거할 수 있다.
메탈 브릿지 현상이 개선된 것은 전자현미경을 통해 관찰한 사진인 도 4a 및 도 4b를 살펴보면 더욱 명확해진다.
본 발명의 기술에 따른 MIM 캐패시터는 종래와는 다르게 웨이퍼의 중심부분의 식각이 완료(도 4a의 B영역)된 시점에서 웨이퍼의 가장자리 부분도 식각이 완료(도 4b의 B영역)되기 때문에 식각의 불균형으로 인한 메탈 브릿지 현상을 해소할 수 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 MIM 캐패시터의 제조방법에 의하면 식각 불균형으로 인하여 웨이퍼의 가장자리에서 발생하는 메탈 브릿지 현상을 개선할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 이를 위해 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽 게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (4)

  1. 금속의 하부전극막, 절연체 및 금속의 상부전극막을 순차적으로 형성하는 제1 단계와,
    상기 상부전극막 위에 제1 포토 레지스트 패턴을 형성하고 상기 제1 포토 레지스트 패턴을 이용하여 상기 상부전극막을 식각하되 상기 상부전극막의 식각에 따라 노출되는 상기 절연체를 일부 깊이 만큼 식각하여 상부전극을 형성하는 제2 단계와,
    상기 상부전극 및 상기 절연체의 일부를 덮도록 제2 포토 레지스트 패턴을 형성하고 상기 제2 포토 레지스트 패턴을 이용하여 상기 하부전극막 위에 노출된 잔존하는 상기 절연체를 선택적으로 식각하되 상기 절연체에 대한 상기 하부전극막의 식각 선택비가 큰 식각제를 사용하여 상기 절연체를 선택적으로 식각하는 제3 단계와,
    상기 하부전극막을 선택적으로 식각하여 하부전극을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 제3 단계는 10sccm~100sccm 유량의 아르곤 및 5sccm~20sccm 유량의 불화메탄을 사용하는 것을 특징으로 금속-절연체-금속 캐패시터 제조방법.
  3. 제1항에 있어서,
    상기 제3 단계는 5mT~20mT의 압력으로 식각되는 것을 특징으로 하는 금속-절연체-금속 캐패시터 제조방법.
  4. 제1항에 있어서,
    상기 제4 단계는 5mT~20mT의 압력으로, 10sccm~100sccm 유량의 염소와 10sccm~100sccm 유량의 삼-염화붕소를 사용하여 식각하는 것을 특징으로 하는 금속-절연체-금속 캐패시터의 제조방법.
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* Cited by examiner, † Cited by third party
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