CN116544283A - 嵌入式电容器及嵌入式电容器的制作方法 - Google Patents
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Abstract
本发明公开了一种嵌入式电容器及嵌入式电容器的制作方法，所述嵌入式电容器包括：衬底，所述衬底的一个表面内具有多个沟槽，所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层；第一电极层，位于所述介质层表面上且覆盖所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面；第二电极层，嵌入所述衬底的预选的沟槽内且与所述沟槽的底部、侧壁接触；所述第一电极层和所述第二电极层之间电学绝缘。该嵌入式电容器，通过在衬底的预选的沟槽内嵌入与第一电极层绝缘且与衬底连接的第二电极层，再通过第二电极层引出衬底电极，既降低了衬底端电极的电阻率，进而降低了电容器的ESR，又不需要背面减薄、离子注入、合金化等额外工艺或设备。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种嵌入式电容器及嵌入式电容器的制作方法。
背景技术
电容器是电子线路中常用的基本元件，用来实现储能、滤波、旁路、耦合、去耦等功能。与传统的电容(比如钽电容和多层陶瓷电容(MLCC，Multilayer Ceramic Capacitor))相比，硅电容因采用硅材料具有更好的稳定性。同时硅电容采用MOS(Metal-Oxide-Semiconductor Field-Effect Transistor,金氧半场效晶体管)工艺具有更小的尺寸和更大的容值。在电性上其具有更低的等效串联电阻(ESR，Equivalent Series Resistance)和等效串联电感(ESL，Equivalent Series inductance)，从而在高频高速应用方面有着更低的插损和更好的性能，适用于手机、通信、汽车、医疗、航空航天等领域，随着技术与市场的发展其应用范围不断扩展。
电容器的ESR越低电容器在电路中的表现就越接近理想情况，特别在高频方面的应用，比如最大输出功率会随ESR的增加迅速衰减，用在滤波电路时ESR越小则衰减率越接近理想值。目前衬底端电极的引出方式主要有两种：一是通过正面的硅体连出，其电阻率比较高(通常在100Ω·m(欧姆米)左右)，从而ESR比较高；另一种是通过背面的金属引出，电阻率小，ESR比较低，但工艺复杂成本高，涉及到背面减薄、离子注入、合金化等额外工艺，往往还需要专有设备。
发明内容
本发明要解决的技术问题是为了克服现有技术中电容器衬底电极的引出方式要么电阻率较高、要么工艺过于复杂的缺陷，提供一种嵌入式电容器及嵌入式电容器的制作方法。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种嵌入式电容器，所述嵌入式电容器包括：
衬底，所述衬底的一个表面内具有多个沟槽，所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层；
第一电极层，位于所述介质层表面上且覆盖所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面；
第二电极层，嵌入所述衬底的预选的沟槽内且与所述沟槽的底部、侧壁接触；所述第一电极层和所述第二电极层之间电学绝缘。
较佳地，所述预选的沟槽位于所述介质层两侧或四周的衬底内；和/或，
所述第一电极层和所述第二电极层之间具有第一阻挡层以使所述第一电极层和所述第二电极层之间电学绝缘。
较佳地，所述嵌入式电容器还包括：
第一金属层，位于所述第一电极层的表面上，用于引出所述第一电极层；
第二金属层，位于所述第二电极层的表面上，用于引出所述第二电极层；
所述第一金属层和所述第二金属层之间电学绝缘。
较佳地，所述第一金属层和所述第二金属层之间具有第二阻挡层以使所述第一金属层和所述第二金属层之间电学绝缘。
较佳地，所述嵌入式电容器包括硅电容器；
所述衬底包括硅衬底。
本发明还提供一种嵌入式电容器的制作方法，所述制作方法用于制作如上所述的嵌入式电容器；所述制作方法包括：
在所述衬底的一个表面内形成具有预设的深宽比的多个沟槽；
在所述预选的沟槽之外的多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层；
在所述介质层的表面上生长和/或淀积所述第一电极层，并在所述预选的沟槽内生长和/或淀积所述第二电极层；
在所述第一电极层和所述第二电极层之间形成第一阻挡层。
较佳地，在所述预选的沟槽之外的多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层的步骤包括：
在所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层；
去除所述预选的沟槽的底部、侧壁以及相邻的衬底的表面时的介质层。
较佳地，在所述介质层的表面上生长和/或淀积所述第一电极层，并在所述预选的沟槽内生长和/或淀积所述第二电极层的步骤包括：
在所述介质层的表面上和所述预选的沟槽的底部、侧壁以及相邻的衬底的表面上生长和/或淀积电极层；
去除所述预选的沟槽的相邻衬底上方的电极层以形成所述第一电极层和所述第二电极层。
较佳地，在去除所述预选的沟槽的相邻衬底上方的电极层以形成所述第一电极层和所述第二电极层的步骤之前，所述制作方法还包括：
在所述电极层上生长和/或淀积刻蚀阻挡层；
去除所述第二电极层上方的刻蚀阻挡层和所述第一电极层上方的部分刻蚀阻挡层以形成第二阻挡层。
较佳地，在形成第一阻挡层的步骤之后，所述制作方法还包括：
在所述第二阻挡层之间形成第一金属层和第二金属层。
本发明还提供一种嵌入式电容器的制作系统，所述制作系统用于制作如上所述的嵌入式电容器；所述制作系统包括：
沟槽形成模块，用于在所述衬底的一个表面内形成具有预设的深宽比的多个沟槽；
介质层形成模块，用于在所述预选的沟槽之外的多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层；
电极层形成模块，用于在所述介质层的表面上生长和/或淀积所述第一电极层，并在所述预选的沟槽内生长和/或淀积所述第二电极层；
阻挡层形成模块，用于在所述第一电极层和所述第二电极层之间形成第一阻挡层。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的嵌入式电容器的制作方法。
本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的嵌入式电容器的制作方法。
本发明的积极进步效果在于：
本发明提供的嵌入式电容器，通过在衬底的预选的沟槽内嵌入与第一电极层绝缘且与衬底连接的第二电极层，再通过第二电极层引出衬底电极，既降低了衬底端电极的电阻率，进而降低了电容器的ESR，又不需要背面减薄、离子注入、合金化等额外工艺或设备，具有较低的成本。
附图说明
为了更清楚地说明本说明书实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本说明书的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本说明书应用于其它类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
图1为本发明实施例1中的嵌入式电容器的结构示意图。
图2为本发明实施例2中的嵌入式电容器的制作方法的第一流程图。
图3为本发明实施例2中嵌入式电容器在制作过程中的第一结构示意图。
图4为本发明实施例2中的嵌入式电容器的制作方法的第二流程图。
图5为本发明实施例2中嵌入式电容器在制作过程中的第二结构示意图。
图6为本发明实施例2中嵌入式电容器在制作过程中的第三结构示意图。
图7为本发明实施例2中嵌入式电容器在制作过程中的第四结构示意图。
图8为本发明实施例2中嵌入式电容器在制作过程中的第五结构示意图。
图9为本发明实施例2中嵌入式电容器在制作过程中的第六结构示意图。
图10为本发明实施例2中嵌入式电容器在制作过程中的第七结构示意图。
图11为本发明实施例2中嵌入式电容器在制作过程中的第八结构示意图。
图12为本发明实施例3中嵌入式电容器的制作系统的结构示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
在本文提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在文中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
应当理解，本文使用的“系统”、“装置”、“单元”和/或“模组”是用于区分不同级别的不同组件、元件、部件、部分或装配的一种方法。然而，如果其他词语可实现相同的目的，则可通过其他表达来替换所述词语。
如本文中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其它的步骤或元素。
本文中的包括的定义，如这里所使用的术语“具有”、“可以具有”、“包括”或“可以包括”指示本文的相应功能、操作、元件等的存在，并且不限制其它的一个或多个功能、操作、元件等的存在。此外应当理解到，如这里所使用的术语“包括”或“具有”是指示在说明书中所描述的特点、数字、步骤、操作、元件、部件或其组合的存在，而不排除一个或多个其它特点、数字、步骤、操作、元件、部件或其组合的存在或增加。
本文中和/或的定义，如这里所使用的术语“A或B”、“A和/或B的至少之一”或“A和/或B的一个或多个”包括与其一起列举的单词的任意和所有组合。例如，“A或B”、“A和B的至少之一”或“A或B的至少之一”意味着(1)包括至少一个A，(2)包括至少一个B，或(3)包括至少一个A和至少一个B两者。
本文中第一、第二的定义，本文中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本文中对设备个数的特别限定，不能构成对本文的任何限制。例如，可以将第一元件称为第二元件，而没脱离本公开的范围，类似地，可以将第二元件称为第一元件。
实施例1
请参考图1，其为本实施例中的嵌入式电容器的结构示意图。具体的，如图1所示，所述嵌入式电容器包括：
衬底1，衬底1的一个表面内具有多个沟槽，多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层2；优选地，沟槽的深度范围为20微米～500微米，开口范围为0.2微米～20微米；介质层的厚度范围为10纳米～10微米，介质层的材质可以为氧化硅、氮化硅、氧化硅/氮化硅/氧化硅(ONO)复合结构，或其他单层或复合介质构成。
在本实施例中，嵌入式电容器包括硅电容器；衬底包括硅衬底。优选地，硅体的宽度为0.2微米～20微米。
第一电极层3，位于介质层2表面上且覆盖多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面；第二电极层4，嵌入衬底的预选的沟槽内且与沟槽的底部、侧壁接触；第一电极层和第二电极层之间电学绝缘。具体地，第一电极层3和第二电极层4的极性相反，且二者之间电学绝缘，所述第一电极和第二电极可以在同一光刻和刻蚀步骤中形成，再对连接部分进行光刻及蚀刻。优选地，第一电极层的材质可以为多晶硅或金属，第一电极层的厚度范围为0.2微米～20微米；第二电极层的材质可以为多晶硅或金属。
在一种可选的实施方式中，预选的沟槽位于介质层两侧的衬底内；在另一种可选的实施方式中，预选的沟槽位于介质层四周的衬底内。需要说明的是，本实施方式中对第二电极层(即预选的沟槽)的具体位置不作具体限定，第二电极层可以位于第一电极层(即介质层)的任意一侧，也可以位于其任意两侧或任意三侧，或者分布于第一电极层的四周，本实施方式中仅是以第二电极层位于第一电极层的两侧或四周为例来说明第二电极层的分布，但这一点并不能用于限定本发明实施例的具体思想。
在本实施方式中，第一电极层和第二电极层之间具有第一阻挡层5以使第一电极层和第二电极层之间电学绝缘；优选地，第一阻挡层的厚度范围可以为10纳米～1微米。
此外，嵌入式电容器还包括：第一金属层6，位于第一电极层的表面上，用于引出第一电极层；第二金属层7，位于第二电极层的表面上，用于引出第二电极层；第一金属层和第二金属层之间电学绝缘。
另外，第一金属层和第二金属层之间具有第二阻挡层8以使第一金属层和第二金属层之间电学绝缘。优选地，第二阻挡层8的厚度范围可以为100纳米～10微米，第二阻挡层8的材质可以为氧化硅、氮化硅、其他介质层及它们构成的复合结构。
以上所述实施方式，仅是本发明的较佳实施方式而已，并非对本发明作任何形式上的限制。
本实施例提供的嵌入式电容器，通过在衬底的预选的沟槽内嵌入与第一电极层绝缘且与衬底连接的第二电极层，再通过第二电极层引出衬底电极，既降低了衬底端电极的电阻率，进而降低了电容器的ESR，又不需要背面减薄、离子注入、合金化等额外工艺或设备，具有较低的成本。
实施例2
请参考图2，其为本实施例中的嵌入式电容器的制作方法的第一流程图。具体的，如图2所示，所述制作方法用于制作实施例1中的嵌入式电容器；身上制作方法包括：
S101、在衬底的一个表面内形成具有预设的深宽比的多个沟槽；图3为本实施例中嵌入式电容器在制作过程中的第一结构示意图，优选地，可以采用光刻及蚀刻技术形成沟槽，沟槽的深度范围为20微米～500微米，开口范围为0.2微米～20微米。
S102、在预选的沟槽之外的多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积介质层；优选地，介质层的厚度范围为10纳米～10微米，介质层的材质可以为氧化硅、氮化硅、氧化硅/氮化硅/氧化硅(ONO，氧化层-氮化物-氧化层)复合结构，或其他单层或复合介质构成。
S103、在介质层的表面上生长和/或淀积第一电极层，并在预选的沟槽内生长和/或淀积第二电极层；具体地，第一电极层和第二电极层的极性相反，且二者之间电学绝缘，所述第一电极和第二电极可以在同一光刻和刻蚀步骤中形成，再对连接部分进行光刻及蚀刻。优选地，第一电极层的材质可以为多晶硅或金属，第一电极层的厚度范围为0.2微米～20微米；第二电极层的材质可以为多晶硅或金属。
S104、在第一电极层和第二电极层之间形成第一阻挡层。优选地，第一阻挡层的厚度范围可以为10纳米～1微米。
请参考图4，其为本实施例中的嵌入式电容器的制作方法的第二流程图。具体的，如图4所示，在一种可选的实施方式中，步骤S102包括：
S1021、在多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积介质层；图5为本实施例中嵌入式电容器在制作过程中的第二结构示意图。
S1022、去除预选的沟槽的底部、侧壁以及相邻的衬底的表面时的介质层。图6为本实施例中嵌入式电容器在制作过程中的第三结构示意图。通过光刻、蚀刻得到图6所示的电容器。
在一种可选的实施方式中，步骤S103包括：
S1031、在介质层的表面上和预选的沟槽的底部、侧壁以及相邻的衬底的表面上生长和/或淀积电极层；图7为本实施例中嵌入式电容器在制作过程中的第四结构示意图。
此外，在步骤S1032之前，制作方法还包括：
S201、在电极层上生长和/或淀积刻蚀阻挡层；图8为本实施例中嵌入式电容器在制作过程中的第五结构示意图。
S202、去除第二电极层上方的刻蚀阻挡层和第一电极层上方的部分刻蚀阻挡层以形成第二阻挡层。优选地，第二阻挡层的厚度范围可以为100纳米～10微米，第二阻挡层的材质可以为氧化硅、氮化硅、其他介质层及它们构成的复合结构。
S1032、去除预选的沟槽的相邻衬底上方的电极层以形成第一电极层和第二电极层。
图9为本实施例中嵌入式电容器在制作过程中的第六结构示意图。经过步骤S202和步骤S1032处理得到图10所示的电容器。
图10为本实施例中嵌入式电容器在制作过程中的第七结构示意图。经过步骤S104处理得到图10所示的电容器。
另外，在步骤S202之后，制作方法还包括：
S203、在第二阻挡层之间形成第一金属层和第二金属层。图11为本实施例中嵌入式电容器在制作过程中的第八结构示意图。
本实施例提供的嵌入式电容器的制作方法，通过制作出上述嵌入式电容器，既降低了电容器的衬底端电极的电阻率，进而降低了电容器的ESR，又不需要背面减薄、离子注入、合金化等额外工艺或设备，具有较低的成本和较简单的工艺流程。
实施例3
请参考图12，其为本实施例中的嵌入式电容器的制作系统的结构示意图。具体的，如图12所示，所述制作系统用于制作如上所述的嵌入式电容器；所述制作系统包括：
沟槽形成模块301，用于在所述衬底的一个表面内形成具有预设的深宽比的多个沟槽；
介质层形成模块302，用于在所述预选的沟槽之外的多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层；
电极层形成模块303，用于在所述介质层的表面上生长和/或淀积所述第一电极层，并在所述预选的沟槽内生长和/或淀积所述第二电极层；
阻挡层形成模块304，用于在所述第一电极层和所述第二电极层之间形成第一阻挡层。
本实施例提供的嵌入式电容器的制作系统，通过制作出上述嵌入式电容器，既降低了电容器的衬底端电极的电阻率，进而降低了电容器的ESR，又不需要背面减薄、离子注入、合金化等额外工艺或设备，具有较低的成本和较简单的工艺流程。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (10)
1.一种嵌入式电容器，其特征在于，所述嵌入式电容器包括：
衬底，所述衬底的一个表面内具有多个沟槽，所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层；
第一电极层，位于所述介质层表面上且覆盖所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面；
第二电极层，嵌入所述衬底的预选的沟槽内且与所述沟槽的底部、侧壁接触；所述第一电极层和所述第二电极层之间电学绝缘。
2.如权利要求1所述的嵌入式电容器，其特征在于，所述预选的沟槽位于所述介质层两侧或四周的衬底内；和/或，
所述第一电极层和所述第二电极层之间具有第一阻挡层以使所述第一电极层和所述第二电极层之间电学绝缘。
3.如权利要求1或2所述的嵌入式电容器，其特征在于，所述嵌入式电容器还包括：
第一金属层，位于所述第一电极层的表面上，用于引出所述第一电极层；
第二金属层，位于所述第二电极层的表面上，用于引出所述第二电极层；
所述第一金属层和所述第二金属层之间电学绝缘。
4.如权利要求3所述的嵌入式电容器，其特征在于，所述第一金属层和所述第二金属层之间具有第二阻挡层以使所述第一金属层和所述第二金属层之间电学绝缘。
5.如权利要求1-4中任一项所述的嵌入式电容器，其特征在于，所述嵌入式电容器包括硅电容器；
所述衬底包括硅衬底。
6.一种嵌入式电容器的制作方法，其特征在于，所述制作方法用于制作如权利要求1-5中任一项所述的嵌入式电容器；所述制作方法包括：
在所述衬底的一个表面内形成具有预设的深宽比的多个沟槽；
在所述预选的沟槽之外的多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层；
在所述介质层的表面上生长和/或淀积所述第一电极层，并在所述预选的沟槽内生长和/或淀积所述第二电极层；
在所述第一电极层和所述第二电极层之间形成第一阻挡层。
7.如权利要求6所述的制作方法，其特征在于，在所述预选的沟槽之外的多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层的步骤包括：
在所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面生长和/或淀积所述介质层；
去除所述预选的沟槽的底部、侧壁以及相邻的衬底的表面时的介质层。
8.如权利要求6或7所述的制作方法，其特征在于，在所述介质层的表面上生长和/或淀积所述第一电极层，并在所述预选的沟槽内生长和/或淀积所述第二电极层的步骤包括：
在所述介质层的表面上和所述预选的沟槽的底部、侧壁以及相邻的衬底的表面上生长和/或淀积电极层；
去除所述预选的沟槽的相邻衬底上方的电极层以形成所述第一电极层和所述第二电极层。
9.如权利要求8所述的制作方法，其特征在于，在去除所述预选的沟槽的相邻衬底上方的电极层以形成所述第一电极层和所述第二电极层的步骤之前，所述制作方法还包括：
在所述电极层上生长和/或淀积刻蚀阻挡层；
去除所述第二电极层上方的刻蚀阻挡层和所述第一电极层上方的部分刻蚀阻挡层以形成第二阻挡层。
10.如权利要求9所述的制作方法，其特征在于，在形成第一阻挡层的步骤之后，所述制作方法还包括：
在所述第二阻挡层之间形成第一金属层和第二金属层。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1832183A (zh) * | 2005-03-08 | 2006-09-13 | 国际商业机器公司 | 提供用于沟槽电容器阵列的掩埋板的结构和方法 |
| CN101661961A (zh) * | 2008-08-25 | 2010-03-03 | 精工电子有限公司 | 半导体器件 |
| CN102544121A (zh) * | 2010-12-21 | 2012-07-04 | 上海华虹Nec电子有限公司 | 电压控制变容器结构及其制备方法 |
| US20130001746A1 (en) * | 2011-07-01 | 2013-01-03 | Texas Instruments Incorporated | Multi-finger capacitor with reduced series resistance |
| CN104377191A (zh) * | 2014-11-17 | 2015-02-25 | 上海集成电路研发中心有限公司 | 与集成电路工艺兼容的电容结构及其制备方法 |
| CN109473486A (zh) * | 2018-10-18 | 2019-03-15 | 上海华虹宏力半导体制造有限公司 | 一种电容器结构及其制作方法 |
| CN112018089A (zh) * | 2019-05-31 | 2020-12-01 | 芯恩（青岛）集成电路有限公司 | 半导体电容器及其制作方法 |
| CN112740398A (zh) * | 2018-10-04 | 2021-04-30 | 索尼半导体解决方案公司 | 半导体元件和半导体设备 |
| CN115513372A (zh) * | 2021-08-27 | 2022-12-23 | 台湾积体电路制造股份有限公司 | 电容器结构及其制造方法 |
-
2023
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1832183A (zh) * | 2005-03-08 | 2006-09-13 | 国际商业机器公司 | 提供用于沟槽电容器阵列的掩埋板的结构和方法 |
| CN101661961A (zh) * | 2008-08-25 | 2010-03-03 | 精工电子有限公司 | 半导体器件 |
| CN102544121A (zh) * | 2010-12-21 | 2012-07-04 | 上海华虹Nec电子有限公司 | 电压控制变容器结构及其制备方法 |
| US20130001746A1 (en) * | 2011-07-01 | 2013-01-03 | Texas Instruments Incorporated | Multi-finger capacitor with reduced series resistance |
| CN104377191A (zh) * | 2014-11-17 | 2015-02-25 | 上海集成电路研发中心有限公司 | 与集成电路工艺兼容的电容结构及其制备方法 |
| CN112740398A (zh) * | 2018-10-04 | 2021-04-30 | 索尼半导体解决方案公司 | 半导体元件和半导体设备 |
| CN109473486A (zh) * | 2018-10-18 | 2019-03-15 | 上海华虹宏力半导体制造有限公司 | 一种电容器结构及其制作方法 |
| CN112018089A (zh) * | 2019-05-31 | 2020-12-01 | 芯恩（青岛）集成电路有限公司 | 半导体电容器及其制作方法 |
| CN115513372A (zh) * | 2021-08-27 | 2022-12-23 | 台湾积体电路制造股份有限公司 | 电容器结构及其制造方法 |
| US20230066352A1 (en) * | 2021-08-27 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company Limited | Multi-tier deep trench capacitor and methods of forming the same |
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