CN220253050U - 电容器及电容模组 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000003491 array Methods 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 238000012545 processing Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 97
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000003985 ceramic capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本实用新型提供一种电容器及电容模组，所述电容器包括：衬底，所述衬底的一个表面内具有多个沟槽阵列；所述多个沟槽阵列由多个沟槽沿至少两个不同的方向相间排列形成；所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层；至少两个电极层，所述电极层之间具有介质层，且上层的电极层依次覆盖下层的电极层表面的介质层；最下层的所述电极层位于所述衬底的介质层表面上且覆盖所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面。该电容器的衬底表面内具有多个沿不同方向排列的沟槽阵列，上面依次覆盖多个电极层，可以在有限的面积内实现更大的容值，还可以相互抵消应力，提高电容加工成功率，并且通过增加电极层增大电容器的容值。
Description
技术领域
本实用新型涉及半导体技术领域，特别涉及一种电容器及电容模组。
背景技术
电容器是电子线路中常用的基本元件，用来实现储能、滤波、旁路、耦合、去耦等功能。与传统的电容(比如钽电容和多层陶瓷电容(MLCC，Multilayer Ceramic Capacitor))相比，硅电容因采用硅材料具有更好的稳定性。同时硅电容采用MOS(Metal-Oxide-Semiconductor Field-Effect Transistor,金氧半场效晶体管)工艺具有更小的尺寸和更大的容值。在电性上其具有更低的等效串联电阻(ESR，Equivalent Series Resistance)和等效串联电感(ESL，Equivalent Series inductance)，从而在高频高速应用方面有着更低的插损和更好的性能，适用于手机、通信、汽车、医疗、航空航天等领域，随着技术与市场的发展其应用范围不断扩展。
现有技术通常采用在硅衬底上通过光刻或蚀刻形成多个孔，再在孔的内侧和衬底表面形成介质层和电极层的方式，制作硅电容。此类硅电容在有限的尺寸内的最大容值受到限制，并且在加工过程中成功率不够高。
实用新型内容
本实用新型要解决的技术问题是为了克服现有技术的硅电容在有限的尺寸内的最大容值受到限制，并且在加工过程中成功率不够高缺陷，提供一种电容器及电容模组。
本实用新型是通过下述技术方案来解决上述技术问题：
本实用新型提供一种电容器，所述电容器包括：
衬底，所述衬底的一个表面内具有多个沟槽阵列；所述多个沟槽阵列由多个沟槽沿至少两个不同的方向相间排列形成；所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层；
至少两个电极层，所述电极层之间具有介质层，且上层的电极层依次覆盖下层的电极层表面的介质层；最下层的所述电极层位于所述衬底的介质层表面上且覆盖所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面。
较佳地，所述多个沟槽沿相互垂直的两个方向相间排列形成所述多个沟槽阵列。
较佳地，每个沟槽阵列由相同数量的沟槽排列形成。
较佳地，排列方向相同的所述沟槽阵列不相邻；和/或，
所述衬底的一个表面内具有排列方向相互垂直的多个沟槽阵列。
较佳地，所述电容器还包括：
第一金属层，位于所述电极层上且覆盖部分最上层的电极层，用于引出所述最上层的电极层；
至少两个第二金属层，位于所述电容器预选的沟槽的侧壁上，分别用于引出其他电极层或衬底；
所述第一金属层和所述第二金属层之间电学绝缘。
较佳地，所述第一金属层覆盖所有所述沟槽阵列的预选区域；和/或，
所述至少两个第二金属层位于所述电容器的最外围的沟槽侧壁上。
较佳地，所述电容器包括硅电容器；
所述衬底包括硅衬底。
本实用新型还提供一种电容模组，所述电容模组包括预设数量的如上所述的电容器。
较佳地，所述预设数量的电容器排列成电容单元阵列以构成所述电容模组。
较佳地，相邻的所述电容器共用最外围的沟槽侧壁。
本实用新型的积极进步效果在于：
本实用新型提供的电容器，电容器的衬底的一个表面内具有多个沿不同方向排列的沟槽阵列，上面依次覆盖多个电极层，多个沿不同方向排列的沟槽阵列既可以在有限的面积内实现更大的容值，还可以相互抵消加工过程中的应力，提高电容加工的成功率，并且可以通过增加电极层和介质层的数量，增大电容器的容值，使电容器具有较大的容值变化区间。
附图说明
为了更清楚地说明本说明书实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本说明书的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本说明书应用于其它类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
图1为本实用新型实施例1中的电容器的第一结构示意图。
图2为本实用新型实施例1中的电容器的第二结构示意图。
图3为本实用新型实施例1中的电容器的等效电路的示意图。
图4为本实用新型实施例2中的电容模组的结构示意图。
图5为本实用新型实施例2中的电容模组的等效电路的示意图。
具体实施方式
下面通过实施例的方式进一步说明本实用新型，但并不因此将本实用新型限制在所述的实施例范围之中。
在本文提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在文中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
应当理解，本文使用的“系统”、“装置”、“单元”和/或“模组”是用于区分不同级别的不同组件、元件、部件、部分或装配的一种方法。然而，如果其他词语可实现相同的目的，则可通过其他表达来替换所述词语。
如本文中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其它的步骤或元素。
本文中的包括的定义，如这里所使用的术语“具有”、“可以具有”、“包括”或“可以包括”指示本文的相应功能、操作、元件等的存在，并且不限制其它的一个或多个功能、操作、元件等的存在。此外应当理解到，如这里所使用的术语“包括”或“具有”是指示在说明书中所描述的特点、数字、步骤、操作、元件、部件或其组合的存在，而不排除一个或多个其它特点、数字、步骤、操作、元件、部件或其组合的存在或增加。
本文中和/或的定义，如这里所使用的术语“A或B”、“A和/或B的至少之一”或“A和/或B的一个或多个”包括与其一起列举的单词的任意和所有组合。例如，“A或B”、“A和B的至少之一”或“A或B的至少之一”意味着(1)包括至少一个A，(2)包括至少一个B，或(3)包括至少一个A和至少一个B两者。
本文中第一、第二的定义，本文中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本文中对设备个数的特别限定，不能构成对本文的任何限制。例如，可以将第一元件称为第二元件，而没脱离本公开的范围，类似地，可以将第二元件称为第一元件。
实施例1
请参考图1，其为本实施例中的电容器的第一结构示意图，其为电容器的俯视图。具体的，如图1所示，所述电容器包括：
衬底1，衬底1的一个表面内具有多个沟槽阵列2；多个沟槽阵列2由多个沟槽3沿至少两个不同的方向相间排列形成；具体地，在一个沟槽阵列2内，衬底1的多个硅体13构成多个沟槽3的侧壁将多个沟槽3隔开；多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层；优选地，沟槽的深度范围为20微米～500微米，开口范围为0.2微米～20微米；介质层的厚度范围为10纳米～10微米，介质层的材质可以为氧化硅、氮化硅、氧化硅/氮化硅/氧化硅(ONO，氧化物-氮化物-氧化物)复合结构，或其他单层或复合介质构成。
至少两个电极层4，电极层4之间具有介质层，彼此电学绝缘，且上层的电极层依次覆盖下层的电极层表面的介质层；最下层的电极层位于衬底的介质层表面上且覆盖多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面。在本实施例中，电极层4可以包括位于最上层的上电极层41，上电极层41可以位于电容器中部预选的区域，上电极层41与中间电极层42之间具有介质层，上电极层41覆盖中间电极层42和介质层，中间电极层42可以通过电容器预选沟槽的侧壁通孔引出；同时，衬底电极43也可以通过预选沟槽的侧壁通孔引出。优选地，电极层的材质可以为多晶硅或金属，最上层的电极层的厚度范围为0.2微米～20微米。
在本实施例中，电容器包括硅电容器；衬底包括硅衬底。优选地，硅体的宽度为0.2微米～20微米。
在一种可选的实施方式中，多个沟槽3沿相互垂直的两个方向相间排列形成多个沟槽阵列2，每个沟槽阵列2由相同数量的沟槽3排列形成。如图1所示，多个沟槽3分别沿相互垂直的两个方向相间排列形成第一沟槽阵列21和第二沟槽阵列22，可以最大程度地利用电容器内的边缘区域。
在另一种可选的实施方式中，衬底1的一个表面内具有排列方向相互垂直的多个沟槽阵列2，排列方向相同的沟槽阵列2不相邻。通过相互垂直的沟槽阵列2相间设置，最大程度地相互抵消加工过程中的应力。
此外，电容器还包括：
第一金属层5，位于电极层上且覆盖部分最上层的电极层，用于引出最上层的电极层；至少两个第二金属层6，位于电容器预选的沟槽的侧壁上，分别用于引出其他电极层或衬底；第一金属层和第二金属层之间电学绝缘。
在本实施方式中，第一金属层5覆盖所有沟槽阵列2的预选区域；至少两个第二金属层6位于电容器的最外围的沟槽侧壁上。
下面通过举例进一步说明电容器的结构。请参考图2，其为本实施例中的电容器的第二结构示意图，其为电容器的剖视图。具体的，如图2所示，第一金属层5，位于最上层的上电极层41上且覆盖部分上电极层41，用于引出上电极层41；第二金属层61和第二金属层62位于电容器预选的沟槽的侧壁上，第二金属层61用于引出中间电极层42，第二金属层62用于引出衬底1；中间电极层42与衬底1通过第一介质层11形成电学绝缘，上电极层41与中间电极层42也通过第二介质层12形成电学绝缘。
请参考图3，其为本实施例中的电容器的等效电路的示意图。具体的，如图3所示，上电极层41与中间电极层42形成第一电容8，中间电极层42与衬底1形成第二电容9，第一电容8与第二电容9并联。通过增加中间电极层的数量，可以增加并联的电容数量，进而增大了电容器的容值。
需要说明的是，本实施方式中对第二金属层的具体位置不作具体限定，本实施方式中仅是以第二金属层位于电容器的最外围的沟槽侧壁上为例来说明第二金属层的分布，但这一点并不能用于限定本实用新型实施例的具体思想。
另外，第一金属层和第二金属层之间具有阻挡层7以使第一金属层5和第二金属层6之间电学绝缘。优选地，阻挡层的厚度范围可以为100纳米～10微米，阻挡层的材质可以为氧化硅、氮化硅、其他介质层及它们构成的复合结构。
以上所述实施方式，仅是本实用新型的较佳实施方式而已，并非对本实用新型作任何形式上的限制。
本实施例提供的电容器，电容器的衬底的一个表面内具有多个沿不同方向排列的沟槽阵列，上面依次覆盖多个电极层，多个沿不同方向排列的沟槽阵列既可以在有限的面积内实现更大的容值，还可以相互抵消加工过程中的应力，提高电容加工的成功率，并且可以通过增加电极层和介质层的数量，增大电容器的容值，使电容器具有较大的容值变化区间。
实施例2
请参考图4，其为本实施例中的电容模组的结构示意图。具体的，如图4所示，所述电容模组包括预设数量的实施例1中的电容器。
在一种可选的实施方式中，预设数量的电容器排列成电容单元阵列以构成电容模组。
此外，相邻的电容器共用最外围的沟槽侧壁。
请参考图5，其为本实施例中的电容模组的等效电路的示意图。具体的，如图5所示，通过增加电容单元阵列的电容器的数量，可以增加并联的电容数量，进而增大了电容模组的容值。
本实施例提供的电容模组，通过利用实施例1的电容器排列成电容单元阵列，既可以在有限的面积内实现更大的容值，还可以相互抵消加工过程中的应力，提高电容加工的成功率，并且可以通过增加电极层和介质层的数量，增大电容模组的容值，使电容模组具有较大的容值变化区间。
虽然以上描述了本实用新型的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本实用新型的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本实用新型的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本实用新型的保护范围。
Claims (10)
1.一种电容器，其特征在于，所述电容器包括：
衬底，所述衬底的一个表面内具有多个沟槽阵列；所述多个沟槽阵列由多个沟槽沿至少两个不同的方向相间排列形成；所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面上具有介质层；
至少两个电极层，所述电极层之间具有介质层，且上层的电极层依次覆盖下层的电极层表面的介质层；最下层的所述电极层位于所述衬底的介质层表面上且覆盖所述多个沟槽的底部、侧壁以及相邻沟槽间的衬底的表面。
2.如权利要求1所述的电容器，其特征在于，所述多个沟槽沿相互垂直的两个方向相间排列形成所述多个沟槽阵列。
3.如权利要求1或2所述的电容器，其特征在于，每个沟槽阵列由相同数量的沟槽排列形成。
4.如权利要求1-3任一项所述的电容器，其特征在于，排列方向相同的所述沟槽阵列不相邻；和/或，
所述衬底的一个表面内具有排列方向相互垂直的多个沟槽阵列。
5.如权利要求1-4任一项所述的电容器，其特征在于，所述电容器还包括：
第一金属层，位于所述电极层上且覆盖部分最上层的电极层，用于引出所述最上层的电极层；
至少两个第二金属层，位于所述电容器预选的沟槽的侧壁上，分别用于引出其他电极层或衬底；
所述第一金属层和所述第二金属层之间电学绝缘。
6.如权利要求5所述的电容器，其特征在于，所述第一金属层覆盖所有所述沟槽阵列的预选区域；和/或，
所述至少两个第二金属层位于所述电容器的最外围的沟槽侧壁上。
7.如权利要求1-6中任一项所述的电容器，其特征在于，所述电容器包括硅电容器；
所述衬底包括硅衬底。
8.一种电容模组，其特征在于，所述电容模组包括预设数量的如权利要求1-7中任一项所述的电容器。
9.如权利要求8所述的电容模组，其特征在于，所述预设数量的电容器排列成电容单元阵列以构成所述电容模组。
10.如权利要求8或9所述的电容模组，其特征在于，相邻的所述电容器共用最外围的沟槽侧壁。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321026293.1U CN220253050U (zh) | 2023-04-28 | 2023-04-28 | 电容器及电容模组 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321026293.1U CN220253050U (zh) | 2023-04-28 | 2023-04-28 | 电容器及电容模组 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220253050U true CN220253050U (zh) | 2023-12-26 |
Family
ID=89231819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202321026293.1U Active CN220253050U (zh) | 2023-04-28 | 2023-04-28 | 电容器及电容模组 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220253050U (zh) |
-
2023
- 2023-04-28 CN CN202321026293.1U patent/CN220253050U/zh active Active
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|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |