KR101648648B1 - 커패시터들, 커패시터를 포함한 장치 및 커패시터를 형성하기 위한 방법들 - Google Patents
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Abstract
커패시터들, 커패시터를 포함한 장치, 및 커패시터를 형성하기 위한 방법들이 제공된다. 하나의 이러한 커패시터는 제 1 도체, 제 1 도체 위의 제 2 도체, 및 제 1 도체 및 제 2 도체 사이에서의 유전체를 포함할 수 있다. 유전체는 제 1 도체의 일 부분을 커버하지 않으며, 제 2 도체는 유전체에 의해 커버되지 않은 제 1 도체의 부분을 커버하지 않는다.
Description
우선권 출원
본 출원은 전체적으로 여기에 참조로서 통합되는, 2011년 8월 22일에 출원된 미국 출원 번호 제13/214,902호로부터 우선권 이득을 주장한다.
본 개시는 일반적으로 커패시터들에 관한 것으로, 특정한 실시예에서, 전기 에너지를 저장하며 반도체 디바이스들을 포함하여, 다양한 디바이스들에 이를 제공하기 위한 평행 판 커패시터에 관한 것이다.
커패시터들은 전기 에너지를 저장하고 다른 전기 소자들에 제공할 때 사용된 기본 전기 소자이다. 그것들은 오늘날의 전기 및/또는 전자 디바이스들의 대부분에서 사용되며 기술들이 빠르게 진보함에 따라, 그것의 적용들의 범위는 반도체 디바이스들과 같은, 새로운 유형들의 하이-테크 디바이스들로 계속해서 확대되고 있다.
이러한 반도체 디바이스들에 사용되기 위해 이용가능한 광대한 어레이의 커패시터들(예로서, 금속 산화물 전계 효과 트랜지스터(metal oxide field effect transistor; MOSFET) 커패시터들)이 있지만, 반도체 디바이스들의 밀도가 수년간 기하급수적으로 및 꾸준히 증가됨에 따라, 크기는 더 작지만 저장 용량이 더 큰 커패시터들에 대한 끊임없으며 증가하는 요구들이 있어 왔다.
도 1A는 커패시터의 일 예시적인 실시예의 투시도를 도시한다.
도 1B는 라인(A-A')을 따라 취해진 도 1A에 도시된 커패시터의 단면도를 도시한다.
도 1C는 도 1A에 도시된 커패시터의 평면도를 도시한다.
도 2A는 커패시터의 또 다른 예시적인 실시예의 투시도를 도시한다.
도 2B는 라인(B-B')을 따라 취해진 도 2A에 도시된 커패시터의 단면도를 도시한다.
도 2C는 도 2A에 도시된 커패시터의 평면도를 도시한다.
도 2D는 도 2A에 도시된 커패시터의 개략적인 회로도를 도시한다.
도 3A는 커패시터의 또 다른 예시적인 실시예의 투시도를 도시한다.
도 3B는 라인(C-C')을 따라 취해진 도 3A에 도시된 커패시터의 단면도를 도시한다.
도 3C는 라인(D-D')을 따라 취해진 도 3A에 도시된 커패시터의 단면도를 도시한다.
도 3D는 도 3A에 도시된 커패시터의 평면도를 도시한다.
도 4A 및 도 4B는 4개의 접촉 전극들을 포함한 커패시터들의 예시적인 실시예들의 평면도를 도시한다.
도 5는 커패시터를 포함한 플래시 메모리 디바이스의 예시적인 실시예의 단면도를 도시한다.
도 6은 다수의 커패시터들을 포함한 충전 펌프의 예시적인 실시예를 도시한다.
도 7은 커패시터를 제조하기 위한 방법의 예시적인 실시예의 예시적 흐름도를 도시한다.
도 8A 내지 도 8G는 도 7에 도시된 예시적인 방법 및 예시적인 방법에 의해 제조된 구조들을 예시한 일련의 다이어그램들이다.
도 9는 비-휘발성 메모리 디바이스를 포함한 시스템의 예시적인 실시예의 개략도를 도시한다.
도 1B는 라인(A-A')을 따라 취해진 도 1A에 도시된 커패시터의 단면도를 도시한다.
도 1C는 도 1A에 도시된 커패시터의 평면도를 도시한다.
도 2A는 커패시터의 또 다른 예시적인 실시예의 투시도를 도시한다.
도 2B는 라인(B-B')을 따라 취해진 도 2A에 도시된 커패시터의 단면도를 도시한다.
도 2C는 도 2A에 도시된 커패시터의 평면도를 도시한다.
도 2D는 도 2A에 도시된 커패시터의 개략적인 회로도를 도시한다.
도 3A는 커패시터의 또 다른 예시적인 실시예의 투시도를 도시한다.
도 3B는 라인(C-C')을 따라 취해진 도 3A에 도시된 커패시터의 단면도를 도시한다.
도 3C는 라인(D-D')을 따라 취해진 도 3A에 도시된 커패시터의 단면도를 도시한다.
도 3D는 도 3A에 도시된 커패시터의 평면도를 도시한다.
도 4A 및 도 4B는 4개의 접촉 전극들을 포함한 커패시터들의 예시적인 실시예들의 평면도를 도시한다.
도 5는 커패시터를 포함한 플래시 메모리 디바이스의 예시적인 실시예의 단면도를 도시한다.
도 6은 다수의 커패시터들을 포함한 충전 펌프의 예시적인 실시예를 도시한다.
도 7은 커패시터를 제조하기 위한 방법의 예시적인 실시예의 예시적 흐름도를 도시한다.
도 8A 내지 도 8G는 도 7에 도시된 예시적인 방법 및 예시적인 방법에 의해 제조된 구조들을 예시한 일련의 다이어그램들이다.
도 9는 비-휘발성 메모리 디바이스를 포함한 시스템의 예시적인 실시예의 개략도를 도시한다.
커패시터에 관한 기술들이 제공된다. 일 실시예에서, 커패시터는 제 1 도체, 제 1 도체 위의 제 2 도체, 및 제 1 도체 및 제 2 도체 사이에서의 유전체를 포함할 수 있다. 유전체는 제 1 도체의 일 부분을 커버하지 않으며; 제 2 도체는 유전체에 의해 커버되지 않은 제 1 도체의 부분을 커버하지 않는다.
또 다른 실시예에서, 커패시터는 하나가 다른 하나 위에 배치된 N개의 평면 도체들을 포함할 수 있으며, 평면 도체들의 각각은 그 위에 배치된 평면 도체에 의해 커버되지 않은 적어도 하나의 제 1 부분을 포함하며, N은 2 이상의 자연수이다.
앞서 말한 실시예들은 단지 예시적이며 임의의 방식으로 제한하도록 의도되지 않는다. 상술된 예시적인 양상들, 실시예들, 및 특징들 이외에, 추가 양상들, 실시예들, 및 특징들이 도면들 및 다음의 상세한 설명에 대한 참조에 의해 분명해질 것이다.
다음의 상세한 설명에서, 참조는 그 일부를 형성하는, 첨부한 도면들에 대해 이루어진다. 도면들에서, 유사한 심볼들은, 문맥이 달리 서술되지 않는다면, 통상적으로 유사한 구성요소들을 식별한다. 상세한 설명, 도면들, 및 청구항들에 설명된 예시적인 실시예들은 제한적이도록 의도되지 않는다. 다른 실시예들이 이용될 수 있으며, 다른 변화들이 여기에 제공된 주제의 사상 또는 범위로부터 벗어나지 않고 이루어질 수 있다. 일반적으로 여기에 설명되며 도면들에 예시되는 바와 같이, 본 개시의 양상들은 그 모두가 여기에 명시적으로 고려되는, 광범위한 상이한 구성들로 배열, 대체, 조합, 분리, 및 설계될 수 있다는 것이 쉽게 이해될 것이다.
도 1A는 커패시터의 일 예시적인 실시예의 투시도를 도시한다. 도 1B는 라인(A-A')을 따라 취해진 도 1A에 도시된 커패시터의 단면도를 도시한다. 도 1C는 도 1A에 도시된 커패시터의 평면도를 도시한다. 도 1A 내지 도 1C를 참조할 때, 커패시터(100)는 기판(110) 및 기판(110) 상에 제공된 적층체(120)를 포함할 수 있다. 간결함을 위해 도 1A 내지 도 1C에 명확하게 예시되지는 않지만, 실리콘 산화물과 같은 유전 재료가 기판(110) 및 적층체(120) 사이에 개재될 수 있다. 적층체(120)는 하나가 다른 하나 위에 배치되며 실질적으로 서로 평행한 제 1 및 제 2 평면 도체들(예로서, 제 1 및 제 2 평면 도전층들(121a, 121b); 이후 총괄하여 평면 도전층들(121)로서 불리우는), 및 그 사이에 개재된 유전체(예로서, 유전층(122))을 포함할 수 있다. 일 실시예에서, 제 2 평면 도전층(121b) 및 유전층(122)은 각각 단지 아래에 있는 제 1 도전층(121a)의 상부 표면의 일 부분(들)만을 커버하기 위해 제 1 도전층(121a) 상에 배치될 수 있으며, 따라서 제 1 도전층(121a)은 위에 놓인 제 2 평면 도전층(121b) 및 유전층(122)(예로서, 제 1 및 제 2 상부 표면 부분들(12a, 12b))에 의해 커버되지 않는 하나 이상의 상부 표면 부분들을 포함할 수 있다. 비-제한적인 예로서, 하나 이상의 상부 표면 부분들(12a, 12b)은 제 1 평면 도전층(121a)의 단부 부분들일 수 있으며, 따라서 그것들은 제 2 평면 도전층(121b) 및 제 1 유전층(122)과 함께, 커패시터(100)의 하나 이상의 측면들에서 하나 이상의 계단 스텝(stair step)들을 형성할 수 있다.
일 실시예에서, 도 1A 내지 도 1C에 도시된 바와 같이, 제 2 평면 도전층(121b)은 그것의 두 개의 연장된 차원들 중 적어도 하나에서 그것의 아래에 있는 제 1 평면 도전층(121a)보다 작을 수 있다. 설명의 편리함을 위해, xyz 좌표 시스템이 도 1A에 도시된다. 이러한 좌표 시스템에서 x 및 z 축들 각각은 평면 도전층들(121)이 연장될 수 있는 두 개의 직교 방향들을 표시하며, z 축은 x 및 y 축들에 직교하는 방향을 표시한다. 상기 좌표 시스템에서, 제 2 평면 도전층(121b)은 도 1A에 도시된 x 및 y 축들의 방향들에서의 두 차원들 중 적어도 하나에서 그것의 아래에 있는 제 1 평면 도전층(121a)보다 작을 수 있다. 또한, 상기 실시예에서, 제 2 평면 도전층(121b)은 그것의 두 개의 연장된 차원들(예로서, 도 1A에 도시된 x 및 y 축들의 방향에서의 두 개의 차원들) 중 적어도 하나에서 그것의 아래에 있는 유전층(122)과 동일하거나 또는 작을 수 있다. 그러나, 본 개시에 따른 적층체는 이에 제한되지 않으며 특정한 실시예들에 의존하여, 제 2 평면 도전층이 그것의 아래에 있는 제 1 평면 유전층들 및/또는 유전층 중 적어도 몇몇보다 그것의 두 개의 연장된 차원들 중 하나에서 크기가 동일하거나 또는 더 클 수 있으며 단지 제 1 도전층의 상부 표면의 일 부분(들)만을 커버하는 방식으로 배열될 수 있다는 것이 이해되어야 한다.
일 실시예에서, 커패시터(100)는 각각 제 1 및 제 2 평면 도전층들(121a, 121b)의 상부 표면들에 결합된 제 1 및 제 2 접촉들(130a, 130b)(이후, 총괄하여 예로서 금속 라인들(130)로서 불리울 수 있는)(예로서, 금속 접촉들, 폴리-실리콘 접촉들 등), 및 각각 제 1 및 제 2 금속 라인들(130a, 130b) 상에 배치되고 그것에 결합된 제 1 및 제 2 접촉 전극들(140a, 140b)(이후, 총괄하여 접촉 전극들(140)로서 불리울 수 있는)을 더 포함할 수 있다. 제 1 및 제 2 금속 라인들(130a, 130b)은 층간 유전층(150) 내부에 숨겨질 수 있으며, 제 1 및 제 2 접촉 전극들(140a, 140b)은 각각 제 1 및 제 2 금속 라인들(130a, 130b)에 결합되도록 층간 유전층(150) 상에 배치될 수 있다.
비-제한적인 예로서, 금속 라인들(130)은 각각 평면 도전층들(121)의 상부 표면들에 실질적으로 수직인 방향으로(예로서, 도 1A에 도시된 z 축으로 표시된 방향으로) 연장될 수 있다. 여기에 사용된 바와 같이, 용어("실질적으로 수직")는 이에 제한되지 않지만, 수직 방향 주위에서 -30에서 +30도들의 범위를 포함하다는 것이 이해되어야 한다. 금속 라인들(130)은 가늘고 긴 직사각형 구조로서 예시되지만, 그것들은 다양한 상이한 형태들 중 하나를 취할 수 있다. 예를 들면, 금속 라인들(130)은 이에 제한되지는 않지만, 원통형 또는 테이퍼형 기둥일 수 있다.
커패시터(100)의 전술한 요소들은 각각 다양한 상이한 재료들로 구성될 수 있다. 예를 들면, 기판(110)은 이에 제한되지 않지만, 사파이어, 유리, 또는 반도체 재료들(예로서, 실리콘(Si), 게르마늄(Ge), 및 비화 갈륨(GaAs))을 포함하는 하나 이상의 재료들로부터 제조될 수 있다. 평면 도전층들(121) 및 유전층(122)은 각각 임의의 이용가능한 방식으로 도전 재료(예로서, 폴리실리콘) 및 도전 재료의 산화물(예로서, 실리콘 산화물)로 구성될 수 있다. 금속 라인들(130) 및 접촉 전극들(140)은 각각 텅스텐 및 알루미늄으로 구성될 수 있다. 층간 유전층(150)은 보로포스포실리케이트 유리(BPSG)로 구성될 수 있다. 그러나, 전술한 재료들은 단지 예시적인 목적들을 위해 제공되며, 다른 재료들이 각각의 구현에 의존하여 적절하게 사용될 수 있다는 것이 이해되어야 한다.
도 1A 내지 도 1C를 참조하여 설명된 실시예에서, 평면 도전층(121) 및 유전층(122)은 제 1 도전층(121a)이 위에 놓인 제 2 도전층(121b) 및 유전층(122)에 의해 커버되지 않는 하나 이상의 부분들(예로서, 제 1 및 제 2 상부 표면 부분들(12a, 12b))을 포함하는 방식으로 배열되며, 따라서 하향식으로 하나 이상의 접촉들(예로서, 제 1 금속 라인(130a)) 및 하나 이상의 접촉 전극들(예로서, 제 1 접촉 전극(140a))의 형성을 허용한다. 전술한 배열은 기존의 반도체 제조 기술들 중 하나 이상을 사용하여(예로서, 3-차원 비-휘발성 메모리 셀들의 어레이와 같이, 다른 반도체 디바이스들과 동시에) 그것의 용이한 제조를 허용할 뿐만 아니라, 예를 들면, 그 안에 유사하게 구성된 부가적인 평면 도전층들 및 유전층들을 적층함으로써 지금까지 가능하지 않은 레벨로 높은 커패시턴스를 이루는 것을 또한 허용한다.
이것과 관련하여, 도 2A 내지 도 2D는 커패시터의 또 다른 예시적인 실시예를 도시한다. 도 2A는 커패시터의 또 다른 예시적인 실시예의 투시도를 도시한다. 도 2B는 라인(B-B')을 따라 취해진 도 2A에 도시된 커패시터의 단면도를 도시한다. 도 2C는 도 2A에 도시된 커패시터의 평면도를 도시한다. 도 2D는 도 2A에 도시된 커패시터의 개략적인 회로도를 도시한다. 도 2A 내지 도 2D를 참조하면, 커패시터(200)는 기판(210), 적층체(220), 복수의 접촉들(230a 내지 230d)(이후, 총괄하여 예로서 금속 라인들(230)로서 불리울 수 있는), 제 1 및 제 2 접촉 전극들(240a, 240b)(이후, 총괄하여 접촉 전극들(240)로서 불리울 수 있는), 및 층간 유전층(250)을 포함할 수 있다. 간결함을 위해 도 2A 내지 도 2D에 명확하게 예시되지 않았지만, 실리콘 산화물과 같은 유전 재료가 기판(210) 및 적층체(220) 사이에 개재될 수 있다. 적층체(220)는 각각 하나가 다른 하나 위에 배치되는 N개의 평면 도체들(예로서, 이후 총괄하여 평면 도전층들(221)로서 불리울 수 있는, N개의 평면 도전층들(221a 내지 221d)) 및 각각 두 개의 인접한 도전층들(221) 사이에 개재된 N-1개의 유전체들(예로서, 이후 총괄하여 유전층들(222)로서 불리울 수 있는, N-1개의 유전 층들(222a 내지 222c))을 포함할 수 있다. 도 2A 내지 도 2D에 도시되 예시된 실시예의 적층체(220)가 4개의 평면 도전층들(221) 및 3개의 유전층들(222)(즉, N은 4와 같다)을 포함하지만, 본 개시에 따른 적층체는 이에 제한되지 않으며, 임의의 수의 평면 도전층들 및 유전층들(예로서, N은 2 이상의 자연수와 같을 수 있다)을 포함할 수 있다. 도 1A 내지 도 1C에서의 것들과 유사한 도 2A 내지 도 2D에서의 숫자들은 일반적으로 유사한 구성요소들을 식별하며, 문맥이 달리 서술되지 않는다면, 도 1A 내지 도 1C를 참조하여 제공된 설명들은 일반적으로 도 2A 내지 도 2D에서의 대응하는 구성요소들에 적용한다는 것이 주의되어야 한다.
평면 도전층들(221) 및 유전층들(222)은 각각 단지 그것의 아래에 있는 평면 도전층들(221)의 상부 표면들의 일 부분(들)만을 커버하기 위해 하나가 다른 하나 위에 교대로 배치될 수 있으며, 따라서 평면 도전층들(221)의 각각은 그것의 위에 놓인 평면 도전층들(221) 및 유전층들(222)에 의해 커버되지 않는 적어도 일 부분(예로서, 상부 표면 부분들(22a 내지 22f))을 포함할 수 있다. 비-제한적인 예로서, 적어도 하나의 상부 표면 부분은 평면 도전층들(221) 중 하나의 단부 부분일 수 있으며, 따라서 상부 표면 부분들은 커패시터(200)의 적층체(220)의 하나 이상의 측면들에서 하나 이상의 계단 스텝들(예로서, 각각 도 2A에 도시된 y 축의 방향으로 보여지는 적층체(220)의 우측 및 좌측 측면들에서의 두 개의 스텝들)을 총괄하여 형성한다.
일 실시예에서, 도 2A 내지 도 2C에 도시된 바와 같이, 평면 도전층들(221)의 각각은 그것의 두 개의 연장된 차원들(예로서, 도 2A에 도시된 x 및 y 축들의 방향에서의 두 차원들) 중 적어도 하나에서의 그것의 아래에 있는 평면 도전층들(221)의 모두보다 더 작을 수 있다. 또한, 상기 실시예에서, 평면 도전층들(221)의 각각은 그것의 두 개의 연장된 차원들(예로서, 도 2A에 도시된 x 및 y 축들의 방향에서의 두 차원들) 중 적어도 하나에서 그것의 아래에 있는 평면 유전층들(222)과 동일하거나 또는 더 작을 수 있다. 그러나, 본 개시에 따른 적층체는 이에 제한되지 않으며, 특정한 실시예들에 의존하여, 그것의 두 개의 연장된 차원들 중 적어도 하나에서 그것의 아래에 있는 평면 유전층들 및/또는 유전층들의 모두 또는 일부보다 크기가 크거나 또는 동일한 하나 이상의 평면 도전층들을 포함할 수 있다는 것이 이해되어야 한다.
한 세트의 복수의 접촉들(230)(예로서, 금속 라인들(230a, 230c))은 커패시터(200)의 적층체(220)의 한 측면(예로서, 도 2A에 도시된 y 축의 방향으로 보여지는 적층체(220)의 좌측 측면)에 배치될 수 있으며 각각 각각의 위에 놓인 평면 도전층들(221) 및 유전층들(222)에 의해 커버되지 않는 평면 도전층들(221)(홀수의 평면 도전층들(221))의 번갈아 나오는 것들의 상부 표면 부분들(예로서, 평면 도전층들(221a, 221c)의 상부 표면 부분들(22a, 22e))에 결합될 수 있다. 또한, 또 다른 세트의 복수의 접촉들(230)(예로서, 금속 라인들(230b, 230d))은 커패시터(200)의 적층체(220)의 또 다른 측면(예로서, 도 2A에 도시된 y 축의 방향으로 보여지는 적층체(220)의 우측 측면)에 배치될 수 있으며 각각 평면 도전층들의 나머지 것들(예로서, 짝수의 평면 도전층들(221))의 상부 표면 부분들 중 하나에 결합될 수 있으며, 그 일부는 각각의 위에 놓인 평면 도전층들(221) 및 유전층들(222)(예로서, 평면 도전층들(221b)의 상부 표면 부분들(22d))에 의해 커버되지 않는다. 제 1 접촉 전극(240a)은 한 세트의 복수의 접촉 라인들(230) 상에 배치되고 그것에 결합될 수 있는 반면, 제 2 접촉 전극(240b)은 또 다른 세트의 복수의 접촉들(230) 상에 배치되고 그것에 결합될 수 있다. 접촉들(230)은 층간 유전층(250) 내부에 숨겨질 수 있으며, 접촉 전극들(240)은 접촉들(230)에 결합되도록 층간 유전층(250) 상에 배치될 수 있다.
도 2D로부터 보여질 수 있는 바와 같이, 적층체(220)의 전술한 배열은 접촉 전극들(240a, 240b)에 각각 대응하는 두 개의 노드들(A, B) 사이에서 병렬로 연결된 N-1개의 커패시터들의 등가이다. 도 2D에 도시된 예에서, C1, C2, 및 C3 각각은 평면 도전층들(221a, 221b), 평면 도전층들(221b, 221c), 및 평면 도전층들(221c, 221d) 사이에 제공된 커패시턴스들을 나타낸다. 각각의 쌍의 도전층들 사이에서, 하나의 커패시턴스는 평면 도전층 쌍의 중심 부분들에 제공되며 또 다른 커패시턴스는 평면 도전층 쌍의 단부 부분들에서 제공된다. 몇몇 실시예들에서, 적층체(220)에 의해 제공된 총 커패시턴스는 이하에 도시된 식 1에 의해 표현될 수 있다.
여기에서, C총합은 적층체(220)에 의해 제공된 총 커패시턴스이고, C중심은 적층체(220)에서의 평면 도전층들(221)의 중심 부분들 사이에 제공된 커패시턴스이고, C측면은 적층체(220)에서의 평면 도전층들(221)의 단부 부분들 사이에 제공된 커패시턴스이고, β는 평면 도전층 쌍 사이에서의 단위 커패시턴스이고, W는 도 2A에 도시된 y 축을 따라 평면 도전층들(221)의 길이이고, L은 도 2A에 도시된 x 축을 따라 평면 도전층(221d)의 길이이고, Pn은 유전층들(222)의 수(즉, N-1)이고, S는 평면 도전층들(221)의 수(즉, N)이며, α는 도 2A에 도시된 x 축을 따라 상부 표면 부분(22a 내지 22d)의 길이이다. 도 2D 및 상기 도시된 수학식 1로부터 이해될 수 있는 바와 같이, 커패시터(200)에 의해 제공된 총 커패시턴스는 비례하며 그에 따라 그 적층체(220)에서 유사하게 구성된 부가적인 평면 도전층들 및 유전층들을 적층함으로써 증가될 수 있다.
도 2A 내지 도 2D에 도시된 예시적인 실시예에서, 접촉 전극들(240a, 240b)은 커패시터(200)의 두 개의 대향 단부들에 위치된 두 개의 계단 스텝들 위에 배치된다. 이것은 도 1A 내지 도 1C에 도시된 예시적인 실시예에 대해 동일하다. 그러나, 본 개시에 따른 접촉 전극들(및 그것에 결합될 접촉들)은 다양한 상이한 방식들로 배치될 수 있다는 것이 이해되어야 한다.
이와 관련하여, 도 3A 내지 도 3D는 커패시터의 또 다른 예시적인 실시예를 도시한다. 도 3A는 커패시터의 또 다른 예시적인 실시예의 투시도를 도시한다. 도 3B는 라인(C-C')을 따라 취해진 도 3A에 도시된 커패시터의 단면도를 도시한다. 도 3C는 라인(D-D')을 따라 취해진 도 3A에 도시된 커패시터의 단면도를 도시한다. 도 3D는 도 3A에 도시된 커패시터의 평면도를 도시한다. 도 3A 내지 도 3D를 참조하면, 커패시터(300)는 기판(310), 적층체(320), 복수의 접촉들(330a 내지 330d)(이후, 총괄하여 예로서 금속 라인들(330)로서 불리울 수 있는), 제 1 및 제 2 접촉 전극들(340a, 340d)(이후, 총괄하여 접촉 전극들(340)로서 불리울 수 있는), 및 층간 유전층(350)을 포함할 수 있다. 적층체(320)는 각각 하나가 다른 하나 위에 배치된 N개의 평면 도체들(예로서, 이후 총괄하여 평면 도전층들(321)로서 불리울 수 있는, N개의 평면 도전층들(321a 내지 321d), N은 2 이상의 자연수이다) 및 각각 두 개의 인접한 도전층들(321a 내지 321d) 사이에 개재된 N-1개의 유전체들(예로서, 이후 총괄하여 유전층들(322)로서 불리울 수 있는, N-1개의 유전층들(322a 내지 322c))을 포함할 수 있다. 간결함을 위해 도 3A 내지 도 3D에 명확하게 예시되지는 않지만, 실리콘 산화물과 같은 유전 재료가 기판(310) 및 적층체(320) 사이에 개재될 수 있다. 도 1A 내지 도 1C 및 도 2A 내지 도 2D에서의 것들과 유사한 도 3A 내지 도 3D에서의 숫자들은 일반적으로 유사한 구성요소들을 식별하며, 문맥이 달리 서술되지 않는다면, 도 1A 내지 도 1C 및 도 2A 내지 도 2D를 참조하여 제공된 설명들은 일반적으로 도 3A 내지 도 3D에서의 대응하는 구성요소들에 적용한다. 간결함을 위해, 커패시터들(100, 200)의 것들과 유사한 커패시터(300)의 특징들 중 일부는 뒤따르는 설명들에서 설명되지 않을 수 있다.
일 실시예에서, 평면 도전층들(321) 및 유전층들(322)은 각각 그것의 아래에 있는 평면 도전층들(321)의 각각의 상부 표면의 일 측면에서의 단부 부분들을 커버하도록 하나가 다른 하나 위에 교대로 배치될 수 있으며, 따라서 평면 도전층들(321)의 각각은 그것의 위에 놓인 평면 도전층들(221) 및 유전층들(322)에 의해 커버되지 않는 그것의 상부 표면(예로서, 상부 표면 부분들(32a 내지 32c)의 대향 측면에 단부 부분을 포함할 수 있는 반면, 그 상부 표면의 일 측면 상에서의 단부 부분은 그것의 위에 놓인 평면 도전층들(321) 및 유전층들(322)에 의해 완전히 커버된다. 상기 실시예에서, 평면 도전층들(321) 및 유전층들(322)은, 도 1A 내지 도 1C 및 도 2A 내지 도 2D의 커패시터들(100, 200)에서의 적층체들(120, 220)의 각각의 양쪽 측면들을 따르는 두 개의 계단 스텝들과 대조적으로, 커패시터(300)의 적층체(320)의 일 측면에 단지 하나의 계단 스텝(예로서, 도 3A에 도시된 y 축의 방향으로 보여지는 커패시터(300)의 좌측 측면에서의 스텝)을 총괄하여 형성한다.
상기 실시예에서, 한 세트의 복수의 접촉들(330)(예로서, 금속 라인들(330a, 330c))은 적층체(320)에 의해 형성된 스텝의 하나의 횡 측면에 인접하여 배치될 수 있으며(예로서, 도 3A에 도시된 x 축을 따르는 방향) 홀수 평면 도전층들(321)(예로서, 평면 도전층들(321a, 321c)의 상부 표면 부분들(32a, 32c))과 같은, 제 1 세트의 도체들의 상부 표면 부분들에 결합될 수 있다. 또한, 또 다른 세트의 복수의 접촉들(330)(예로서, 금속 라인들(330b, 330d))이 적층체(320)에 의해 형성된 스텝의 다른 횡 측면에 인접하여 배치될 수 있으며(예로서, 도 3A에 도시된 x 축을 따르는 방향) 그 일부가 그것의 위에 놓인 평면 도전층들(321) 및 유전층들(322)에 의해 커버되지 않는, 짝수 평면 도전층들(321)(예로서, 평면 도전층들(321b)의 상부 표면 부분들(32d))과 같은 제 2 세트의 도체들의 상부 표면 부분들에 결합될 수 있다.
또한, 제 1 및 제 2 접촉 전극들(340a, 340b)은 양쪽 모두 적층체(320) 상에 형성된 스텝의 횡 측면들에 실질적으로 평행한 방향(예로서, 도 3A에 도시된 x 축을 따르는 방향)을 따라 배치될 수 있고 적층체(320) 상에 형성된 스텝의 횡 측면들에 수직인 방향(예로서, 도 3A에 도시된 y 축을 따르는 방향)으로 규정된 거리만큼 서로 이격될 수 있으며, 따라서 제 1 접촉 전극(340a)이 홀수의 평면 도전층들(321)의 상부 표면 부분들에 결합된 한 세트의 접촉들에 결합될 수 있는 반면, 제 2 접촉 전극(340b)은 짝수의 평면 도전층들(321)의 상부 표면 부분들에 결합된 또 다른 세트의 접촉들에 결합될 수 있다. 접촉들(330)은 층간 유전층(350) 내부에 숨겨질 수 있으며, 접촉 전극들(340)은 접촉들(330)에 결합되도록 층간 유전층(350) 상에 배치될 수 있다.
도 1A 내지 도 1C, 도 2A 내지 도 2D, 및 도 3A 내지 도 3D에 도시된 예시적인 실시예에서, 커패시터들(100 내지 300) 각각은 두 개의 접촉 전극들을 포함한다. 그러나, 본 개시에 따른 커패시터들은 3개 이상의 접촉 전극들을 포함할 수 있다는 것이 이해되어야 한다.
이와 관련하여, 도 4A 및 도 4B는 4개의 접촉 전극들을 포함한 커패시터들의 예시적인 실시예들의 평면도를 도시한다. 도 4A 및 도 4B를 참조하면, 커패시터들(401, 402)의 각각은 커패시터들(401, 402)에 형성된 스텝들의 횡 측면들에 수직인 방향(예로서, 도 4A 및 도 4B에 도시된 x 축을 따르는 방향)으로 배치되는 4개의 접촉 전극들(즉, 접촉 전극들(441a 내지 441d 및 442a 내지 442d))을 포함한다. 홀수 평면 도전층들과 같은, 제 1 세트의 평면 도체들에 결합된 접촉들 상에 배치되는 두 개의 접촉 전극들(예로서, 도 4A에서의 접촉들(431a)에 결합된 접촉 전극들(441a, 441c), 및 도 4B에서의 접촉들(432a)에 결합된 접촉 전극들(442a, 442c))은 짝수 평면 도전층들과 같은, 제 2 세트의 평면 도체들에 결합된 도체들 상에 배치되는 다른 두 개의 접촉 전극들(예로서, 도 4A에서의 접촉들(431b)에 결합된 접촉 전극들(441b, 441d), 및 도 4B에서의 접촉들(432b)에 결합된 접촉 전극들(442b, 442d))과 함께 교대로 배열된다. 도 4A에서, 접촉들(431a, 431b)은 스텝들의 횡 측면들에 수직인 방향으로 보여지는 커패시터(401)의 두 개의 측면 중 단지 하나 상에 배치된다(예로서, 도 4A에 도시된 y 축의 방향으로 보여지는 커패시터(401)의 좌측 및 우측 측면들의 각각). 그러나, 도 4B에서, 접촉들(432a, 432b)은 스텝들의 횡 측면들에 수직인 방향으로 보여지는 커패시터(402)의 양쪽 측면들 상에 배치된다(예로서, 도 4B에 도시된 y 축의 방향으로 보여지는 커패시터(402)의 양쪽 측면들). 도 4A 및 도 4B에 도시된 접촉 전극들의 배열들은 그것들의 적층체들에 의해 제공된 커패시턴스에 추가로, 접촉 전극들 사이에 부가적인 커패시턴스를 제공할 수 있다.
이전 도면들과 함께 설명된 커패시터들은 그 안에서 수동 회로 소자로서 사용되도록 다양한 반도체 디바이스들로 제조될 수 있다. 특히, 지금까지 설명된 그것들의 구조적 구성들에 의해, 본 개시에 따른 커패시터들은 플래시 메모리 디바이스의 3-차원 메모리 셀 어레이 구조와 같은, 다른 반도체 소자들과 함께 동시에 제조될 수 있다. 이와 관련하여, 도 5는 본 개시에 따른 커패시터를 포함한 플래시 메모리 디바이스의 예시적인 실시예의 단면도를 도시한다. 도 5를 참조하면, 플래시 메모리 디바이스(500)는 메모리 셀 어레이 영역(51) 및 주변 영역(52)을 포함할 수 있다.
메모리 셀 어레이 영역(51)은 3-차원 메모리 셀 어레이 구조(501)를 포함할 수 있다. 3-차원 메모리 셀 어레이 구조(501)는 기판(560), 기판(560)상에 위치된 유전층(561), 및 유전층(561) 상에 위치되며 평면 도체들(예로서, 평면 도전층들(571a 내지 571d)) 및 유전체들(예로서, 유전층들(572a 내지 572c))과 교대로 적층된 적층체(570)를 포함할 수 있다. 적층체(570)는 3차원 플래시 메모리 셀들의 스트링으로서 각각 기능할 수 있는 하나 이상의 주상형 반도체 구조들(예로서, 주상형 반도체 구조(56))을 포함할 수 있다. 각각의 주상형 메모리 구조는 예를 들면, 실리콘 기둥(예로서, 실리콘 기둥(57)) 및 실리콘 기둥을 둘러싸는 산화물-질화물-산화물(ONO) 막(예로서, ONO 막(58))을 포함할 수 있다. 각각의 평면 도전층들(571a 내지 571d)은 그것이 둘러싸는 주상형 메모리 구조(56)의 부분을 제어하기 위해 워드 라인으로서 기능한다. 예를 들면, 평면 도전층(571a)에 의해 둘러싸인 ONO 막(57)의 부분은 그것에 대한 워드 라인으로서 기능하는 평면 도전층(571a)에 의해 인가된 전압에 의존하여 턴 온 및 오프하는 트랜지스터로서 기능할 수 있다. 각각의 평면 도전층(571a 내지 571c)은 각각 프로그램 및 다른 유형들의 전압들을 공급받도록 유전층(599)에 형성된 접촉들(580a 내지 580c)을 통해 접촉 전극들(590a 내지 590c)에 연결된다. 3-차원 메모리 셀 어레이 구조의 구체적인 구성들은 관련된 기술 분야에 잘 알려져 있으며 간결함을 위해 추가로 설명되지 않는다.
주변 영역(52)은 3-차원 메모리 셀 어레이 구조(501)를 동작시키기 위한 다양한 구조들/회로들을 갖고 형성될 수 있다. 예를 들면, 주변 영역(52)은 3-차원 메모리 셀 어레이 구조(501) 및/또는 플래시 메모리 디바이스(500)의 다른 부분들에 필요한 전압들을 공급하기 위해 본 개시에 따른 하나 이상의 커패시터들을 포함할 수 있다. 이와 관련하여, 도 5는 이러한 커패시터의 일 부분(502)을 도시한다. 커패시터는 기판(510), 기판(510) 상에 위치된 유전층(511), 및 유전층(511) 상에 위치되며 평면 도체들(예로서, 평면 도전층들(521a 내지 521d)) 및 유전체들(예로서, 유전층들(522a 내지 522c))과 교대로 적층된 적층체(520)를 포함할 수 있다. 각각의 평면 도전층(521a 내지 521c)은 각각 충전 전압을 공급받기 위해 유전층(550)에 형성된 접촉들(530)(예로서, 접촉들(530a, 530b)) 중 하나를 통해 다수의 접촉 전극들(예로서, 접촉 전극(540)) 중 하나에 연결된다. 도 5로부터 이해될 수 있는 바와 같이, 3-차원 메모리 셀 어레이 구조 및 커패시터의 구성은 유사한 구조적 구성을 가지며, 따라서 커패시터는 메모리 셀 어레이 영역에서 3-차원 메모리 셀 어레이 구조와 함께 및/또는 동시에 제조될 수 있다. 또한, 상기 유사성은 예를 들면, 메모리 셀 어레이 영역에서의 3-차원 메모리 셀 어레이 구조의 제조 동안 주변 영역에서 자연히 형성되는 구조(들)를 사용함으로써 커패시터의 제조를 허용한다. 이것은 우리가 도 7 및 도 8A 내지 도 8G에 관하여 본 개시에 따른 커패시터의 예시적인 제조 프로세스를 설명하는 바와 같이 보다 분명해질 것이다.
이전 도면들과 함께 설명된 커패시터들은 반도체 디바이스의 주변 영역에 형성된 다양한 디바이스들을 위해 사용될 수 있다. 비-제한적인 예로서, 본 개시들에 따른 커패시터들은 예를 들면, 도 5에 도시된 3-차원 메모리 셀 어레이 구조(501)의 접촉 전극들(590a 내지 590c)에 전압들을 제공하기 위한 충전 펌프에서의 용량성 소자로서 사용될 수 있다. 이와 관련하여, 도 6은 본 개시에 따른 다수의 커패시터들을 포함한 충전 펌프의 예시적인 실시예를 도시한다. 도 6을 참조하면, 충전 펌프(600)는 각각 커패시터들(611 및 612, 621 및 622, 및 631 및 632)에 결합된 복수의 펌프 스테이지들(610 내지 630)을 포함할 수 있다. 커패시터들(611, 621, 및 631)은 클록 펄스(CLKa)를 제공받을 수 있지만, 커패시터들(611, 621, 및 631)은 클록 신호(CLKa)와 동일한 규모이지만 위상이 180도만큼 시프트된, 클록 신호(CLKb)를 제공받을 수 있다. 상기 커패시터들은 클록 펄스(CLKa 또는 CLKb)가 Vcc[V]에 있을 때 에너지를 저장할 수 있으며 클록 펄스(CLKa 또는 CLKb)가 0[V]에 있을 때 그 안에 저장된 에너지를 방전시킬 수 있다. 각각의 펌프 스테이지(610 내지 630)는 커패시터들로부터 방전된 전압 신호들을 제공받을 때, 턴 온하고 출력으로서 제공된 전압 신호들을 운반하는 하나 이상의 트랜지스터들로 구성된다. 도 6에서의 커패시터들은 보다 큰 커패시턴스를 제공하며 종래의 커패시터들(예로서, MOSFET 커패시터들)보다 많은 에너지를 저장할 수 있지만, 크기는 더 작다. 이것은 부가적인 펌프 스테이지(들)를 부가하지 않고(즉, 충전 펌프(600)의 크기 및 비용을 증가시키지 않고) 충전 펌프(600)의 전압 출력을 증가시키도록 허용한다.
커패시터를 제조하기 위한 방법이 도 7 및 도 8A 내지 도 8G를 참조하여 이후 설명된다. 도 7은 커패시터를 제조하기 위한 방법의 예시적인 실시예의 예시적인 흐름도를 도시한다. 도 7을 참조할 때, 기판이 준비될 수 있다(블록(710)). 기판은 예를 들면, 도 1A 내지 도 1C를 참조하여 상술된 재료들(예로서, 단락[0028]에 설명된 재료들) 중 임의의 것을 사용함으로써 준비될 수 있다. 일 실시예에서, 기판은 메모리 셀 어레이 영역 및 주변 영역을 포함한 플래시 메모리 디바이스를 위한 기판일 수 있다. 블록(720)에서, N개의 평면 도체들(예로서, 평면 도전층들)은 그것 상에 적층체를 형성하기 위해 기판상에 N-1개의 유전체들(예로서, N-1개의 유전층들)과 교대로 적층된다. 기판이 플래시 메모리 디바이스를 위한 기판인 실시예에서, 평면 도전층들 및 유전층들은 메모리 셀 어레이 영역 및 주변 영역 모두에 교대로 적층될 수 있다. 이와 관련하여, 도 8A는 기판들(860, 810) 상에 위치된 주변 영역(82) 및 메모리 셀 어레이 영역(81)에 각각 형성된 적층체의 부분들(819, 869)의 예시적인 실시예의 단면도를 도시한다. 도 8A에서, 평면 도전층들 및 유전층들은 각각 숫자들(821a 내지 821d 및 822a 내지 822c(적층체 부분(820)을 위해) 및 871a 내지 871d 및 872a 내지 872c(적층체 부분(870)을 위해))을 갖고 참조된다. 또한, 몇몇 실시예들에서, 도 8A에 도시된 바와 같이, 유전층들(861, 811)은 각각 기판들(860, 810) 상에 위치될 수 있다.
블록(730)에서, 적층체의 하나 이상의 부분들은 그것들 위에 놓인 평면 도전 및/또는 유전층들에 의해 이전에 커버된 평면 도전층들의 각각의 하나 이상의 부분들을 벗기기 위해 제거된다. 비-제한적인 예로서, 적층체는 적층체의 하나 이상의 측면들에 계단 스텝을 형성하기 위해 각각의 반복에 따라 감소하는 폭을 가진 마스크(즉, 각각의 반복으로 얇아진 마스크)를 갖고 에칭될 수 있다. 플래시 메모리 디바이스와 관련된 실시예에서, 메모리 셀 어레이 영역 및 주변 영역 둘 모두에서의 적층체의 부분들은, 각각의 영역들에 두 개의 분리된 적층체들을 제공하기 위해, 예를 들면, 동시에 에칭될 수 있다. 도 8B는 각각 계단 스텝을 가진 두 개의 분리된 적층체들(820, 860)로 형성될 각각의 반복에 따라 감소하는 폭(즉, W1, W2, 및 W3)을 가진 마스크(도시되지 않음)를 갖고 각각 반복적으로 에칭된 적층체의 부분들(820, 870)의 예시적인 실시예의 단면도를 도시한다. 적층체의 전술한 계단-스텝 구조를 제조하기 위해, 전술한 마스크 슬리밍 기술을 포함하여, 이 기술분야에 알려진 다양한 기술들이 있으며, 그 모두는 본 개시의 적층체에 적용될 수 있다. 기술적인 세부사항들은 간결함을 위해 추가로 설명되지 않는다.
플래시 메모리 디바이스와 관련 있는 실시예에서, 블록(730) 전 또는 후에, 메모리 셀 어레이 영역에서의 적층체는 각각 3 차원 플래시 메모리 셀들의 스트링으로서 기능할 수 있는 하나 이상의 주상형 반도체 구조들을 형성하기 위해 프로세싱될 수 있다. 각각의 주상형 메모리 구조는 예를 들면, 실리콘 기둥(예로서, 에피택셜 실리콘 또는 폴리실리콘) 및 실리콘 기둥을 둘러싸는 산화물-질화물-산화물(ONO) 막을 포함할 수 있다. 이와 관련하여, 도 8C는 실리콘 기둥(87) 및 ONO 막(88)을 포함한 주상형 반도체 구조(86)의 예시적인 실시예의 단면도를 도시한다. 전술한 주상형 반도체 구조를 제조하기 위한 기술들은 관련된 기술 분야에 잘 알려져 있으며, 간결함을 위해 추가로 설명되지 않는다.
블록(740)에서, 하나 이상의 접촉들이 적층체 상에 형성된다. 하나 이상의 접촉들은 적층체의 상부 표면들에 실질적으로 수직일 수 있다. 한 세트의 접촉들은 제 1 세트의 평면 도체들(예로서, 홀수 평면 도전층들)의 커버되지 않은 부분들에 결합될 수 있는 반면, 또 다른 세트의 접촉들은 제 2 세트의 평면 도체들(예로서, 짝수 평면 도전층들)의 커버되지 않은 부분들에 결합될 수 있다.
일 실시예에서, 접촉들은 적층체 위에 층간 유전층을 형성하며, 그것을 통해 하나 이상의 개구들(예로서, 홀들)을 정의하기 위해 평면 도전층들의 하나 이상의 제 2 부분들 중 적어도 몇몇 위에서의 층간 유전층의 하나 또는 부분들을 제거하고, 그 안에 접촉들을 형성하기 위해 하나 이상의 개구들로 도전 재료들을 증착시킴으로써 형성될 수 있다. 플래시 메모리 디바이스와 관련 있는 실시예에서, 하나 이상의 접촉들이 또한 메모리 셀 영역에 형성될 수 있다. 예를 들면, 메모리 셀 영역에서의 하나 이상의 접촉들은, 또한 메모리 셀 영역에 층간 유전층을 증착시키고, 층간 유전층에 하나 이상의 개구들을 형성하며, 그 안에 하나 이상의 접촉들을 형성하기 위해 개구들로 도전 재료를 증착시킴으로써, 주변 영역에서의 접촉들과 동시에 형성될 수 있다. 이와 관련하여, 도 8D는 주변 및 메모리 셀 어레이 영역들(82, 81)에 각각 형성된 층간 유전층들(850, 899)의 예시적인 실시예의 단면도를 도시한다. 도 8E는 기판(810) 상에 위치된 주변 영역(82)에 형성된 개구들(829a, 829b), 및 기판(860) 상에 위치된 메모리 셀 어레이 영역(81)에 형성된 개구들(879a 내지 879c)의 예시적인 실시예의 단면도를 도시한다. 또한, 도 8F는 주변 및 메모리 셀 어레이 영역들(82, 81)에 각각 형성된 접촉들(830a, 830b) 및 접촉들(880a 내지 880c)의 예시적인 실시예의 단면도를 도시한다.
블록(750)에서, 둘 이상의 접촉 전극들이 접촉들 상에 형성된다. 예를 들면, 제 1 접촉 전극은 홀수 평면 도전층들에 결합된 제 1 세트의 접촉들 상에 형성될 수 있으며 제 2 접촉 전극은 짝수 평면 도전층들에 결합된 제 2 세트의 접촉들에 결합될 수 있다. 일 실시예에서, 제 1 및 제 2 전극들은 계단 스텝들이 각각 형성되는 적층체의 제 1 및 제 2 측면들 위에 형성될 수 있다. 또 다른 실시예에서, 제 1 및 제 2 접촉 전극들은 각각 계단 스텝의 제 1 및 제 2 횡 측면들에 인접한 계단 스텝 위에 형성될 수 있다. 또한, 또 다른 실시예에서, 제 1 및 제 2 전극들 외에, 부가적인 접촉 전극들이 형성될 수 있다. 예를 들면, 제 3 및 제 4 접촉 전극들은 각각 제 1 세트의 접촉들의 적어도 몇몇 및 제 2 세트의 접촉들의 적어도 몇몇 상에 배치되고 그것에 결합되도록 형성될 수 있다. 제 3 접촉 전극은 적어도 제 2 및 제 3 접촉 전극들 또는 제 3 및 제 4 접촉 전극들 사이에 커패시턴스를 제공하기 위해 제 2 및 제 4 접촉 전극들 사이에 및 그것에 인접하여 개재될 수 있다.
플래시 메모리 디바이스와 관련 있는 실시예에서, 하나 이상의 접촉 전극들이 또한 메모리 셀 영역에 형성될 수 있다. 이와 관련하여, 도 8G는 본 개시에 따른 커패시터를 위해 주변 영역(82)에 형성된 접촉 전극(840) 및 메모리 셀 어레이 영역(81)에 형성된 3-차원 메모리 셀 어레이를 위한 접촉 전극들(890a 내지 890c)의 예시적인 실시예의 단면도를 도시한다.
도 8A 내지 도 8G로부터 이해될 수 있는 바와 같이, 커패시터는 플래시 메모리 디바이스를 제조하는 프로세스 동안 메모리 셀 어레이 영역뿐만 아니라 주변 영역에 자연히 형성되는 평면 도전층들 및 유전층들을 번갈아 나오게 하는 적층체의 일 부분을 사용함으로써 형성될 수 있다. 또한, 그것의 구조적 구성에 의해, 본 개시에 따른 커패시터는 메모리 셀 어레이 영역에서의 메모리 셀 어레이 구조(예로서, 3-차원 메모리 셀 어레이 구조)와 함께 및/또는 그것과 동시에 형성될 수 있다.
도 9는 비-휘발성 메모리 디바이스(예로서, 도 5의 플래시 메모리 디바이스(500))를 포함한 시스템의 예시적인 실시예의 개략도를 도시한다. 시스템(900)은 예를 들면, 개인용 디지털 보조기(PDA), 무선 능력을 가진 랩탑 또는 휴대용 컴퓨터, 웹 태블릿, 무선 전화기, 페이저, 인스턴트 메시징 디바이스, 디지털 음악 플레이어, 디지털 카메라, 또는 무선으로 또는 유선 연결을 통해 정보를 송신 및/또는 수신하도록 적응될 수 있는 다른 디바이스들과 같은 디바이스들에서 사용될 수 있다. 시스템(900)은 다음의 시스템들: 무선 근거리 네트워크(WLAN) 시스템, 무선 개인 영역 네트워크(WPAN) 시스템, 또는 셀룰러 네트워크 중 임의의 것에서 사용될 수 있다.
시스템(900)은 제어기(910), 입력/출력(I/O) 디바이스(920)(예로서, 키패드, 디스플레이), 도 5의 플래시 메모리 디바이스(500), 무선 인터페이스(940), 및 버스(950)를 통해 서로에 결합된 정적 랜덤 액세스 메모리(SRAM)(960)를 포함할 수 있다. 배터리(980)는 일 실시예에서 시스템(900)에 전력을 공급할 수 있다. 메모리 디바이스는 NAND 메모리, 플래시 메모리, NOR 메모리 등을 포함할 수 있다.
제어기(910)는 예를 들면, 하나 이상의 마이크로프로세서들, 디지털 신호 프로세서들, 마이크로-제어기들 등을 포함할 수 있다. 플래시 메모리 디바이스(500)는 시스템(900)으로 또는 그것에 의해 송신된 메시지들을 저장하기 위해 사용될 수 있다. 플래시 메모리 디바이스(500)는 또한 선택적으로 시스템(900)의 동작 동안 제어기(920)에 의해 실행되는 지시들을 저장하기 위해 사용될 수 있으며 시스템(900)에 의해 생성되고, 수집되거나 또는 수신된 사용자 데이터(이미지 데이터와 같은)를 저장하기 위해 사용될 수 있다. 지시들은 디지털 정보로서 저장될 수 있으며 여기에 개시된 바와 같이 사용자 데이터는 디지털 데이터로서 메모리의 하나의 섹션에 및 아날로그 메모리로서 또 다른 섹션에 저장될 수 있다. 또 다른 예로서, 한꺼번에 주어진 섹션은 이와 같이 라벨링되고 디지털 정보를 저장할 수 있으며, 그 후 나중에 재라벨링되고 아날로그 정보를 저장하도록 재구성될 수 있다.
I/O 디바이스(920)는 메시지를 생성하기 위해 사용될 수 있다. 시스템(900)은 라디오 주파수(RF) 신호를 가진 무선 통신 네트워크로 및 그로부터 메시지들을 송신 및 수신하기 위해 무선 인터페이스(940)를 사용할 수 있다. 무선 인터페이스(940)의 예들은, 비록 본 개시의 범위가 이 점에서 제한되지 않지만, 다이폴 안테나와 같은, 안테나 또는 무선 트랜시버를 포함할 수 있다. 또한, I/O 디바이스(920)는 디지털 출력으로서(디지털 정보가 저장된다면), 또는 아날로그 정보로서(아날로그 정보가 저장된다면) 저장되는 것을 반영하는 전압을 전달할 수 있다. 무선 애플리케이션에서의 일 예가 상기 제공되지만, 본 발명의 실시예들은 또한 비-무선 애플리케이션들에서 또한 사용될 수 있다.
도 1A 내지 도 9와 함께 설명된 커패시터, 반도체 디바이스, 및/또는 시스템 및 그것들의 요소들의 구조적 및 기능적 구성들이 커패시터, 반도체 디바이스, 및/또는 시스템이 구현될 수 있는 몇 가지 방식들을 나타낸다는 것이 이해되어야 한다. 본 개시에 따른 커패시터는 플래시 메모리를 제외한 메모리들의 유형들을 포함하여, 임의의 유형의 디바이스들 및 시스템들에 적용될 수 있다는 것이 이해되어야 한다.
이 기술분야의 숙련자는 이것 및 다른 프로세스들 및 여기에 개시된 방법들을 위해, 프로세스들에서 수행된 기능들 및 방법들이 상이한 순서로 구현될 수 있다는 것을 이해할 것이다. 더욱이, 개괄된 단계들 및 동작들은 단지 예들로서 제공되며 개시된 실시예들의 본질을 손상시키지 않고 단계들 및 동작들의 몇몇은 선택적이며, 보다 적은 단계들 및 동작들로 조합되거나, 또는 부가적인 단계들 및 동작들로 확대될 수 있다.
본 개시는 본 출원에 설명된 특정한 실시예들에 대하여 제한되지 않으며, 이것은 다양한 양상들의 예시들로서 의도된다. 많은 수정들 및 변화들이 이 기술분야의 숙련자들에게 명백할 바와 같이, 그 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다. 본 개시의 범위 내에 있는 기능적으로 같은 방법들 및 장치들은, 여기에 열거된 것들 외에, 앞서 말한 설명들로부터 이 기술분야의 숙련자들에게 명백해질 것이다. 이러한 수정들 및 변화들은 첨부된 청구항들의 범위 내에 있도록 의도된다. 본 개시는 이러한 청구항들이 자격이 있는 등가물들의 전체 범위와 함께, 첨부된 청구항들의 용어들에 의해서만 제한된다. 본 개시는 특정한 방법들, 시약들, 화합물 조성들 또는 생물학적 시스템들에 제한되지 않으며, 이것은 물론 변할 수 있다는 것이 이해된다. 또한 여기에 사용된 용어들은 단지 특정한 실시예들을 설명하기 위한 것이며 제한적이도록 의도되지 않는다는 것이 이해될 것이다.
여기에서의 실질적으로 임의의 복수형 및/또는 단수형 용어들의 사용에 대하여, 이 기술분야의 숙련자들은 문맥 및/또는 애플리케이션에 적절한 것으로서 복수형에서 단수형으로 및/또는 단수형에서 복수형으로 바꿀 수 있다. 다양한 단수형/복수형 치환들이 명료함을 위해 여기에 명백하게 제시될 수 있다.
일반적으로, 여기에 및 특히 첨부된 청구항들(예로서, 첨부된 청구항들의 바디들)에 사용된 용어들은 일반적으로 "개방" 용어들로서 의도된다(예로서, 용어("포함하는")은 "이에 제한되지 않지만 이를 포함하는"으로서 해석되며, 용어("갖는")는 "적어도 갖는"으로서 해석되고, 용어("포함하다")는 "이에 제한되지 않지만 이를 포함한다"로서 해석되어야 한다 등.)는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 특정한 수의 도입 청구항 열거가 의도된다면, 이러한 의도는 청구항에서 명시적으로 나열될 것이며, 이러한 열거의 부재시 어떤 이러한 의도도 존재하지 않는다는 것이 이 기술분야 내에서의 숙련자들에 의해 또한 이해될 것이다. 예를 들면, 이해를 위한 도움으로서, 다음의 첨부된 청구항들은 청구항 열거들을 도입하기 위해 도입구들("적어도 하나" 및 "하나 이상")의 사용을 포함할 수 있다. 그러나, 이러한 구들의 사용은 부정 관사들("a" 또는 "an")에 의한 청구항 열거의 도입이, 심지어 동일한 청구항이 도입구들("하나 이상" 또는 "적어도 하나") 및 "a" 또는 "an"과 같은 부정 관사들(예로서, "a" 및/또는 "an"은 "적어도 하나" 또는 "하나 이상"을 의미하는 것으로 해석되어야 한다)을 포함할 때조차, 단지 하나의 이러한 열거를 포함한 실시예들로 이러한 도입된 청구항 열거를 포함한 임의의 특정한 청구항을 제한한다는 것을 내포하는 것으로 해석되어서는 안된다; 동일한 것이 청구항 열거들을 도입하기 위해 사용된 정관사들의 사용에 대해 유효하다. 또한, 특정한 수의 도입된 청구항 열거가 명시적으로 나열될지라도, 이 기술분야의 숙련자들은 이러한 열거가 적어도 나열된 수를 의미하도록(예로서, 다른 변경자들 없이 "두 개의 열거들"의 가장 기본적인 열거는 적어도 두 개의 열거들, 또는 둘 이상의 열거들을 의미한다) 해석되어야 한다는 것을 인지할 것이다. 더욱이, "A, B, 및 C 등 중 적어도 하나"와 비슷한 관례가 사용되는 이들 인스턴스들에서, 일반적으로 이러한 구성은 이 기술분야의 숙련자가 관례(예로서, "A, B, 및 C 중 적어도 하나를 가진 시스템"은 이에 제한되지는 않지만, A 단독으로, B 단독으로, C 단독으로, A 및 B를 함께, A 및 C를 함께, B 및 C를 함께, 및/또는 A, B, 및 C를 함께 가진 시스템들을 포함할 것이다)를 이해할 것이라는 점에서 의도된다. "A, B, 또는 C 등 중 적어도 하나"와 비슷한 관례가 사용되는 이들 인스턴스들에서, 일반적으로 이러한 관례는 이 기술분야의 숙련자가 관례(예로서, "A, B, 또는 C 중 적어도 하나를 가진 시스템"은 이에 제한되지는 않지만, A 단독으로, B 단독으로, C 단독으로, A 및 B를 함께, A 및 C를 함께, B 및 C를 함께, 및/또는 A, B, 및 C를 함께 가진 시스템들을 포함할 것이다)를 이해할 것이라는 점에서 의도된다. 둘 이상의 대안적인 용어들을 제공하는 가상의 임의의 이접어 및/또는 구는 설명, 청구항들, 또는 도면들에서에 상관없이, 용어들 중 하나, 용어들 중 어느 하나, 또는 양쪽 용어들 모두를 포함하는 가능성들을 고려하도록 이해되어야 한다는 것이 이 기술분야 내에서의 숙련자들에 의해 추가로 이해될 것이다. 예를 들면, 구("A 또는 B")는 "A" 또는 "B" 또는 "A 및 B"의 가능성들을 포함하는 것으로 이해될 것이다.
또한, 개시의 특징들 또는 양상들이 마쿠쉬 그룹들(Markush groups)에 관하여 설명될 때, 이 기술분야의 숙련자들은 본 개시가 또한 그에 의해 마쿠쉬 그룹의 임의의 개개의 멤버 또는 그 멤버들의 서브그룹에 대하여 설명된다는 것을 인지할 것이다.
이 기술분야의 숙련자에 의해 이해될 바와 같이, 기록된 설명을 제공하는 것에 관하여서와 같은, 임의의 및 모든 목적들을 위해, 여기에 개시된 모든 범위들은 또한 임의의 및 모든 가능한 서브범위들 및 그 서브범위들의 조합들을 포괄한다. 임의의 열거된 범위는 충분히 설명적이며 동일한 범위가 적어도 동일한 1/2들, 1/3들, 1/4들, 1/5들, 1/10들 등으로 분해되는 것을 가능하게 하는 것으로 쉽게 인지될 수 있다. 비-제한적인 예로서, 여기에 논의된 각각의 범위는 하단 1/3, 중간 1/3, 및 상단 1/3 등으로 쉽게 분해될 수 있다. 이 기술분야의 숙련자에 의해 또한 이해될 바와 같이, "까지", "적어도" 등과 같은 모든 언어는 나열된 수를 포함하며 그 다음에 상기 논의된 바와 같이 서브범위들로 분해될 수 있는 범위들을 나타낸다. 마지막으로, 이 기술분야의 숙련자에 의해 이해될 바와 같이, 범위는 각각의 개개의 멤버를 포함한다. 따라서, 예를 들면, 1 내지 3개의 셀들을 가진 그룹은 1, 2, 또는 3개의 셀들을 가진 그룹들을 나타낸다. 유사하게, 1 내지 5개의 셀들을 가진 그룹은 1, 2, 3, 4, 또는 5개의 셀들을 가진 그룹들을 나타낸다.
앞서 말한 것으로부터, 본 개시의 다양한 실시예들이 예시를 위해 여기에 설명되며, 다양한 수정들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 여기에 개시된 다양한 실시예들은 제한적인 것으로 의도되지 않으며, 실제 범위 및 사상은 다음의 청구항들에 의해 표시된다.
Claims (29)
- 커패시터에 있어서,
제 1 평면 도전층;
상기 제 1 평면 도전층 위에 형성된 제 2 평면 도전층; 및
상기 제 2 평면 도전층 위에 형성된 제 3 평면 도전층 - 상기 제 1 평면 도전층의 제 1 단부 상부 표면 부분 및 제2 단부 상부 표면 부분이 각각 상기 제 2 평면 도전층의 각기의 제 1 단부 및 각기의 제 2 단부를 넘어서 연장하도록 상기 제 1 평면 도전층이 상기 제 2 평면 도전층에 평행하게 그리고 상기 제 2 평면 도전층을 넘어서 적어도 2개의 대향하는 방향으로 연장하고, 상기 제 2 평면 도전층의 제 1 단부 상부 표면 부분 및 제 2 단부 상부 표면 부분이 각각 상기 제 3 평면 도전층의 각기의 제 1 단부 및 각기의 제 2 단부를 넘어서 연장하도록 상기 제 2 평면 도전층이 상기 제 3 평면 도전층에 평행하게 그리고 상기 제 3 평면 도전층을 넘어서 적어도 2 개의 대향하는 방향으로 연장함으로써, 이중의 계단 스텝 구조(a dual stair step structure)를 형성함 -;
상기 제 1 평면 도전층, 상기 제 2 평면 도전층 및 상기 제 3 평면 도전층 사이에 개재된 유전체 재료층 - 상기 유전체 재료층은 상기 제 1 평면 도전층 및 상기 제 2 평면 도전층의 상기 제 1 단부 표면 부분 및 상기 제 2 단부 표면 부분 각각이 각기의 유전체 재료층을 넘어서 연장하도록 배치됨 -; 및
상기 제 1 평면 도전층, 상기 제 2 평면 도전층 및 상기 제 3 평면 도전층에 각각 전기적으로 연결된 제 1 접촉부, 제 2 접촉부 및 제 3 접촉부 - 상기 제 1 접촉부, 상기 제 2 접촉부 및 상기 제 3 접촉부는 상기 이중의 계단 스텝 구조의 단부들 사이의 중간 지점에 접촉부들이 위치하는 것을 피하도록 한쪽 또는 양쪽의 단부에서만 연결됨 -
를 포함하는, 커패시터. - 커패시터에 있어서,
하나가 다른 하나 위에 배치되는 N 개의 평면 도전층들 - 상기 N 개의 평면 도전층들의 각각은 상기 N 개의 평면 도전층들의 대향 단부들의 적어도 각각의 단부 상에 각기의 부분(respective portion)을 포함하고, 상기 각기의 부분은 상기 N 개의 평면 도전층들 중 낮은 레벨의 평면 도전층 위에 배치된 상기 N 개의 평면 도전층들의 나머지 것들에 의해 커버되지 않으며, 각기의 부분들의 각각은 상기 N 개의 평면 도전층들의 면(plane)에 실질적으로 평행한 방향으로 연장하고, N은 2 보다 더 큰 자연수임 -;
N-1 개의 유전체 재료층들 - N-1 개의 유전체 재료들의 각기의 유전체 재료들은 상기 N 개의 평면 도전층들의 각기의 인접한 쌍들 사이에 개재되고, 상기 각기의 부분들 중 적어도 하나의 부분이 상기 N-1 개의 유전체 층들 중 위에 놓인 것에 의해 커버되지 않도록 상기 N-1 개의 유전체 재료층들의 각각이 상기 N 개의 평면 도전층들 중 아래에 놓인 것보다 작음으로써, 이중의 계단 스텝 구조를 형성함 -; 및
상기 N 개의 평면 도전층들의 상기 각기의 부분들에 각각 전기적으로 연결된 접촉부들 - 상기 접촉부들은 상기 이중의 계단 스텝 구조의 단부들 사이의 중간 지점에 접촉부들이 위치하는 것을 피하도록 한쪽 또는 양쪽의 단부에서만 연결됨 -
를 포함하는, 커패시터. - 청구항 2에 있어서,
상기 N 개의 평면 도전층들의 상기 대향 단부들 상의 상기 각기의 부분들의 각각은, 상기 N 개의 평면 도전층들 중 인접한 것 및 상기 N-1 개의 유전체 층들 중 개재된 것과 함께, 계단 스텝을 형성하는, 커패시터. - 청구항 2에 있어서,
상기 N 개의 평면 도전층들 및 상기 N-1 개의 유전체 재료층들은 각기(respectively) 두 개의 방향으로 연장하고, 상기 평면 도전층들의 각각은 상기 두 개의 방향들 중 적어도 하나의 방향에서 상기 N 개의 평면 도전층들 중 아래에 놓인 나머지 것들과 동일하거나 더 작은, 커패시터. - 청구항 2에 있어서,
상기 N 개의 평면 도전층들 중 번갈아 나오는 것들이 제 1 세트를 구성하며, 상기 N 개의 평면 도전층들 중 나머지 것들이 제 2 세트를 구성하고, 상기 커패시터는 상기 제 1 세트의 상기 N 개의 평면 도전층들의 각기의 부분들의 각각에 연결된 각기의 접촉부를 더 포함하고, 접촉부들의 각각은 대응하는 접촉부가 연결된 상기 평면 도전층들의 표면에 실질적으로 수직인 방향으로 연장하는, 커패시터. - 청구항 5에 있어서,
상기 접촉부들은 제 1 접촉부들을 포함하고, 상기 제 2 세트의 상기 N 개의 평면 도전층들의 각기의 부분들의 각각에 연결된 각기의 제 2 접촉부를 더 포함하고, 상기 제 2 접촉부들의 각각은 대응하는 제 2 접촉부가 연결된 상기 평면 도전층들의 표면에 실질적으로 수직인 방향으로 연장하는, 커패시터. - 청구항 6에 있어서,
상기 N 개의 평면 도전층들은 총괄하여 적층체를 형성하고,
상기 각기의 부분들은 상기 적층체의 제 1의 대향 단부들에서의 계단 스텝과 상기 적층체의 제 2의 대향 단부들에서의 계단 스텝을 총괄하여 형성하고,
상기 제 1 접촉부들의 각각은 상기 적층체의 상기 제 1의 대향 단부들에 배치되고,
상기 제 2 접촉부들의 각각은 상기 적층체의 상기 제 2의 대향 단부들에 배치되는, 커패시터. - 청구항 6에 있어서,
상기 각기의 부분들은 계단 스텝을 총괄하여 형성하고, 상기 제 1 접촉부들 각각은 상기 계단 스텝의 제 1 측면에 인접하는 계단 스텝 상에 배치되고, 상기 제 2 접촉부들 각각은 상기 계단 스텝의 대향하는 제 2 측면에 인접하는 계단 스텝 상에 배치되는, 커패시터. - 청구항 6에 있어서,
제 1 접촉 전극 및 제 2 접촉 전극을 더 포함하고, 각각은 상기 제 1 접촉부들의 적어도 일부 및 상기 제 2 접촉부들의 적어도 일부에 각기 연결되는, 커패시터. - 청구항 9에 있어서,
상기 N 개의 평면 도전층들은 총괄하여 적층체를 형성하고, 상기 각기의 부분들의 적어도 일부는 상기 적층체의 제 1의 대향 단부들에서의 계단 스텝과 상기 적층체의 제 2의 대향 단부들에서의 계단 스텝을 총괄하여 형성하고, 상기 제 1 접촉 전극 및 상기 제 2 접촉 전극은 상기 적층체의 상기 제 1의 대향 단부들 및 상기 제 2의 대향 단부들 위에 각기 배치되는, 커패시터. - 청구항 9에 있어서,
상기 각기의 부분들의 적어도 일부는 상기 커패시터의 상기 대향 단부들 중 하나에서 계단 스텝을 총괄하여 형성하고, 상기 제 1 접촉 전극은 상기 계단 스텝의 제1 측면에 인접하는 계단 스텝 위에 배치되고, 상기 제 2 접촉 전극은 상기 계단 스텝의 대향하는 제 2 측면에 인접하는 계단 스텝 위에 배치되는, 커패시터. - 청구항 9 있어서,
제 3 접촉 전극 및 제 4 접촉 전극을 더 포함하고, 각각은 상기 제 1 접촉부들의 적어도 일부 및 상기 제 2 접촉부들의 적어도 일부에 각기 연결되는, 커패시터. - 장치에 있어서,
메모리 셀 영역; 및
상기 메모리 셀 영역에 인접한 주변 영역 - 상기 주변 영역은 하나가 다른 하나 위에 배치되는 N 개의 평면 도전층들을 포함하는 다수의 커패시터를 포함하며, 상기 N 개의 평면 도전층들의 각각이 상기 N 개의 평면 도전층들의 대향 단부들의 적어도 각각의 단부 상의 각기의 부분을 포함하고, 상기 각기의 부분은 상기 N 개의 평면 도전층들의 낮은 레벨의 평면 도전층 위에 배치되는 상기 N 개의 도전층들의 나머지 것들에 의해 커버되지 않고, 각기의 부분들의 각각은 상기 N 개의 평면 도전층들의 면에 실질적으로 평행한 방향으로 연장하고, N은 2 보다 더 큰 자연수 임 -;
N-1 개의 유전체 재료층들 - N-1 개의 유전체 재료들 중 각기의 유전체 재료들은 상기 N 개의 평면 도전층들의 각기의 인접한 쌍들 사이에 개재되고, 상기 각기의 부분들 중 적어도 하나의 부분이 상기 N-1 개의 유전체 층들 중 위에 놓인 것에 의해 커버되지 않도록 상기 N-1 개의 유전체 재료층들의 각각이 상기 N 개의 평면 도전층들 중 아래에 놓인 것보다 더 작음으로써, 이중의 계단 스텝 구조를 형성함 -; 및
상기 N 개의 평면 도전층들의 상기 각기의 부분들에 각각 전기적으로 연결된 접촉부들 - 상기 접촉부들은 상기 이중의 계단 스텝 구조의 단부들 사이의 중간 지점에 접촉부들이 위치하는 것을 피하도록 한쪽 또는 양쪽의 단부에서만 연결됨 -
을 포함하는, 장치. - 청구항 13에 있어서,
상기 메모리 셀 영역은 적층체를 포함하며, 상기 적층체는 도전 재료로 구성되며 하나가 다른 하나 위에 각기 배치되는 복수의 워드 라인 층들, 및 복수의 유전체 층들을 포함하고, 상기 유전체 층들의 각각은 상기 복수의 워드 라인 층들의 각기의 두 개의 인접한 워드 라인 층들 사이에 개재되는, 장치. - 청구항 13에 있어서,
상기 메모리 셀 영역은 상기 N 개의 평면 도전층들 및 상기 N-1 개의 유전체 재료층들을 포함하는 적층체를 통해 형성된 메모리 셀들의 하나 이상의 스트링을 포함하는, 장치. - 청구항 13에 있어서,
상기 장치는 메모리 디바이스를 포함하는, 장치. - 청구항 13에 있어서,
상기 장치는 시스템을 포함하며, 상기 시스템은 메모리 디바이스에 연결된 제어기를 포함하고, 상기 메모리 디바이스는 상기 메모리 셀 영역 및 상기 주변 영역을 포함하는, 장치. - 커패시터를 제조하는 방법으로서,
기판 상에 적층체를 형성하고 이중의 계단 스텝 구조를 형성하기 위해 상기 기판 상에 N-1 개의 유전체 재료층들과 N 개의 평면 도전층들을 번갈아 적층하는 단계 - N은 2보다 더 큰 자연수임 -;
상기 N 개의 평면 도전층들의 적어도 각각의 대향 단부들 상의 각기의 부분들을 계속해서 커버하지 않도록 상기 적층체의 부분들을 제거하는 단계 - 상기 N 개의 평면 도전층들 각각 상의 상기 각기의 부분들은, 상기 N 개의 평면 도전층들 또는 상기 N-1 개의 유전체 재료층들 중 위에 놓인 나머지 것들이 상기 N 개의 평면 도전층들 중 더 낮은 것의 상기 각기의 부분들을 커버하지 않도록 형성됨 -; 및
상기 N 개의 평면 도전층들의 상기 각기의 부분들에 각각 전기적으로 연결된 접촉부들을 형성하는 단계 - 상기 접촉부들은 상기 이중의 계단 스텝 구조의 단부들 사이의 중간 지점에 접촉부들이 위치하는 것을 피하도록 한쪽 또는 양쪽의 단부에서만 연결됨 -
를 포함하는 방법. - 청구항 18에 있어서,
상기 적층체의 부분을 제거하는 단계는 상기 적층체의 상기 대향 단부들 각각에서 계단 스텝을 형성하도록 각각의 반복에 따라 감소하는 점진적 감소 개구 폭(progressively smaller opening width)들을 갖는 일련의 마스크들로 상기 적층체의 부분들을 반복하여 제거하는 단계를 포함하는 방법. - 청구항 18에 있어서, 상기 N 개의 평면 도전층들의 번갈아 나오는 것들이 제 1 세트를 구성하며, 상기 N 개의 평면 도전층들의 나머지 것들이 제 2 세트를 구성하고,
상기 방법은 제 1 접촉부들 및 제 2 접촉부들을 형성하는 단계를 더 포함하고, 상기 제 1 접촉부들은 상기 제 1 세트의 상기 N 개의 평면 도전층들의 각기의 부분들에 연결되고, 상기 제 2 접촉부들은 상기 제 2 세트의 상기 N 개의 평면 도전층들의 각기의 부분들에 연결되는, 방법. - 청구항 20에 있어서,
상기 제 1 접촉부들 및 상기 제 2 접촉부들을 형성하는 단계는:
상기 적층체 위에 층간 유전체층(interlayer dielectric layer)을 형성하는 단계;
상기 층간 유전체층 내에 개구들을 형성하는 단계; 및
상기 개구들 내에 도전 재료를 증착시켜 그 안에 상기 제 1 접촉부들 및 상기 제 2 접촉부들을 형성하는 단계
를 포함하는 방법. - 청구항 20에 있어서,
상기 제 1 접촉부들 및 상기 제 2 접촉부들 위에 제 1 접촉 전극들 및 제 2 접촉 전극들을 각기 형성하는 단계를 더 포함하는 방법. - 청구항 22에 있어서,
상기 적층체의 부분들을 제거하는 단계는 상기 적층체의 대향 단부들 중 제 1 단부에서의 계단 스텝과 상기 적층체의 대향 단부들 중 제 2 단부에서의 계단 스텝을 형성하도록 상기 적층체의 부분들을 제거하는 단계를 더 포함하고, 상기 제 1 접촉 전극들 및 상기 제 2 접촉 전극들을 형성하는 단계는 상기 적층체의 상기 제 1 단부 및 상기 제 2 단부 위에 상기 제 1 접촉 전극들 및 상기 제 2 접촉 전극들을 각기 형성하는 단계를 포함하는 방법. - 청구항 22에 있어서,
상기 적층체의 부분들을 제거하는 단계는 상기 대향 단부들 중 제 1 단부와 상기 적층체의 대향 단부들 중 제 2 단부에서 계단 스텝들을 형성하도록 상기 적층체의 부분들을 제거하는 단계를 더 포함하고, 상기 제 1 접촉 전극들 및 상기 제 2 접촉 전극들을 형성하는 단계는 상기 계단 스텝들의 제 1 측면 및 제 2 측면에 인접한 상기 계단 스텝들 위에 상기 제 1 접촉 전극들 및 상기 제 2 접촉 전극들을 각기 형성하는 단계를 포함하는 방법. - 청구항 22에 있어서,
상기 제 1 접촉부들 및 상기 제 2 접촉부들을 형성하는 단계는 복수의 제 1 접촉부들 및 복수의 제 2 접촉부들을 형성하는 단계를 포함하고, 상기 제1 접촉 전극들 및 상기 제 2 접촉 전극들을 형성하는 단계는 상기 제 1 접촉부들의 적어도 일부 및 상기 제 2 접촉부들의 적어도 일부 상에 각기 배치되고 그리고 그들에 각기 연결되는 제 3 접촉 전극들 및 제 4 접촉 전극들을 형성하는 단계를 더 포함하는 방법. - 청구항 18에 있어서,
상기 N 개의 평면 도전층들을 번갈아 적층하는 단계는 메모리 셀 어레이 영역 및 주변 영역 내에 상기 N-1 개의 유전체 재료층들과 상기 N 개의 평면 도전층들을 번갈아 적층하여 상기 적층체를 형성하는 단계를 더 포함하고, 상기 적층체의 부분들을 제거하는 단계는 상기 메모리 셀 어레이 영역 내의 상기 적층체의 부분들을 제거하여 3차원 메모리 셀 어레이 구조체를 형성하는 단계를 더 포함하는 방법. - 삭제
- 삭제
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9941053B2 (en) | 2011-08-22 | 2018-04-10 | Micron Technology, Inc. | Structure and methods of forming the structure |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244180A (ja) | 2011-05-24 | 2012-12-10 | Macronix Internatl Co Ltd | 多層接続構造及びその製造方法 |
| CN105304615B (zh) * | 2014-06-05 | 2018-03-23 | 联华电子股份有限公司 | 半导体结构 |
| US9716581B2 (en) * | 2014-07-31 | 2017-07-25 | Akoustis, Inc. | Mobile communication device configured with a single crystal piezo resonator structure |
| JP6466148B2 (ja) * | 2014-11-19 | 2019-02-06 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US9881917B2 (en) * | 2015-07-16 | 2018-01-30 | Advanced Semiconductor Engineering, Inc. | Semiconductor device and method of manufacturing the same |
| US9780104B2 (en) * | 2015-09-10 | 2017-10-03 | Toshiba Memory Corporation | Semiconductor memory device and method of manufacturing the same |
| CN106601751B (zh) * | 2015-10-13 | 2019-07-19 | 旺宏电子股份有限公司 | 具有镜像落着区的多层三维结构及集成电路 |
| JP6610159B2 (ja) * | 2015-10-20 | 2019-11-27 | Ｔｄｋ株式会社 | 薄膜キャパシタ |
| KR101872582B1 (ko) * | 2016-03-22 | 2018-06-28 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조 방법 |
| JP7042397B2 (ja) * | 2016-09-29 | 2022-03-28 | パナソニックＩｐマネジメント株式会社 | コンデンサ |
| KR101951471B1 (ko) | 2017-01-11 | 2019-02-22 | 연세대학교 원주산학협력단 | 실란올 말단기 함유 폴리디메틸실록산을 포함하는 마이크로캡슐형 자기치유 코팅액 |
| JP2018157106A (ja) * | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | 記憶装置および容量素子 |
| KR102432379B1 (ko) * | 2017-10-16 | 2022-08-12 | 삼성전자주식회사 | 반도체 소자 |
| US10839918B1 (en) * | 2019-06-24 | 2020-11-17 | Sandisk Technologies Llc | Boost converter in memory chip |
| JP2021048302A (ja) * | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| KR20210057351A (ko) | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 메모리 장치 |
| US11527473B2 (en) | 2019-11-12 | 2022-12-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device including capacitor |
| WO2021138839A1 (zh) * | 2020-01-08 | 2021-07-15 | 深圳市汇顶科技股份有限公司 | 电容器及其制作方法 |
| JP2021153149A (ja) * | 2020-03-24 | 2021-09-30 | キオクシア株式会社 | 半導体装置 |
| CN113039643A (zh) | 2020-09-02 | 2021-06-25 | 长江存储科技有限责任公司 | 半导体器件中的片上电容器及其形成方法 |
| WO2022048017A1 (en) * | 2020-09-02 | 2022-03-10 | Yangtze Memory Technologies Co., Ltd. | On-chip capacitors in semiconductor devices and methods for forming thereof |
| WO2022061796A1 (en) * | 2020-09-27 | 2022-03-31 | Yangtze Memory Technologies Co., Ltd. | On-chip capacitors in three-dimensional semiconductor devices and methods for forming the same |
| CN112768490B (zh) * | 2021-02-04 | 2023-01-20 | 长江先进存储产业创新中心有限责任公司 | 相变存储器及其制作方法 |
| US11990470B2 (en) * | 2021-09-24 | 2024-05-21 | International Business Machines Corporation | Ferroelectric and paraelectric stack capacitors |
| CN117651480B (zh) * | 2024-01-29 | 2024-06-14 | 荣耀终端有限公司 | 电容器的制备方法、电容器及电子设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020070402A1 (en) * | 2000-10-31 | 2002-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device having capacitor element in peripheral circuit and method of manufacturing the same |
| US20100246092A1 (en) * | 2009-03-27 | 2010-09-30 | Tdk Corporation | Thin-film device |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745335A (en) * | 1996-06-27 | 1998-04-28 | Gennum Corporation | Multi-layer film capacitor structures and method |
| CN1180244A (zh) * | 1996-09-26 | 1998-04-29 | 联华电子股份有限公司 | 具有电容器的半导体存储器件 |
| US6351406B1 (en) * | 1998-11-16 | 2002-02-26 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| CN100419927C (zh) * | 2003-12-03 | 2008-09-17 | 联华电子股份有限公司 | 制作金属-绝缘体-金属电容的方法 |
| US7317221B2 (en) * | 2003-12-04 | 2008-01-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | High density MIM capacitor structure and fabrication process |
| KR100809321B1 (ko) | 2005-02-01 | 2008-03-05 | 삼성전자주식회사 | 다중 ｍｉｍ 캐패시터 및 이의 제조 방법 |
| KR100703974B1 (ko) | 2005-08-11 | 2007-04-06 | 삼성전자주식회사 | Ｍｉｍ 커패시터를 구비하는 반도체 집적회로 장치 및 그제조 방법 |
| US7241695B2 (en) * | 2005-10-06 | 2007-07-10 | Freescale Semiconductor, Inc. | Semiconductor device having nano-pillars and method therefor |
| KR100759215B1 (ko) * | 2005-12-21 | 2007-09-14 | 동부일렉트로닉스 주식회사 | 반도체소자의 커패시터 및 그 제조방법 |
| JP5016832B2 (ja) * | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US20070284612A1 (en) * | 2006-06-09 | 2007-12-13 | International Business Machines Corporation | Semiconductor devices with one-sided buried straps |
| KR100922931B1 (ko) | 2006-12-27 | 2009-10-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조 방법 |
| CN100539079C (zh) * | 2006-12-27 | 2009-09-09 | 中芯国际集成电路制造(上海)有限公司 | 制造dram电容器结构的方法 |
| KR100902581B1 (ko) * | 2007-10-16 | 2009-06-11 | 주식회사 동부하이텍 | 반도체 소자의 스택 커패시터 및 그의 형성방법 |
| US20090141426A1 (en) * | 2007-11-29 | 2009-06-04 | Cheol-Seong Hwang | Thin film multi-layered ceramic capacitor and method of fabricating the same |
| JP5455352B2 (ja) | 2008-10-28 | 2014-03-26 | 太陽誘電株式会社 | 薄膜ｍｉｍキャパシタ及びその製造方法 |
| JP5341529B2 (ja) | 2009-01-09 | 2013-11-13 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP4780210B2 (ja) * | 2009-03-17 | 2011-09-28 | コニカミノルタビジネステクノロジーズ株式会社 | 画像表示装置、画像表示方法および画像表示プログラム |
| KR101595788B1 (ko) * | 2009-03-18 | 2016-02-22 | 삼성전자주식회사 | 커패시터 구조물 및 그 제조 방법 |
| JP5267268B2 (ja) * | 2009-03-26 | 2013-08-21 | Ｔｄｋ株式会社 | 薄膜コンデンサ及びその製造方法 |
| US7915135B2 (en) * | 2009-04-30 | 2011-03-29 | United Microelectronics Corp. | Method of making multi-layer structure for metal-insulator-metal capacitor |
| JP2011023464A (ja) * | 2009-07-14 | 2011-02-03 | Toshiba Corp | 半導体記憶装置 |
| US8148728B2 (en) * | 2009-10-12 | 2012-04-03 | Monolithic 3D, Inc. | Method for fabrication of a semiconductor device and structure |
| US9082555B2 (en) | 2011-08-22 | 2015-07-14 | Micron Technology, Inc. | Structure comprising multiple capacitors and methods for forming the structure |
-
2011
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-
2012
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-
2018
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-
2020
- 2020-10-09 US US17/067,587 patent/US11955285B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020070402A1 (en) * | 2000-10-31 | 2002-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device having capacitor element in peripheral circuit and method of manufacturing the same |
| US20100246092A1 (en) * | 2009-03-27 | 2010-09-30 | Tdk Corporation | Thin-film device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9941053B2 (en) | 2011-08-22 | 2018-04-10 | Micron Technology, Inc. | Structure and methods of forming the structure |
| US10170248B2 (en) | 2011-08-22 | 2019-01-01 | Micron Technology, Inc. | Structure and methods of forming the structure |
| US10804036B2 (en) | 2011-08-22 | 2020-10-13 | Micron Technology, Inc. | Structure and methods of forming the structure |
| US11955285B2 (en) | 2011-08-22 | 2024-04-09 | Lodestar Licensing Group, Llc | Structure and methods of forming the structure |
Also Published As
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