KR101872582B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 내부전극이 번갈아 배치된 세라믹 바디 및 상기 세라믹 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하며, 상기 세라믹 바디 내에는 복수의 비아가 배치되고, 상기 복수의 비아 중 제1 비아는 상기 제1 내부전극과 제1 외부전극을 연결하되, 세라믹 바디의 일면에서 상기 기판에 인접한 최하층 제1 내부전극까지 관통하고, 상기 복수의 비아 중 제2 비아는 상기 제2 내부전극과 제2 외부전극을 연결하되, 세라믹 바디의 일면에서 상기 기판에 인접한 최하층 제2 내부전극까지 관통하며, 상기 복수의 비아는 다단 형상이고, 각 단의 폭은 기판에서 세라믹 바디의 상부로 갈수록 커지는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
최근 들어 스마트폰, 웨어러블 장비 등에 상기 적층 세라믹 커패시터가 사용되면서 소형화되고 있다.
소형화된 사이즈에 동일 커패시턴스를 유지하기 위해서는 적층 수를 증가시키거나 유전체 두께를 더 얇게 하여야 한다.
한편, 박막 공법으로 제작된 커패시터 제품은 외부전극과 내부전극을 연결하고 내부전극 층간 연결을 위한 비아(via) 형성 방법이 중요하다. 이러한 비아 형성방법 및 최종 구조에 따라 적층 세라믹 커패시터의 성능에 영향을 미친다.
종래 박막 적층 세라믹 커패시터 제작방법은 유전체층과 전극층을 반복하여 적층 한 후 비아(via) 형성 시, 한 층의 전극에 한 개의 비아가 필요하며, 전극층수만큼 비아를 형성하는 방법이 있다.
다음으로는 전극층을 적층 시 패터닝하는 방법으로 짝수번째 전극층과 홀수번째 전극층의 형태를 달리하여 적층하고, 한쪽면을 에칭하면 짝수 혹은 홀수 전극층만 노출되어 전극을 연결하는 방법이 있다.
그러나, 상기의 방법들은 공정이 복잡하고 제조 비용이 증가하는 문제가 있어, 더욱 소형화된 박막 적층 세라믹 커패시터를 용이하게 제작하는 기술이 요구된다.
일본특허공개공보 2000-514243
본 발명은 신뢰성이 우수하고 소형화된 박막 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 내부전극이 번갈아 배치된 세라믹 바디 및 상기 세라믹 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하며, 상기 세라믹 바디 내에는 복수의 비아가 배치되고, 상기 복수의 비아 중 제1 비아는 상기 제1 내부전극과 제1 외부전극을 연결하되, 세라믹 바디의 일면에서 상기 기판에 인접한 최하층 제1 내부전극까지 관통하고, 상기 복수의 비아 중 제2 비아는 상기 제2 내부전극과 제2 외부전극을 연결하되, 세라믹 바디의 일면에서 상기 기판에 인접한 최하층 제2 내부전극까지 관통하며, 상기 복수의 비아는 다단 형상이고, 각 단의 폭은 기판에서 세라믹 바디의 상부로 갈수록 커지는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 기판 상에 유전체층과 제1 및 제2 내부전극이 번갈아 배치되도록 적층하여 적층체를 마련하는 단계, 상기 적층체의 상부면에 포토레지스트를 도포하고 패터닝한 후 소정의 내부전극까지 에칭하여 비아를 형성하는 단계, 상기 패터닝된 포토레지스트를 제거 후 상기 적층체의 상부면에서 상기 비아의 하부면까지 포토레지스트를 도포하고 패터닝한 후 소정의 내부전극까지 에칭하는 공정을 반복하여 복수의 비아를 형성하되, 각 비아는 인접하는 상부의 비아보다 그 폭이 작도록 형성하는 단계를 포함하며, 상기 복수의 비아는 다단 형상이고, 각 단의 폭은 상기 기판에서 세라믹 바디의 상부로 갈수록 커지는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시형태에 의하면 유전체와 전극을 일괄 적층한 후 다단 형상의 비아로 전기적 연결을 할 수 있어, 박막 증착시 외부환경에 의한 데미지를 최소화할 수 있고, 제품의 두께를 더 얇게 한 소형화 제품을 구현할 수 있다.
또한, 비아 한 개로 전기적 연결이 필요한 각 층 모두를 연결할 수 있어, 비아로 인한 면적 감소를 최소화하여 용량을 증가 할 수 있다.
또한, 비아 내에 절연막 패터닝을 통해 제품 구조를 단순화할 수 있어, 박막 적층 세라믹 커패시터의 적층수를 증가시킬 수 있으므로, 고용량 구현이 가능하다.
또한, 본 발명의 일 실시형태에 따른 박막 적층 세라믹 커패시터는 낮은 등가직렬인덕턴스 (ESL, Equivalent Series Inductance) 및 낮은 등가직렬저항 (ESR, Equivalent Series Resistance)을 가질 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 평면도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3a 내지 도 3j는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터 내부의 비아를 형성하는 공정도이다.
도 4a 내지 도 4d는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터 내부의 비아에 절연층을 형성하는 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 평면도이다.
도 2는 도 1의 I-I' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 기판(10) 상에 복수의 유전체층(11)과 제1 및 제2 내부전극(21, 22)이 번갈아 배치된 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치된 제1 및 제2 외부전극(131, 132)을 포함한다.
상기 제1 및 제2 내부전극(21, 22)은 기판(10)에 인접한 최하층 제1 내부전극(21)과 최하층 제2 내부전극(22)을 포함하고, 상기 세라믹 바디(110) 내에는 복수의 비아(41, 42)가 배치된다.
상기 복수의 비아(41, 42)는 복수의 제1 비아(41)와 복수의 제2 비아(42)로 구성될 수 있으며, 도 1에서는 복수의 제1 비아(41)와 제2 비아(42)가 각각 3개씩(41a, 41b, 41c, 42a, 42b, 42c) 도시되어 있으나, 이에 제한되는 것은 아니며 더 많은 수의 비아가 형성될 수도 있다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 도 2의 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층과 내부전극을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 적층 세라믹 커패시터일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)을 형성하는 원료는 티탄산바륨(BaTiO3) 분말일 수 있으나 이에 제한되는 것은 아니며, 이에 세라믹 첨가제, 유기 용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 내부전극(21) 및 제2 내부전극(22)을 형성하는 재료는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
제1 및 제2 외부전극(131,132)은 세라믹 바디(110)의 상면에 형성될 수 있으며, 세라믹 바디(110)의 일면을 통해 노출된 복수의 비아(41, 42)를 통해 제1 및 제2 내부전극(21, 22)과 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부전극(131,132)은 세라믹 바디(110)의 상면에 도전성 페이스트를 도포하여 형성할 수 있으며, 상기 도전성 페이스트의 주요 성분으로는 구리(Cu)와 같은 금속 성분과, 글라스 및 유기재료 등을 포함할 수 있다. 혹은 인쇄법이나 스퍼터링에 의해 형성할 수도 있다.
상기 세라믹 바디(110)는 기판(10) 상에 유전체층(11)과 제1 및 제2 내부전극(21, 22)이 번갈아 배치되도록 적층하여 형성될 수 있다.
보다 구체적으로, 상기 세라믹 바디(110)는 도 2에 도시된 바와 같이 복수의 유전체층(11)이 두께 방향으로 적층되고, 제1 및 제2 내부 전극(21, 22)이 유전체층(11)을 마주보며 교대로 적층하되, 진공 내에서 일괄 적층하여 형성될 수 있다.
본 발명의 일 실시형태는 진공 내에서 일괄 적층된 적층 세라믹 커패시터의 내부 전극을 선택적으로 연결을 하기 위해 면적을 달리하여 층간 에칭함으로써, 비아 모양이 다단 형상 즉, 계단형을 갖도록 형성하는 것을 특징으로 한다.
또한, 계단형으로 에칭된 비아에서 노출된 내부 전극 중 절연되어야 할 내부 전극에 절연막을 형성하여 전기적 연결을 차단한다.
다음으로, 연결해야 할 전극만 노출한 후 무전해 도금 혹은 스퍼터 방식으로 시드층(seed layer)를 형성한 후 도금에 의하여 도전성 금속을 충진하여 전극 연결층을 형성한다.
상기에 의해, 비아 하나로 내부전극의 층간 전기적 연결이 가능하다.
본 발명의 일 실시형태에 따르면, 진공 내에서 유전체층(11)과 제1 및 제2 내부전극(21, 22)이 일괄 적층되어 적층 세라믹 커패시터를 제작하기 때문에, 외부 환경에 노출되어 발생할 수 있는 데미지를 최소화할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 진공 내에서 유전체층(11)과 제1 및 제2 내부전극(21, 22)이 일괄 적층된 세라믹 바디(110) 외부에는 적층된 다층 구조체의 보호를 위하여 보호층(150)이 배치될 수 있다.
상기 복수의 비아(41, 42) 중 제1 비아(41)는 상기 제1 내부전극(21)과 제1 외부전극(131)을 연결하되, 세라믹 바디(110)의 일면에서 상기 기판(10)에 인접한 최하층 제1 내부전극(21)까지 관통한다.
또한, 상기 복수의 비아(41, 42) 중 제2 비아(42)는 상기 제2 내부전극(22)과 제2 외부전극(132)을 연결하되, 세라믹 바디(110)의 일면에서 상기 기판(10)에 인접한 최하층 제2 내부전극(22)까지 관통한다.
본 발명의 일 실시형태에 따르면, 상기 복수의 비아(41, 42)는 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 세라믹 바디(110)의 상부로 갈수록 커진다.
상기와 같이 제1 및 제2 비아(41, 42)의 각 단의 폭이 기판(10)에서 세라믹 바디(110)의 상부로 갈수록 커지도록 제작함으로써, 후술하는 바와 같이 제1 비아(41)는 상기 세라믹 바디(110) 내에 배치된 제1 내부전극(21) 전체와 연결되고, 상기 제2 비아(42)는 상기 세라믹 바디(110) 내에 배치된 제2 내부전극(22) 전체와 연결될 수 있다.
또한, 제1 및 제2 비아(41, 42)의 각 단의 폭이 기판(10)에서 세라믹 바디(110)의 상부로 갈수록 커지기 때문에, 상기 제1 비아(41) 내에 노출된 제1 내부전극(21)과 상기 제2 비아(42) 내에 노출된 제2 내부전극(22)은 에칭된 절단면 상에는 절연층(50)이 배치되고, 상면은 노출될 수 있다.
제1 비아(41)는 제1 내부전극(21)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 세라믹 바디(110)의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 내부전극(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제1 내부전극(21)의 상면만 노출될 수 있다.
이로 인하여, 제1 비아(41) 내에서 제1 내부전극(21) 전체는 전기적으로 연결되고 제1 비아(41)를 통하여 제1 외부전극(131)과 전기적으로 연결될 수 있다.
한편, 제2 비아(42)는 제2 내부전극(22)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 세라믹 바디(110)의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 내부전극(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제2 내부전극(22)의 상면만 노출될 수 있다.
이로 인하여, 제2 비아(42) 내에서 제2 내부전극(22) 전체는 전기적으로 연결되고 제2 비아(42)를 통하여 제2 외부전극(132)과 전기적으로 연결될 수 있다.
또한, 상기 제1 비아(41) 내에 노출된 제2 내부전극(22)과 상기 제2 비아(42) 내에 노출된 제1 내부전극(21) 상에는 절연막(50)이 배치될 수 있다.
구체적으로, 상기 제1 비아(41) 내에 노출된 제2 내부전극(22)과 상기 제2 비아(42) 내에 노출된 제1 내부전극(21)은 그 에칭된 절단면에 절연막(50)이 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 비아(41)는 상기 세라믹 바디(110) 내에 배치된 제1 내부전극(21) 전체와 연결되고, 상기 제2 비아(42)는 상기 세라믹 바디(110) 내에 배치된 제2 내부전극(22) 전체와 연결될 수 있다.
본 발명의 일 실시형태에서는 제1 비아(41)가 제1 내부전극(21) 전체와 연결되고, 제2 비아(42)가 제2 내부전극(22) 전체와 연결되기 때문에 공정 편차로 인하여 하나 혹은 복수의 내부전극과 비아가 연결되지 못하는 경우에도 용량 형성에 문제가 없다.
즉, 종래와 같이 하나의 내부전극에 대하여 하나의 비아를 연결하는 구조의 경우에는 그 연결이 실패할 경우 용량이 형성되지 않으며, 결과적으로 커패시터의 용량이 저하되는 문제가 생길 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 제1 비아(41)가 제1 내부전극(21) 전체와 연결되고, 제2 비아(42)가 제2 내부전극(22) 전체와 연결되기 때문에, 일부의 내부전극과 비아의 연결이 실패하더라도 용량 형성에는 문제가 없어 신뢰성이 우수할 수 있다.
상기 제1 비아(41)는 복수 개이며, 복수의 제1 비아(41)는 서로 동일한 깊이를 갖고, 상기 제2 비아(42)도 복수 개이며, 복수의 제2 비아(42)는 서로 동일한 깊이를 갖는다.
즉, 상기 제1 비아(41)는 세라믹 바디(110)의 일면에서 상기 최하층 제1 내부전극(21)까지 관통하고, 제2 비아(42)는 세라믹 바디(110)의 일면에서 상기 최하층 제2 내부전극(22)까지 관통하며, 복수의 제1 비아는 서로 동일한 깊이를 갖고, 복수의 제2 비아 역시 서로 동일한 깊이를 갖는다.
이하에서는, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 제작하는 실시예에 대하여 설명하지만, 본 발명이 이러한 실시예로 한정되는 것은 아니다.
도 3a 내지 도 3j는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터 내부의 비아를 형성하는 공정도이다.
이하에서는 도 3a 내지 도 3j를 참고하여 적층 세라믹 커패시터 내부의 비아를 형성하는 공정에 대하여 설명하도록 한다.
도 3a를 참고하면, 기판(10) 상에 유전체층(11)과 제1 및 제2 내부전극(21, 22)이 번갈아 배치되도록 적층하여 적층체를 마련할 수 있다.
상기 기판(10)은 특별히 제한되지 않으며, 예를 들어 프리프레그일 수 있다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하는 세라믹 재료를 기판(10) 상에 증착 및 건조하여 유전체층(11)을 형성하고, 그 상부에 스크린 등을 이용하여 도전성 금속을 증착하여 제1 내부전극(21)을 형성하고, 그 상부에 다시 유전체층(11)과 제2 내부전극(22)을 형성한다.
이로써, 상기 유전체층(11)의 대향하는 양 단면을 통해 번갈아 적층되도록 복수의 제1 및 제2 내부 전극(21, 22)을 형성한다.
유전체층(11)과 제1 및 제2 내부전극(21, 22)의 적층은 증착에 의하여 수행되나, 이에 한정되는 것은 아니며, 페이스트를 인쇄하는 공정과 같이 도포하여 형성할 수도 있다.
유전체층(11)과 제1 및 제2 내부전극(21, 22)의 적층은 진공 상태에서 별도의 패터닝 공정 없이 일괄 적층하여 수행된다.
도 3b를 참조하면, 상기 적층체 내에 배치된 층간 전극들을 노출하기 위해 상기 적층체의 상부면에 포토레지스트(60)를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트(60)를 패터닝한다.
도 3c를 참조하면, 소정의 내부전극까지 에칭하여 비아를 형성한다.
도 3c에 도시된 상기 비아는 제1 비아로서, 상기 적층체의 상부면에서 가장 인접하는 제1 내부전극이 노출되도록 상기 적층체의 상부면에 인접한 제1 내부전극까지 에칭하여 비아를 형성한다.
도 3d를 참조하면, 상기 패터닝된 포토레지스트(60)를 제거한다.
도 3e를 참조하면, 상기 적층체의 상부면에서 상기 비아의 하부면 즉, 노출된 제1 내부전극의 상면까지 포토레지스트(60)를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트(60)를 패터닝한다.
상기 패터닝한 포토레지스트(60)는 도 3b에서 패터닝한 포토레지스트(60)보다 좁은 면적으로 패터닝한다.
도 3f를 참조하면, 다음으로 소정의 내부전극까지 에칭하여 비아를 형성하는 공정을 수행한다.
도 3f에 도시된 상기 비아는 제1 비아로서, 제1 내부전극과 연결되도록 상기 적층체의 상부면에서 기판 방향으로 상부면에서 가장 인접한 제1 내부전극의 다음 제1 내부전극이 노출되도록 상기 제1 내부전극까지 에칭하여 비아를 형성한다.
상기 에칭 과정에서 상부면에서 가장 인접한 제1 내부전극과 그 다음의 제1 내부전극 사이에 배치된 유전체층과 제2 내부전극이 동시에 노출된다.
즉, 에칭 공정 1회 당 관통되는 층은 2개 이상의 전극과 유전체층을 포함한다.
상기 비아는 상기 적층체의 상부면에서 가장 인접하는 제1 내부전극이 노출되도록 에칭하여 형성된 비아보다 폭이 작도록 형성된다.
본 발명의 실시형태에 따르면, 상기 공정을 반복하여 수행함으로써, 복수의 비아를 형성하되, 각 비아는 인접하는 상부의 비아보다 그 폭이 작도록 형성하는데 특징이 있다.
구체적으로, 도 3g를 참조하면, 패터닝된 포토레지스트(60)를 제거한다.
도 3h를 참조하면, 상기 적층체의 상부면에서 상기 도 3f에서 형성된 비아의 하부면 즉, 노출된 제1 내부전극의 상면까지 포토레지스트(60)를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트(60)를 패터닝한다.
상기 패터닝한 포토레지스트(60)는 도 3e에서 패터닝한 포토레지스트(60)보다 좁은 면적으로 패터닝한다.
도 3i를 참조하면, 다음으로 소정의 내부전극까지 에칭하여 비아를 형성하는 공정을 수행한다.
도 3i에 도시된 바와 같이, 도 3f에서 노출된 제1 내부전극의 하부에 배치된 제1 내부전극이 노출되도록 에칭하여 비아를 형성한다.
상기 에칭 과정에서 도 3f에서 노출된 제1 내부전극과 그 하부에 배치된 제1 내부전극 사이에 배치된 유전체층과 제2 내부전극이 동시에 노출된다.
상기 비아는 도 3f에서 형성된 비아보다 폭이 작도록 형성된다.
도 3j를 참조하면, 패터닝된 포토레지스트(60)를 제거한다.
도 4a 내지 도 4d는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터 내부의 비아에 절연층을 형성하는 공정도이다.
도 4a 내지 도 4d는 노출된 전극을 선택적으로 연결하기 위해 절연막을 패터닝 하는 공정을 나타낸다.
즉, 제1 비아의 경우에는 제1 내부전극과 연결되어야 하며, 동시에 노출된 제2 내부전극은 절연되어야 하며, 제2 비아의 경우에는 제2 내부전극과 연결되어야 하며, 동시에 노출된 제1 내부전극은 절연되어야 한다.
따라서, 제1 비아의 경우에는 제2 내부전극을, 그리고 제2 비아의 경우에는 제1 내부전극을 유전체 혹은 절연막으로 전기적 연결을 차단하여야 한다.
도 4a는 상기 도 3a 내지 도 3j의 공정을 통해 내부에 제1 비아와 제2 비아가 형성된 상태의 적층체의 단면을 나타내고 있다.
상기 제1 비아는 적층체의 일면에서 기판(10)에 인접한 최하층 제1 내부전극까지 관통하고, 상기 제2 비아는 적층체의 일면에서 기판(10)에 인접한 최하층 제2 내부전극까지 관통한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 비아는 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 적층체의 상부로 갈수록 커진다.
상기와 같이 제1 및 제2 비아의 각 단의 폭이 기판(10)에서 적층체의 상부로 갈수록 커지도록 제작함으로써, 제1 비아는 제1 내부전극 전체와 연결되고, 제2 비아는 제2 내부전극 전체와 연결될 수 있다.
도 4b를 참조하면, 상기 적층체 내에 다단 형상의 복수의 비아를 형성하는 단계 이후에, 상기 기판(10) 상부 및 적층체 전체를 절연 물질(50)로 도포한다.
도 4c를 참조하면, 상기 절연 물질(50)을 식각하여 상기 복수의 비아(41, 42) 내에 절연층(50)을 한다.
상기 절연층(50)은 복수의 비아(41, 42) 내에서 유전체층(11)과 제1 및 제2 내부전극(21, 22)의 식각된 절단면 상에 형성된다.
제1 및 제2 비아의 각 단의 폭이 기판(10)에서 적층체의 상부로 갈수록 커지기 때문에, 상기 제1 비아(41) 내에 노출된 제1 내부전극(21)과 상기 제2 비아(42) 내에 노출된 제2 내부전극(22)은 에칭된 절단면 상에 절연층(50)이 배치되고, 상면은 노출될 수 있다.
또한, 제1 비아(41)는 제1 내부전극(21)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 적층체의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 내부전극(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제1 내부전극(21)의 상면만 노출될 수 있다.
이로 인하여, 제1 비아(41) 내에서 제1 내부전극(21) 전체는 전기적으로 연결되고 제1 비아(41)를 통하여 제1 외부전극(131)과 전기적으로 연결될 수 있다.
한편, 제2 비아(42)는 제2 내부전극(22)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 세라믹 바디(110)의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 내부전극(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제2 내부전극(22)의 상면만 노출될 수 있다.
이로 인하여, 제2 비아(42) 내에서 제2 내부전극(22) 전체는 전기적으로 연결되고 제2 비아(42)를 통하여 제2 외부전극(132)과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 비아(41)는 상기 적층체 내에 배치된 제1 내부전극(21) 전체와 연결되고, 상기 제2 비아(42)는 상기 적층체 내에 배치된 제2 내부전극(22) 전체와 연결될 수 있다.
본 발명의 일 실시형태에서는 제1 비아(41)가 제1 내부전극(21) 전체와 연결되고, 제2 비아(42)가 제2 내부전극(22) 전체와 연결되기 때문에 공정 편차로 인하여 하나 혹은 복수의 내부전극과 비아가 연결되지 못하는 경우에도 용량 형성에 문제가 없다.
즉, 제1 비아(41)가 제1 내부전극(21) 전체와 연결되고, 제2 비아(42)가 제2 내부전극(22) 전체와 연결되기 때문에, 일부의 내부전극과 비아의 연결이 실패하더라도 용량 형성에는 문제가 없어 신뢰성이 우수할 수 있다.
상기 제1 비아(41)는 복수 개이며, 복수의 제1 비아(41)는 서로 동일한 깊이를 갖고, 상기 제2 비아(42)도 복수 개이며, 복수의 제2 비아(42)는 서로 동일한 깊이를 갖는다.
즉, 상기 제1 비아(41)는 세라믹 바디(110)의 일면에서 상기 최하층 제1 내부전극(21)까지 관통하고, 제2 비아(42)는 세라믹 바디(110)의 일면에서 상기 최하층 제2 내부전극(22)까지 관통하며, 복수의 제1 비아는 서로 동일한 깊이를 갖고, 복수의 제2 비아 역시 서로 동일한 깊이를 갖는다.
도 4d를 참조하면, 상기 제1 및 제2 비아(41, 42) 내에 도전성 금속을 충진한다.
상기 제1 및 제2 비아(41, 42) 내에 도전성 금속을 충진하는 공정은 노출된 각 내부전극 표면에 시드층(seed layer)를 형성한 후 도금 공정에 의하여 도전성 금속을 충진하여 내부전극과 외부전극을 연결할 수 있도록 수행된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 기판 11: 유전체층
21, 22: 제1 및 제2 내부전극
41, 42: 제1 및 제2 비아 50: 절연 물질, 절연층
60: 포토 레지스트
110: 세라믹 바디 131, 132: 제1 및 제2 외부전극
150: 보호층

Claims (14)

  1. 기판 상에 복수의 유전체층과 제1 및 제2 내부전극이 번갈아 배치된 세라믹 바디 및 상기 세라믹 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하며,
    상기 세라믹 바디 내에는 복수의 비아가 배치되고,
    상기 복수의 비아 중 제1 비아는 상기 제1 내부전극과 제1 외부전극을 연결하되, 세라믹 바디의 일면에서 상기 기판에 인접한 최하층 제1 내부전극까지 관통하고,
    상기 복수의 비아 중 제2 비아는 상기 제2 내부전극과 제2 외부전극을 연결하되, 세라믹 바디의 일면에서 상기 기판에 인접한 최하층 제2 내부전극까지 관통하며,
    상기 복수의 비아는 다단 형상이고, 각 단의 폭은 기판에서 세라믹 바디의 상부로 갈수록 커지며, 상기 다단 형상의 복수의 비아 내에는 도전성 금속이 충진되고, 상기 제1 비아 내에 노출된 제1 내부전극과 상기 제2 비아 내에 노출된 제2 내부전극은 상면이 노출되되, 상기 제1 및 제2 내부전극의 측면에는 절연층이 배치되고, 상기 노출된 제1 및 제2 내부전극의 상면 전체와 비아가 연결된 적층 세라믹 커패시터.
  2. 제 1항에 있어서,
    상기 제1 비아는 상기 세라믹 바디 내에 배치된 제1 내부전극 전체와 연결된 적층 세라믹 커패시터.
  3. 제 1항에 있어서,
    상기 제2 비아는 상기 세라믹 바디 내에 배치된 제2 내부전극 전체와 연결된 적층 세라믹 커패시터.
  4. 제 1항에 있어서,
    상기 제1 비아는 복수 개이며, 복수의 제1 비아는 동일한 깊이를 갖는 적층 세라믹 커패시터.
  5. 제 1항에 있어서,
    상기 제2 비아는 복수 개이며, 복수의 제2 비아는 동일한 깊이를 갖는 적층 세라믹 커패시터.
  6. 삭제
  7. 삭제
  8. 기판 상에 유전체층과 제1 및 제2 내부전극이 번갈아 배치되도록 적층하여 적층체를 마련하는 단계;
    상기 적층체의 상부면에 포토레지스트를 도포하고 패터닝한 후 소정의 내부전극까지 에칭하여 비아를 형성하는 단계;
    상기 패터닝된 포토레지스트를 제거 후 상기 적층체의 상부면에서 상기 비아의 하부면까지 포토레지스트를 도포하고 패터닝한 후 소정의 내부전극까지 에칭하는 공정을 반복하여 복수의 비아를 형성하되, 각 비아는 인접하는 상부의 비아보다 그 폭이 작도록 형성하는 단계;를 포함하며,
    상기 적층체의 외측에 제1 및 제2 외부전극을 형성하며,
    상기 복수의 비아 중 제1 비아는 상기 제1 내부전극과 제1 외부전극을 연결하되, 적층체의 일면에서 상기 기판에 인접한 최하층 제1 내부전극까지 관통하고,
    상기 복수의 비아 중 제2 비아는 상기 제2 내부전극과 제2 외부전극을 연결하되, 적층체의 일면에서 상기 기판에 인접한 최하층 제2 내부전극까지 관통하며,
    상기 복수의 비아는 다단 형상이고, 각 단의 폭은 상기 기판에서 세라믹 바디의 상부로 갈수록 커지며, 상기 제1 비아 내에 노출된 제1 내부전극과 상기 제2 비아 내에 노출된 제2 내부전극은 상면이 노출되되, 상기 제1 및 제2 내부전극의 측면에는 절연층이 배치되고, 상기 노출된 제1 및 제2 내부전극의 상면 전체와 비아가 연결된 적층 세라믹 커패시터의 제조 방법.
  9. 제 8항에 있어서,
    상기 적층체 내에 다단 형상의 복수의 비아 형성 단계 이후,
    상기 기판 상부 및 적층체 전체를 절연 물질로 도포하는 단계;
    상기 절연 물질을 식각하여 상기 복수의 비아 내에 절연층을 형성하는 단계; 및
    상기 복수의 비아 내에 도전성 금속을 충진하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  10. 제 9항에 있어서,
    상기 절연층은 복수의 비아 내에서 유전체층과 제1 및 제2 내부전극의 식각된 절단면 상에 형성된 적층 세라믹 커패시터의 제조 방법.
  11. 삭제
  12. 삭제
  13. 제 8항에 있어서,
    상기 제1 비아는 상기 적층체 내에 배치된 제1 내부전극 전체와 연결되고, 상기 제2 비아는 상기 적층체 내에 배치된 제2 내부전극 전체와 연결되는 적층 세라믹 커패시터의 제조 방법.
  14. 제 8항에 있어서,
    상기 제1 비아는 복수 개이며, 복수의 제1 비아는 동일한 깊이를 갖고, 상기 제2 비아는 복수 개이며, 복수의 제2 비아는 동일한 깊이를 갖는 적층 세라믹 커패시터의 제조 방법.
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