KR20190006060A - 적층형 커패시터 - Google Patents

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KR20190006060A
KR20190006060A KR1020190002916A KR20190002916A KR20190006060A KR 20190006060 A KR20190006060 A KR 20190006060A KR 1020190002916 A KR1020190002916 A KR 1020190002916A KR 20190002916 A KR20190002916 A KR 20190002916A KR 20190006060 A KR20190006060 A KR 20190006060A
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삼성전기주식회사
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Abstract

서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되고 상기 제3 및 제4 면을 통해 노출되고 상기 제1 및 제2 면을 통해 각각 노출되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면 중 적어도 일부에 상기 제1 및 제2 내부 전극의 노출된 부분을 커버하도록 형성되는 비정질 유전체 박막;을 포함하는 적층형 커패시터가 개시된다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전자제품이 소형화 및 다기능화됨에 따라 적층형 커패시터 분야에서는 전체 부피 대비 용량에 기여하는 부피의 비율을 의미하는 유효 부피율을 증가시키는 것이 주요한 이슈가 되고 있다.
유효 부피율을 증가시키기 위한 종래 기술로써, 유전체층의 적층에 의해 형성된 커패시터 바디의 측면 부분을 컷오프하여 내부 전극을 절단면으로 노출시킨 후, 이 절단면에 유전체 시트를 전사하고 소성하는 기술이 개발되어 있다.
그런데, 이러한 시트 전사 방식의 경우 제조 과정에서 커패시터 바디에 많은 압력이 가해질 뿐만 아니라, 바디의 양 측면에 유전체 시트를 각각 형성하기 위해 많은 공정이 추가되기 때문에 공정 중 작업 불량이 많아져 양산성이 낮으며, 품질 산포 방지에 많은 어려움이 있다. 뿐만 아니라, 시트 전사 방식의 경우, 시트 전사 후 소성 공정이 진행되는 점에서 유전체층과 유전체 시트는 필연적으로 동일한 유전체로 이뤄져야만 하며, 이에 따라, 커패시터 용량 개선과 내습신뢰성 확보를 동시에 달성하기 어려운 문제가 있었다.
본 발명의 여러 목적 중 하나는, 내습신뢰성이 우수한 고용량 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되고 상기 제3 및 제4 면을 통해 노출되고 상기 제1 및 제2 면을 통해 각각 노출되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디, 및 상기 커패시터 바디의 제3 및 제4 면 중 적어도 일부에 상기 제1 및 제2 내부 전극의 노출된 부분을 커버하도록 형성되는 비정질 유전체 박막을 포함하는 적층형 커패시터를 제공한다.
본 발명의 다른 측면은, 복수 개의 스트라이프형 제1 내부 전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 스트라이프형 제2 내부 전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계, 상기 스트라이프형 제1 내부 전극 패턴과 상기 스트라이프형 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계, 상기 세라믹 그린시트 적층체를 상기 제1 및 제2 내부 전극 패턴의 형성 방향과 수직한 방향으로 절단하여, 일정 폭을 갖는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 복수의 제1 및 제2 내부 전극이 상기 폭 방향으로 노출된 제3 및 제4 면을 가지는 막대형 적층체를 얻는 단계, 상기 막대형 적층체를 상기 제1 및 제2 내부 전극 패턴의 형성 방향과 평행한 방향으로 절단하여, 상기 복수의 제1 및 제2 내부 전극의 일단이 각각 노출된 제1 및 제2 면을 가지는 적층체를 얻는 단계, 상기 적층체를 소성하여 커패시터 바디를 얻는 단계, 및 상기 커패시터 바디의 표면에 비정질 유전체 박막을 형성하는 단계를 포함하는 적층형 커패시터의 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 적층형 커패시터는 유효 부비율이 높아 커패시터 용량이 큰 장점이 있다.
또한, 본 발명의 일 실시 예에 따른 적층형 커패시터는 내습 신뢰성이 우수한 장점이 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1에서 제1 및 제2 외부 전극과 유전체 박막이 제외된 커패시터 바디를 개략적으로 나타낸 사시도이다.
도 3은 도 1의 A-A'선에 따른 단면도이고, 도 4는 도 1의 B-B'선에 따른 단면도이다.
도 5 내지 도 13는 본 발명의 일 실시 예에 따른 적층형 커패시터의 개략적인 제조 공정의 일 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시 예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1에서 제1 및 제2 외부 전극과 유전체 박막이 제외된 커패시터 바디를 개략적으로 나타낸 사시도이며, 도 3은 도 1의 A-A'선에 따른 단면도이고, 도 4는 도 1의 B-B'선에 따른 단면도이다.
도 1에 나타난 바를 기준으로 하면, 하기의 설명에서 '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의될 수 있다. 여기서, '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 측면인 적층형 커패시터에 대하여 상세히 설명한다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터는 커패시터 바디(110); 비정질 유전체 박막(113) 및 제1 및 제2 외부 전극(131, 132)을 포함하여 구성될 수 있다.
커패시터 바디(110)의 형상에는 특별히 제한은 없으나, 도 2에 도시된 바와 같이, 커패시터 바디(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성시 유전체 분말의 소성 수축으로 인하여, 상기 커패시터 바디(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 이 경우, 커패시터 바디(110)는 길이 방향으로 서로 대향하는 제1 및 제2 면(S1 및 S2), 제1 및 제2면과 연결되고, 폭 방향으로 서로 대향하는 제3 및 제4 면(S3 및 S4), 제1 및 제2면과 연결되고, 높이 방향으로 서로 대향하는 제5 및 제6 면(S5 및 S6)을 가질 수 있다.
커패시터 바디(110)는 유전체층(112)과 상기 유전체층(112)을 사이에 두고 번갈아 배치되고 상기 제1 및 제2면(S1 및 S2)을 통해 각각 노출되는 제1 및 제2 내부 전극(121, 122)을 포함한다. 커패시터 바디(110)를 구성하는 복수의 유전체층(112)은 소결된 상태로서, 인접하는 유전체층 간의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인할 수 없을 정도로 일체화되어 있을 수 있다.
유전체층(112)은 고유전율을 갖는 결정질 세라믹 파우더, 예를 들어 티탄산바륨(BaTiO3)계, 납 복합 페로브스카이트계 또는 티탄산스트론튬(SrTiO3)계 파우더 등을 포함할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3)계 파우더가 사용될 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 한편, 유전체층(112)에는 상기 결정질 세라믹 분말과 함께 필요에 따라 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 첨가될 수 있다.
커패시터 바디(110)의 제5 및 제6 면(S5 및 S6) 중 적어도 일면에는 내부 전극 패턴이 미형성된 커버 영역이 구비되어 있을 수 있다. 이러한 커버 영역은 전극 패턴이 형성되지 않은 1개 또는 2개 이상의 유전체층을 커패시터 바디의 최상부 및/또는 최하부에 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로, 커패시터 바디(110) 내 유전체층(112)을 사이에 두고 두께 방향으로 번갈아 배치되고, 커패시터 바디(110)의 제1 및 제2면(S1 및 S2)을 통해 각각 노출된다.
제1 및 제2 내부 전극(121, 122)은 유전체층(112) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 그 사이에 배치된 유전체층(112)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 금속은, 예컨대, 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄는 스크린 인쇄법, 그라비아 인쇄법 등에 의할 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)의 두께 방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있으며, 그 면적이 증가할수록 커패시터의 용량이 증가하게 된다. 도 2를 통해 알 수 있듯이, 본 발명에 따른 적층형 커패시터의 경우, 제1 및 제2 내부 전극(121, 122) 각각이 유전체층(112)의 폭방향에 대하여 전체적으로 형성되기 때문에 내부 전극의 중첩 면적을 극대화할 수 있으며, 이에 따라, 적층형 커패시터의 체적 대비 커패시터의 용량이 큰 장점이 있다.
비정질 유전체 박막(113)은 커패시터 바디의 적어도 제3 및 제4면에 형성되어, 제1 및 제2 내부 전극(121, 122)의 외부 노출을 막아 전기 절연을 구현하며, 커패시터 바디(110)의 내부로 수분이 침투하는 것을 방지하여 적층형 커패시터의 내습 신뢰성 개선에 기여한다.
일반적으로 적층형 커패시터를 구성하는 유전체로는 고유전율 확보를 위해 결정질 유전체가 이용되는데, 이러한 결정질 유전체의 경우 내전압 특성이 취약하여 전기 절연성이 낮은 단점이 있다. 이에, 본 발명에서는 비정질 유전체 박막에 의해 제1 및 제2 내부 전극의 전기 절연을 구현코자 하며, 이에 따라, 매우 얇은 두께로도 제1 및 제2 내부 전극의 전기 절연을 달성할 수 있는 장점이 있다.
비정질 유전체 박막(113)은 커패시터 바디(110)에서 제1 및 제2 외부 전극(131, 132)이 형성되지 않은 영역에 전반에 걸쳐 형성되어 있을 수 있으나 반드시 이에 한정되는 것은 아니다.
비정질 유전체 박막(113)을 이루는 유전체 물질로는 내습성이 우수한 물질을 선택함이 바람직하며, 내습성이 우수한 유전체 물질의 일 예로는, Al2O3, Si3N4, SiO2 및 페릴렌(parylene)을 들 수 있다. 이는 만약 내습성이 열위할 경우, 신뢰성 확보를 위해 비정질 유전체 박막을 일정 수준 이상으로 두껍게 형성하여야만 하며, 이 경우, 내부 전극 중첩 면적을 극대화하고자 하는 목적 달성이 곤란하기 때문이다.
그런데, 전술한 바와 같이, 종래의 시트 전사 방식의 경우 유전체 시트 전사 후 소성 공정이 진행되는 점에서 유전체층과 유전체 시트는 필연적으로 동일한 유전체로 이뤄져야만 하며, 이에 따라, 커패시터 용량 향상과 내습신뢰성 확보를 동시에 달성하기 어려운 문제가 있었다.
그러나, 이와 달리, 본 발명의 경우, 후술할 바와 같이, 비정질 유전체 박막(113)을 증착에 의해 형성하기 때문에 비정질 유전체 박막(113)에 포함되는 유전체의 종류에 제한이 없을 뿐 아니라, 비정질 유전체 박막(113)의 극박화가 가능하기 때문에 커패시터 용량 향상과 내습신뢰성 확보를 동시에 달성할 수 있는 장점이 있다.
제한되지 않는 일 예에 따르면, 비정질 유전체 박막(113)의 최대 두께(d)는 5μm 이하(0μm 제외)일 수 있고, 보다 바람직하게는, 5μm 이하(0μm 제외)일 수 있다. 만약, 비정질 유전체 박막(113)의 최대 두께(d)가 5μm를 초과할 경우, 유전체 박막의 내부 스트레스(stress)로 인해 유전체 박막이 불안정해지는 문제가 야기될 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(S1 및 S2)에 각각 형성되고, 제1 및 제2면을 통해 노출되는 제1 및 제2 내부 전극(121, 122)과 각각 접속된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
또한, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
이하, 본 발명의 다른 측면인 적층형 커패시터의 제조방법에 대하여 상세히 설명한다.
도 5 내지 도 13은 본 발명의 일 실시 예에 따른 적층형 커패시터의 개략적인 제조 공정의 일 예를 나타낸다.
먼저, 도 5에 도시된 바와 같이, 세라믹 그린시트(212a) 위에 소정의 간격(d1)을 두고 복수 개의 스트라이프형 제1 내부 전극 패턴(221a)을 형성한다. 이 경우, 복수 개의 스트라이프형 제1 내부 전극 패턴(221a)은 서로 평행하게 형성될 수 있다. 이때, 소정의 간격(d1)은 내부 전극이 서로 다른 극성을 갖는 외부 전극과 절연되기 위한 거리의 두 배에 해당한다.
세라믹 그린시트(212a)는 결정질 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다. 결정질 세라믹 파우더는 높은 유전율을 갖는 물질로서, 티탄산바륨(BaTiO3)계, 납 복합 페로브스카이트계 또는 티탄산스트론튬(SrTiO3)계 파우더 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3)계 파우더가 사용될 수 있으나, 반드시 이에 제한되는 것은 아니다. 세라믹 그린시트(212a)가 소성되면 커패시터 바디를 구성하는 유전체층이 된다.
스트라이프형 제1 내부전극 패턴(221a)은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있다.
세라믹 그린시트(212a) 상에 스트라이프형 제1 내부전극 패턴(221a)을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
또한, 도시되지 않았으나, 또 다른 세라믹 그린시트(212a) 위에 소정의 간격을 두고 복수 개의 스트라이프형 제2 내부전극 패턴(222a)을 형성할 수 있다.
이하, 제1 내부전극 패턴(221a)이 형성된 세라믹 그린시트는 제1 세라믹 그린시트로 지칭될 수 있고, 제2 내부전극 패턴(222a)이 형성된 세라믹 그린시트는 제2 세라믹 그린시트로 지칭될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 스트라이프형 제1 내부전극 패턴(221a)과 스트라이프형 제2 내부전극 패턴(222a)이 교차 적층되도록 제1 및 제2 세라믹 그린시트를 번갈아가며 적층하여 세라믹 그린시트 적층체(211a)를 형성할 수 있다. 상기 스트라이프형 제1 내부전극 패턴(221a)은 제1 내부전극(121)을 형성할 수 있고, 스트라이프형 제2 내부전극 패턴(222a)은 제2 내부전극(122)을 형성할 수 있다.
이 경우, 도시되지 않았으나, 세라믹 그린시트 적층체(211a)의 상면 및 하면 중 적어도 일면에는 내부 전극 패턴이 미형성된 세라믹 그린시트가 복수 개 적층된 커버 영역이 구비되어 있을 수 있다.
도 7은 본 발명의 일 실시 예에 따라 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(211a)를 도시하는 단면도이고, 도 8은 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(211a)를 도시하는 사시도이다.
도 7 및 도 8을 참조하면, 복수 개의 평행한 스트라이프형 제1 내부전극 패턴(221a)이 인쇄된 제1 세라믹 그린시트와 복수 개의 평행한 스트라이프형 제2 내부전극 패턴(222a)이 인쇄된 제2 세라믹 그린시트는 서로 번갈아가며 적층되어 있다.
이 경우, 제1 세라믹 그린시트에 인쇄된 스트라이프형 제1 내부 전극 패턴(221a) 각각의 폭방향 중심과 제2 세라믹 그린시트에 인쇄된 복수 개의 스트라이프형 제2 내부전극 패턴(222a) 사이의 소정의 간격의 폭 방향 중심이 중첩되도록 적층될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 세라믹 그린시트 적층체(211a)를 제1 및 제2 내부 전극 패턴(221a, 222a)의 형성 방향과 수직한 방향으로 절단할 수 있다. 즉, 상기 세라믹 그린시트 적층체(211a)는 C1-C1 절단선을 따라 막대형 적층체(211b)로 절단될 수 있다.
보다 구체적으로, 스트라이프형 제1 내부전극 패턴(221a) 및 스트라이프형 제2 내부전극 패턴(222a)은 길이 방향으로 절단되어 일정한 폭을 갖는 복수 개의 내부전극으로 분할될 수 있다. 이때, 적층된 세라믹 그린시트도 내부전극 패턴과 함께 절단된다. 이에 따라 유전체층은 내부전극의 폭과 동일한 폭을 갖도록 형성될 수 있다.
이 경우, 막대형 적층체(211b)의 절단면으로 제1 및 제2 내부전극이 노출되게 되며, 막대형 적층체의 절단면은 각각 막대형 적층체의 제3 및 제4 면으로 지칭될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 막대형 적층체(211b)를 제1 및 제2 내부 전극의 형성 방향과 평행한 방향으로 절단할 수 있다. 즉, 상기 막대형 적층체(211b)는 C2-C2 절단선을 따라 개별적인 칩 사이즈에 맞게 절단되어 개별 적층체(211c)가 얻어진다.
보다 구체적으로, C2-C2 절단선은 제1 세라믹 그린시트에 인쇄된 스트라이프형 제1 내부 전극 패턴(221a) 각각의 폭방향 중심과 제2 세라믹 그린시트에 인쇄된 복수 개의 스트라이프형 제2 내부전극 패턴(222a) 사이의 소정의 간격의 폭 방향 중심을 관통하며, 이에 따라, 개별 적층체(221c)는 제1 및 제2 내부 전극의 일단이 각각 노출된 제1 및 제2 면을 갖게 된다.
다음으로, 도 10에 도시된 바와 같이, 개별 적층체(221c)를 소성하여 커패시터 바디(221)를 얻는다. 상기 소성은 1100℃ 내지 1300℃의 N2-H2 분위기에서 수행될 수 있으나, 반드시 이에 제한되는 것은 아니다.
다음으로, 도 11에 도시된 바와 같이, 커패시터 바디(221)의 표면에 비정질 유전체 박막(213)을 형성한다. 비정질 유전체 박막(213)은 증착에 의해 형성될 수 있으며, 이 경우, 전술한 바와 같이, 비정질 유전체 박막(213)에 포함되는 유전체의 종류에 제한이 없을 뿐 아니라, 비정질 유전체 박막(213)의 극박화가 가능하기 때문에 커패시터 용량 개선과 내습신뢰성 확보를 동시에 달성할 수 있는 장점이 있다.
비정질 유전체 박막(213)은 Al2O3, Si3N4, SiO2 및 페릴렌(parylene)으로 이루어진 군으로부터 선택된 1종 이상의 유전체를 포함할 수 있으며, 이에 따라, 커패시터 용량 개선과 내습신뢰성 확보의 목적을 동시에 달성할 수 있다.
다음으로, 도 12에 도시된 바와 같이, 커패시터 바디(221)의 제1 및 제2 면에 형성된 비정질 유전체 박막(213)을 제거한다. 이는, 후술할 바와 같이, 제1 및 제2 외부 전극을 형성하기 위함이다. 비정질 유전체 박막(213)을 제거하는 구체적인 방법에 대해서는 특별히 제한되지 않으나, 제한되지 않는 일 예에 따르면, 습식 에칭(wet etching) 혹은 샌드 블라스트(sand blast) 처리에 의할 수 있다.
다음으로, 도 13에 도시된 바와 같이, 커패시터 바디(221)의 제1 및 제2 면 각각에 제1 및 제2 외부 전극(231, 232)을 형성한다. 제1 및 제2 외부 전극(231, 232)은 제1 및 제2 내부 전극과 각각 접속된다.
제1 및 제2 외부 전극(231, 232)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 커패시터 바디
112: 유전체층
113: 비정질 유전체 박막
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
211: 커패시터 바디
211a: 세라믹 그린시트 적층체
211b: 막대형 적층체
211c: 개별 적층체
212a: 제1 및 제2 세라믹 그린시트
213: 비정질 유전체 박막
221a: 스트라이프형 제1 내부 전극 패턴
222a: 스트라이프형 제2 내부 전극 패턴
231, 232: 제1 및 제2 외부 전극

Claims (7)

  1. 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되고 상기 제3 및 제4 면을 통해 노출되고 상기 제1 및 제2 면을 통해 각각 노출되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 제3 및 제4 면 중 적어도 일부에 상기 제1 및 제2 내부 전극의 노출된 부분을 커버하도록 형성되는 비정질 유전체 박막; 을 포함하고,
    상기 유전체층은 결정질 세라믹 파우더를 포함하고, 상기 비정질 유전체 박막은 Al2O3, Si3N4, SiO2 및 페릴렌(parylene)으로 이루어진 군으로부터 선택된 1종 이상을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 비정질 유전체 박막의 최대 두께는 5μm 이하(0μm 제외)인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 비정질 유전체 박막은 증착에 의해 형성되는 적층형 커패시터.
  4. 제3항에 있어서,
    상기 증착은, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 및 MVD(Molecular Vapor Deposition) 중 어느 하나인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 커패시터 바디의 제1 및 제2 면에 각각 형성되고, 상기 제1 및 제2 면을 통해 노출되는 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 더 포함하는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 커패시터 바디의 표면에 상기 비정질 유전체 박막을 커버하도록 형성되는 페릴렌 박막을 더 포함하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 비정질 유전체 박막은 커패시터 바디의 제3 및 제4 면에 형성되고,
    상기 커패시터 바디의 적층 방향을 따라 상하 면에는 유전체층으로 이루어진 커버 영역이 더 배치되는 적층형 커패시터.
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