JP5653886B2 - 積層セラミックキャパシタ及びその製造方法 - Google Patents

積層セラミックキャパシタ及びその製造方法 Download PDF

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Description

本発明は積層セラミックキャパシタ及びその製造方法に関し、より詳細には、信頼性に優れた高容量積層セラミックキャパシタ及びその製造方法に関する。
一般的にキャパシタ、インダクタ、圧電体素子、バリスタまたはサーミスタなどのセラミック材料を使用する電子部品はセラミック材料からなるセラミック本体、本体の内部に形成される内部電極及び上記内部電極と接続されるようにセラミック本体の表面に設けられる外部電極を備える。
セラミック電子部品のうち積層セラミックキャパシタは積層された複数の誘電体層、一誘電体層を介して対向配置される内部電極、上記内部電極に電気的に接続される外部電極を含む。
積層セラミックキャパシタは小型ながらも高容量が保障され、実装が容易であるとして長所により、コンピューター、PDA、携帯電話などの移動通信装置の部品として広く用いられている。
最近では、電子製品が小型化及び多機能化されるにつれ、チップ部品も小型化及び高機能化される傾向にあるため、積層セラミックキャパシタもサイズは小さく、容量の大きい高容量製品が求められている。
積層セラミックキャパシタの容量を高めるために誘電体層を薄膜化する方法、薄膜化された誘電体層を高積層化する方法、内部電極のカバレッジを向上させる方法などが考慮されている。また、容量を形成する内部電極の重畳面積を向上させる方法も考慮されている。
一般的に積層セラミックキャパシタは次のように製造されることができる。先ず、セラミックグリーンシートを製造し、セラミックグリーンシート上に導電性ペーストを印刷して内部電極を形成する。内部電極が形成されたセラミックグリーンシートを数十乃至数百層まで重積してグリーンセラミック積層体を作る。その後、グリーンセラミック積層体を高温及び高圧で圧着し硬いグリーンセラミック積層体を作り、切断工程を経てグリーンチップを製造する。その後、グリーンチップを仮焼及び焼成してから外部電極を形成し積層セラミックキャパシタを完成する。
上記のような製造方法により積層セラミックキャパシタを形成する場合、内部電極が形成されない誘電体層のマージン部領域を最小化することが困難であるため、内部電極の重畳面積を増やすのに限界がある。また、積層セラミックキャパシタの角部のマージン部は異なる領域のマージン部より厚く形成され、仮焼及び焼成時に炭素を除去することが困難であるという問題がある。
本発明は、信頼性に優れた高容量積層セラミックキャパシタ及びその製造方法を提供することを目的とする。
本発明の一実施形態は、対向する第1側面及び第2側面、上記第1側面及び第2側面を連結する第3側面及び第4側面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記第3側面または第4側面に一端が露出する複数個の内部電極と、上記第3側面または第4側面に形成され、上記内部電極と電気的に連結される外部電極とを含み、上記複数個の内部電極のうち最外郭に配置される内部電極の末端から上記第1側面または第2側面までの最短距離は中央部に配置される内部電極の末端から上記第1側面または第2側面までの最短距離より小さいか、同一の積層セラミックキャパシタを提供する。
上記複数個の内部電極のうち最外郭に配置される内部電極の末端から上記第1側面または第2側面までの最短距離は2〜10μmであることができる。
上記複数個の内部電極のうち最外郭の上部及び最外郭の下部に配置される内部電極の末端から上記第1側面までの最短距離及び上記第2側面までの最短距離はともに2〜10μmであることができる。
上記複数個の内部電極のうち中央部に配置される内部電極の末端から上記第1側面または第2側面までの最短距離は30μm以下であることができる。
上記複数個の内部電極のうち中央部に配置される内部電極の末端から上記第1側面または第2側面までの最短距離は10〜20μmであることができる。
上記セラミック本体は上記セラミック本体の第3側面及び第4側面間の距離を形成する長さ及び上記内部電極と同じ幅を有する複数個の誘電体層が積層された積層本体と、上記内部電極の末端から上記セラミック本体の第1側面または第2側面までの距離を形成する第1サイド部及び第2サイド部とで構成されることができる。
上記第1サイド部及び第2サイド部はセラミックスラリーで形成されることができる。
上記内部電極は、一端が上記第3側面に露出し、他端が上記第4側面から所定の間隔を置いて形成される第1内部電極と、一端が第4側面に露出し、他端が上記第3側面から所定の間隔を置いて形成される第2内部電極とで構成されることができる。
本発明の他の実施形態は複数個のストライプ型第1内部電極パターンが所定の間隔を置いて形成された第1セラミックグリーンシート及び複数個のストライプ型第2内部電極パターンが所定の間隔を置いて形成された第2セラミックグリーンシートを設ける段階と、上記ストライプ型第1内部電極パターンと上記ストライプ型第2内部電極パターンが交差するように上記第1セラミックグリーンシートと上記第2セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成する段階と、第1内部電極及び第2内部電極が一定幅を有し、上記幅方向に上記第1内部電極及び第2内部電極の末端が露出した側面を有するように上記ストライプ型第1内部電極パターン及び第2内部電極パターンを横切って上記セラミックグリーンシート積層体を切断する段階と、上記第1内部電極及び第2内部電極の末端が露出した側面にセラミックスラリーで第1サイド部及び第2サイド部を形成し、上記複数個の第1及び第2内部電極のうち最外郭に配置される内部電極の末端と接する上記第1または第2サイド部の幅を上記複数個の第1及び第2内部電極のうち中央部に配置される内部電極の末端と接する上記第1または第2サイド部の幅より小さいか、同一に形成する段階とを含む積層セラミックキャパシタの製造方法を提供する。
上記セラミックグリーンシート積層体を形成する段階は、上記ストライプ型第1内部電極パターンの中心部と上記ストライプ型第2内部電極パターン間の所定の間隔とが重なるように積層されることができる。
上記セラミックグリーンシート積層体を切断する段階は、上記セラミックグリーンシート積層体が上記第1内部電極及び第2内部電極の末端が露出した側面を有する棒型積層体となるように行われ、上記第1及び第2サイド部を形成する段階後に、上記第1内部電極の中心部及び第2内部電極間の所定の間隔を同じ切断線で切断して第1内部電極または第2内部電極の一端がそれぞれ露出した第3側面または第4側面を有する積層本体に切断する段階が行われることができる。
上記セラミックグリーンシート積層体を切断する段階は、上記セラミックグリーンシートを上記第1内部電極及び第2内部電極の末端が露出した側面を有する棒型積層体に切断する段階と、上記棒型積層体を上記第1内部電極の中心部及び上記第2内部電極間の所定の間隔が同じ切断線で切断されて第1内部電極または第2内部電極の一端がそれぞれ露出した第3側面または第4側面を有する積層本体に切断する段階とで行われ、上記第1及び第2サイド部を形成する段階は上記積層本体に対して行われることができる。
上記第1サイド部及び第2サイド部を形成する段階は、上記第1内部電極及び第2内部電極の末端が露出した側面にセラミックスラリーを塗布することで行われることができる。
上記第1サイド部及び第2サイド部を形成する段階は、上記第1内部電極及び第2内部電極の末端が露出した側面をセラミックスラリーにディッピングすることで行われることができる。
上記セラミックスラリーの量を調節し、上記複数個の第1及び第2内部電極のうち最外郭に配置される内部電極の末端と接する上記第1または第2サイド部の幅を2〜10μmに形成し、上記複数個の第1及び第2内部電極のうち中央部に配置される内部電極の末端と接する上記第1または第2サイド部の幅を30μm以下に形成することができる。
本発明の一実施形態によると、積層セラミックキャパシタにおいて、内部電極の末端から第1側面または第2側面までの距離は小さく形成されることができる。これにより、相対的にセラミック本体内に形成される内部電極の重畳面積を広く形成することができる。
また、相対的に残留炭素の除去が困難な角部である最外郭に配置される内部電極の末端から第1側面または第2側面までの距離が非常に小さく形成されるため、残留炭素の除去が容易に行われることができる。これにより、残留炭素の濃度ばらつきが小さくなり、同じ微細構造を保持することができ、内部電極の連結性を向上させることができる。
また、最外郭に配置される内部電極の末端から上記第1側面または第2側面までの最短距離を一定厚さに確保して耐湿特性を確保し、内部欠陥を減らすことができる。また、外部電極の形成時、放射クラックの発生可能性を減らし、外部衝撃に対する機械的強度を確保することができる。
本発明の一実施形態によると、積層された複数個の第1及び第2内部電極と、セラミックグリーンシートは同時に切断されるため、上記内部電極の末端は一直線上に配置されることができる。後に、内部電極の末端が露出する面に第1及び第2サイド部が形成されることができる。上記サイド部の幅はセラミックスラリーの量によって容易に調節することができる。
上記内部電極は誘電体層の幅方向に対しては全体的に形成されることができ、内部電極間の重畳面積を形成するのに容易であり、内部電極による段差の発生を減らすことができる。
本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。 図1aのA−A’線による断面図である 図1aのB−B’線による断面図である。 図1aに示された積層セラミックキャパシタを構成する一誘電体層を示す上部平面図である。 図1aに示された積層セラミックキャパシタを構成する一誘電体層を示す上部平面図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法を概略的に示す斜視図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法を概略的に示す斜視図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法を概略的に示す斜視図である。
以下では、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさなどは、より明確な説明のために誇張されることがあり、図面上に同じ符号で示される要素は同じ要素である。
図1aは本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。図1bは図1aのA−A’線による断面図であり、図1cは図1aのB−B’線による断面図であり、図1d及び図1eは図1aに示された積層セラミックキャパシタを構成する一誘電体層を示す上部平面図である。
図1a〜図1eを参照すると、本実施形態による積層セラミックキャパシタはセラミック本体110と、上記セラミック本体の内部に形成される複数個の内部電極121、122と、上記セラミック本体の外表面に形成される外部電極131、132とを含む。
上記セラミック本体110は対向する第1側面1及び第2側面2と上記第1側面及び第2側面を連結する第3側面3及び第4側面4を有することができる。
上記セラミック本体110の形状は特に制限されないが、図示されたように第1から第4側面を有する直方体形状であることができる。
上記セラミック本体110の内部に形成された複数個の内部電極121、122は、セラミック本体の第3側面3または第4側面4に長さ方向の一端が露出する。
上記内部電極121、122は異なる極性を有する第1内部電極121及び第2内部電極122を一対にすることができる。第1内部電極121の一端は第3側面3に露出し、第2内部電極122の一端は第4側面4に露出することができる。上記第1内部電極121及び第2内部電極122の他端は、第3側面3または第4側面4から一定間隔d3を置いて形成されることができる。これに対するより具体的な事項は後述する。
上記セラミック本体の第3側面3及び第4側面4には第1及び第2外部電極131、132が形成され、上記内部電極と電気的に連結されることができる。
上記セラミック本体の内部に形成された複数個の内部電極のうち最外郭に配置される内部電極の末端から上記第1側面までの最短距離d1は、上記中央部に配置される内部電極の末端から第1側面までの最短距離d2より小さいか、同一に形成されることができる。
上記内部電極の末端は上記セラミック本体の第1側面1または第2側面2に向かっている内部電極の一領域であり、内部電極のうち幅方向の一端を意味する。上記内部電極の末端から第1側面または第2側面までの領域は第1サイド部113または第2サイド部114ということができる。
本発明の一実施形態によると、上記セラミック本体110は複数の誘電体層112が積層された積層本体111と上記積層本体の両側面に形成される第1サイド部113及び第2サイド部114で構成されることができる。この場合、上記複数個の内部電極の各末端から上記第1側面または第2側面までの距離は第1サイド部113及び第2サイド部114により形成されることができる。
上記内部電極の各末端から上記第1側面または第2側面までの距離d1、d2は上記第1サイド部113または第2サイド部114の幅ということができる。上述したように、第1サイド部または第2サイド部の幅は、上部から下部までその幅が一定でないこともできる。即ち、複数個の内部電極のうち最外郭に配置される内部電極と接するサイド部の幅は相対的に狭く、中央部に配置される内部電極と接するサイド部の幅は相対的に広くてもよい。これに対するより具体的な事項は後述する。
上記積層本体111を構成する複数の誘電体層112は焼結された状態で、隣接する誘電体層間の境界が確認できないほど、一体化されることができる。
上記積層本体111の長さは上記セラミック本体110の長さに該当し、上記セラミック本体110の長さはセラミック本体の第3側面3から第4側面4までの距離に該当する。即ち、セラミック本体110の第3及び第4側面は積層本体111の第3側面及び第4側面と理解することができる。
上記積層本体111は複数の誘電体層112が積層されて形成され、上記誘電体層112の長さはセラミック本体の第3側面3と第4側面間の距離を形成する。
これに制限されないが、本発明の一実施形態によると、上記セラミック本体の長さは400〜1400μmであることができる。より具体的には、セラミック本体の長さは400〜800μmであっても、600〜1400μmであってもよい。
上記誘電体層上に内部電極121、122が形成されることができ、内部電極121、122は焼結により一誘電体層を介して上記セラミック本体の内部に形成されることができる。上記内部電極121、122は異なる極性を有する第1内部電極121及び第2内部電極122を一対にすることができ、誘電体層の積層方向に沿って対向配置されることができる。
図1d及び図1eを参照すると、一誘電体層112に第1内部電極121が形成され、異なる誘電体層112に第2内部電極122が形成されている。上記第1内部電極121及び第2内部電極122は誘電体層の長さ方向に対しては全体的に形成されない。即ち、第1内部電極121の一端はセラミック本体の第4側面4から所定の間隔d3を置いて形成されることができ、第1内部電極121の他端は第3側面3まで形成されて第3側面3に露出することができる。
積層本体の第3側面3に露出した第1内部電極の他端は第1外部電極131と連結される。
第2内部電極122の一端は第3側面3から所定の間隔d3を置いて形成され、第2内部電極122の他端は第4側面4に露出して第2外部電極132と連結される。
上記誘電体層112は第1及び第2内部電極121、122の幅と同じ幅を有することができる。即ち、上記第1及び第2内部電極121、122は誘電体層112の幅方向に対しては全体的に形成されることができる。誘電体層の幅及び内部電極の幅はセラミック本体の第1側面及び第2側面を基準とする。
これに制限されないが、本発明の一実施形態によると、誘電体層の幅及び内部電極の幅は100〜900μmであることができる。より具体的には、誘電体層の幅及び内部電極の幅は100〜500μmであってもよく、100〜900μmであってもよい。
本実施形態によると、薄膜の内部電極及び誘電体層を形成しても、内部電極が誘電体層の幅方向に対して全体的に形成されるため、内部電極の重畳面積が大きくなり、積層セラミックキャパシタの容量を大きくすることができる。また、内部電極による段差を減少させることで、絶縁抵抗の加速寿命が向上し、容量特性及び信頼性に優れた積層セラミックキャパシタを提供することができる。
本実施形態において、内部電極の幅は誘電体層の幅と同一に形成され、積層本体の第1及び第2側面に内部電極の末端が露出することができる。上記内部電極の末端が露出した積層本体の両側面には第1サイド部113及び第2サイド部114が形成されることができる。これにより、第1サイド部113及び第2サイド部114はセラミック本体の第1側面及び第2側面を形成するようになる。
上述したように、第1サイド部113または第2サイド部114の幅は上部から下部までその幅が一定でないこともできる。
即ち、複数個の内部電極のうち最外郭に配置される内部電極の末端から第1側面までの最短距離d1は、中央部に配置される内部電極の末端から第1側面までの最短距離d2より小さいか、同一に形成されることができる。
本実施形態において、最外郭に配置される内部電極は第1内部電極121と、中央部に配置される内部電極は第2内部電極122と設定されているが、これに制限されない。
図1dは積層本体のうち最外郭に配置される第1内部電極121を示す上部平面図で、図1eは積層本体のうち中央部に配置される第2内部電極122を示す上部平面図である。本発明において、中央部は複数個の内部電極のうち最外郭でない領域を意味することができる。また、上記中央部は複数個の内部電極のうち最外郭でない領域であって、第1または第2サイド部の幅が最大に形成される部分と接する内部電極の領域を意味することができる。
複数個の内部電極のうち最外郭に配置される第1内部電極121から第1側面までの最短距離d1は2μm以上であることができる。また、最外郭に配置される第1内部電極121から第2側面までの最短距離d1は2μm以上であることができる。また、上記最短距離d1は10μm以下であることができる。
上記最短距離d1が2μm未満であれば、積層セラミックキャパシタの耐湿特性が低下する恐れがあり、外部電極の形成時、放射クラックが発生する恐れがある。また、上記最短距離d1が10μmを超えると、積層本体の仮焼または焼成過程で残留炭素の除去が難しいことがあり、これにより、内部電極の連結性が低下する恐れがある。
また、上記のような特性は最外郭の上部に配置される内部電極と最外郭が下部に配置される内部電極の全てに対して適用されることができる。このような場合、セラミック本体の4つの角部の厚さは2〜10μmであることができる。
複数個の内部電極のうち中央部に配置される第2内部電極122の末端から第1側面までの最短距離d2は30μm以下であることができる。また、中央部に配置される第2内部電極の末端から第2側面までの最短距離d2は30μm以下であることができる。より好ましくは、上記最短距離d2は10〜20μmであることができる。
上記最短距離d2が小さく形成されると、外部衝撃に対する機械的強度が低下する恐れがある。また、上記最短距離d2が30μmを超えると、相対的に内部電極の重畳面積が減少し、積層セラミックキャパシタの高容量を確保し難いことがある。
本実施形態によると、内部電極の末端から第1側面または第2側面までの距離d1、d2を小さく形成し、相対的にセラミック本体内に形成される内部電極の重畳面積を広く形成することができる。
また、相対的に残留炭素の除去が困難な角部、即ち、最外郭に配置される内部電極から第1側面または第2側面までの最短距離d1を非常に小さく形成し、残留炭素の除去が容易に行われることができる。これにより、残留炭素の濃度ばらつきが小さくなり、同じ微細構造を保持することができ、内部電極の連結性を向上させることができる。
また、最外郭に配置される内部電極の末端から上記第1側面または第2側面までの最短距離と中央部に配置される内部電極の末端から上記第1側面または第2側面までの距離を調節し、内部欠陥が発生しないようにし、外部電極の形成時、放射クラックの発生可能性を減らすことができる。
本実施形態によると、積層セラミックキャパシタの容量を最大化するとともに、耐湿性、絶縁抵抗特性が向上され、信頼性に優れた特徴を示すことができる。
本発明の一実施形態によると、上記第1サイド部113及び第2サイド部114はセラミックスラリーで形成されることができる。上記セラミックスラリーの量を調節して上記第1サイド部113及び第2サイド部114の幅を調節することができる。最外郭に配置される内部電極と接するサイド部と中央部に配置される内部電極と接するサイド部の幅を容易に調節することができる。
以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。
図2a〜図2fは、本発明の一実施形態によるセラミックキャパシタの製造方法を概略的に示す断面図及び斜視図である。
先ず、図2aに示されたように、セラミックグリーンシート212a上に所定の間隔d4を置いて複数個のストライプ型第1内部電極パターン221aを形成することができる。上記複数個のストライプ型第1内部電極パターン221aは相互平行に形成されることができる。
上記所定の間隔d4は内部電極が異なる極性を有する外部電極と絶縁されるための距離であり、図1dに示されたd3×2の距離と理解することができる。
上記セラミックグリーンシート212aはセラミックパウダー、有機溶剤及び有機バインダーを含むセラミックペーストで形成されることができる。
上記セラミックパウダーは高い誘電率を有する物質で、これに制限されないが、チタン酸バリウム(BaTiO)系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム(SrTiO)系材料などを使用することができ、チタン酸バリウム(BaTiO)パウダーを使用することが好ましい。上記セラミックグリーンシート212aが焼成されてセラミック本体を構成する誘電体層となる。
上記ストライプ型第1内部電極パターン221aは導電性金属を含む内部電極ペーストで形成されることができる。上記導電性金属はこれに制限されないが、Ni、Cu、Pd、またはこれらの合金であることができる。
上記セラミックグリーンシート212a上にストライプ型第1内部電極パターン221aを形成する方法は特に制限されないが、例えば、スクリーン印刷法またはグラビア印刷法のような印刷法により形成することができる。
また、図示しなかったが、異なるセラミックグリーンシート212a上に所定の間隔を置いて複数個のストライプ型第2内部電極パターン222aを形成することができる。
以下、第1内部電極パターン221aが形成されたセラミックグリーンシートは第1セラミックグリーンシートと、第2内部電極パターン222aが形成されたセラミックグリーンシートは第2セラミックグリーンシートということができる。
次に、図2bに示されたように、ストライプ型第1内部電極パターン221aとストライプ型第2内部電極パターン222aが交差積層されるように第1及び第2セラミックグリーンシートを交互に積層することができる。
その後、上記ストライプ型第1内部電極パターン221aは第1内部電極221を形成することができ、ストライプ型第2内部電極パターン222aは第2内部電極222を形成することができる。
図2cは本発明の一実施形態により第1及び第2セラミックグリーンシートが積層されたセラミックグリーンシート積層体210を示す断面図であり、図2dは第1及び第2セラミックグリーンシートが積層されたセラミックグリーンシート積層体210を示す斜視図である。
図2c及び図2dを参照すると、複数個の平行なストライプ型第1内部電極パターン221aが印刷された第1セラミックグリーンシートと複数個の平行なストライプ型第2内部電極パターン222aが印刷された第2セラミックグリーンシートは交互に積層されている。
より具体的には、第1セラミックグリーンシートに印刷されたストライプ型第1内部電極パターン221aの中心部と第2セラミックグリーンシートに印刷されたストライプ型第2内部電極パターン222a間の間隔d3とが重なるように積層されることができる。
次に、図2dに示されたように、上記セラミックグリーンシート積層体210は複数個のストライプ型第1内部電極パターン221a及びストライプ型第2内部電極パターン222aを横切るように切断することができる。即ち、上記セラミックグリーンシート積層体210はC1−C1切断線に沿って棒型積層体220に切断されることができる。
より具体的には、ストライプ型第1内部電極パターン221a及びストライプ型第2内部電極パターン222aは長さ方向に切断されて一定の幅を有する複数個の内部電極に分割されることができる。このとき、積層されたセラミックグリーンシートも内部電極パターンとともに切断される。これにより、内部電極の幅は誘電体層と同じ幅を有するように形成されることができる。
上記棒型積層体220の切断面に第1及び第2内部電極の幅方向の末端が露出することができる。上記棒型積層体の切断面はそれぞれ棒型積層体の第1側面及び第2側面ということができる。
次に、図2eに示されたように、上記棒型積層体220の第1及び第2側面のそれぞれに第1サイド部213a及び第2サイド部214aを形成することができる。第2サイド部214aは明確に示さず、点線でその輪郭を示した。
上記棒型積層体220の第1及び第2側面は、図1cに示した積層本体111の第1側面及び第2側面に対応すると理解することができる。
上記第1及び第2サイド部213a、214aは棒型積層体220にセラミック粉末を含むセラミックスラリーで形成されることができる。上記セラミックスラリーはセラミックパウダー、有機バインダー及び有機溶剤を含むことができる。
第1及び第2サイド部213a、214aが所望する厚さ(または幅)で形成されるようにセラミックスラリーの量を調節することができる。
上記棒型積層体220の第1及び第2側面にセラミックスラリーを塗布して第1及び第2サイド部213a、214aを形成することができる。上記セラミックスラリーの塗布方法は特に制限されず、例えば、スプレー方式で噴射したり、ローラーを利用して塗布することができる。
また、上記棒型積層体をセラミックスラリーにディッピング(dipping)して棒型積層体の第1及び第2側面に第1及び第2サイド部213a、214aを形成することができる。
上述したように、積層された複数個の内部電極のうち最外郭に配置される内部電極の末端と接する第1サイド部の幅は、中央部に配置される内部電極の末端と接する第1サイド部の幅より小さく形成されることができる。
より具体的には、最外郭に配置される内部電極の末端と接する第1サイド部の幅は2μm以下に形成されることができる。また、最外郭に配置される内部電極の末端と接する第2サイド部の幅も2μm以下に形成されることができる。
また、中央部に配置される内部電極の末端と接する第1サイド部の幅は30μm以下に形成されることができる。また、中央部に配置される内部電極の末端と接する第2サイド部の幅は30μm以下に形成されることができる。より好ましくは、上記第1及び第2サイド部の幅は10〜20μmに形成されることができる。
次に、図2e及び図2fに示されたように、第1及び第2サイド部213a、214aが形成された上記棒型積層体220をC2−C2切断線に沿って個別のチップサイズに合わせて切断することができる。図2cは上記C2−C2切断線の位置の把握に参照することができる。
棒型積層体220をチップサイズに切断することにより、積層本体211と積層本体の両側面に形成された第1及び第2サイド部213、214を有するセラミック本体を形成することができる。
上記棒型積層体220をC2−C2切断線に沿って切断することで、重畳された第1内部電極の中心部と第2内部電極間に形成された所定の間隔d4を同じ切断線により切断することができる。他の観点では、第2内部電極の中心部と第1内部電極間に形成された所定の間隔を同じ切断線により切断することができる。
これにより、第1内部電極及び第2内部電極の一端はC2−C2切断線による切断面に交互に露出することができる。上記第1内部電極221が露出した面は図1d及び図1eに示された積層本体の第3側面3と、上記第2内部電極222が露出した面は図1d及び図1eに示された積層本体の第4側面4と理解することができる。
上記棒型積層体220をC2−C2切断線に沿って切断することにより、ストライプ型第1内部電極パターン221a間の所定の間隔d4は半分に切断され、第1内部電極221の一端に第4側面から所定の間隔を持たせ、また、第2内部電極222にも第3側面から所定の間隔を持たせる。
その後、両側面に第1及び第2サイド部213、214が形成された積層本体211を仮焼及び焼成することができる。
次に、上記第1及び第2内部電極の一端と連結されるように上記第3側面及び第4側面のそれぞれに外部電極を形成することができる。
また、棒型積層体の両側面に第1及び第2サイド部を形成した後、仮焼及び焼成することができ、その後、上記棒型積層体を積層本体の形態に切断することができる。次に、積層本体に外部電極を形成する工程を行うことができる。
本実施形態のように、棒型積層体220に第1及び第2サイド部213a、214aを形成してチップサイズに切断すると、一度の工程で複数個の積層本体にサイド部を形成することができる。
また、図示しなかったが、第1サイド部及び第2サイド部を形成する前に棒型積層体をチップサイズに切断して複数個の積層本体を形成することができる。
即ち、重畳された第1内部電極の中心部と第2内部電極間に形成された所定の間隔が同じ切断線により切断されるように棒型積層体を切断することができる。これにより、第1内部電極及び第2内部電極の一端は切断面に交互に露出することができる。
次に、上記積層本体の第1及び第2側面に第1サイド部及び第2サイド部を形成することができる。第1及び第2サイド部の形成方法は上述と同様である。両側面に第1及び第2サイド部が形成された積層本体を仮焼及び焼成することができる。
その後、上記第1内部電極が露出された積層本体の第3側面と上記第2内部電極が露出された積層本体の第4側面にそれぞれ外部電極を形成することができる。
本発明の一実施形態によると、積層本体の第1及び第2側面を通じて第1及び第2内部電極の末端が露出する。積層された複数個の第1及び第2内部電極は同時に切断され、上記内部電極の末端が一直線上に配置されることができる。その後、上記積層本体の第1及び第2側面に第1及び第2サイド部が形成される。上記積層本体及び上記第1及び第2サイド部によりセラミック本体が形成される。即ち、上記第1及び第2サイド部はセラミック本体の第1及び第2側面を形成する。
本実施形態によると、また、上記第1及び第2サイド部はセラミックスラリーにより形成されることで、セラミックスラリーの量によってサイド部の幅を容易に調節することができる。
上述したように、積層された複数個の内部電極のうち最外郭に配置される内部電極の末端と接する第1及び第2サイド部の幅は中央部に配置される内部電極の末端と接する第1及び第2サイド部の幅より小さく形成されることができる。
本実施形態によると、相対的に残留炭素の除去が困難なセラミック本体の角部、即ち、最外郭に配置される内部電極の末端と接する第1及び第2サイド部の幅を非常に小さく形成することができる。これにより、仮焼及び焼成工程で残留炭素の除去が容易に行われることができる。セラミック本体内の残留炭素の濃度ばらつきが小さくなり、同じ微細構造を保持することができ、内部電極の連結性を向上させることができる。
また、最外郭に配置される内部電極の末端と接する第1及び第2サイド部の幅は2μm以上に形成されて耐湿特性を確保し、内部欠陥が生じず、外部電極の形成時、放射クラックの発生可能性を減らすことができる。
また、積層された複数個の内部電極のうち中央部に配置される内部電極の末端と接する第1及び第2サイド部の幅は最外郭に配置される内部電極の末端と接する第1及び第2サイド部の幅より大きく形成されて外部衝撃に対する機械的強度を確保することができる。
また、中央部に配置される内部電極の末端と接する第1及び第2サイド部の幅は30μm未満に形成され、相対的に内部電極の重畳面積を広く形成することができる。
また、内部電極は異なる極性を有する外部電極との絶縁性を維持するための最小面積を除き、誘電体層の幅方向に対しては全体的に形成されることができる。これにより、内部電極間の重畳面積を形成することが容易で、内部電極による段差の発生を減らすことができる。
これにより積層セラミックキャパシタの容量を最大化するとともに、耐湿性、絶縁抵抗特性が向上され、信頼性に優れた特徴を示すことができる。
本発明は上述した実施形態及び添付の図面により限定されるものではなく、添付の請求の範囲により限定される。従って、請求の範囲に記載された本発明の技術的思想から外れない範囲内で当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能で、これも本発明の範囲に属する。
110 セラミック本体
111、211 積層本体
112 誘電体層
113、114 第1及び第2サイド部
121、122 第1及び第2内部電極
131、132 第1及び第2外部電極
212a セラミックグリーンシート
221、222 第1及び第2内部電極
213a、214a 第1及び第2サイド部
221a、222a ストライプ型第1及び第2内部電極パターン
210 セラミックグリーンシート積層体
220 棒型積層体

Claims (12)

  1. 対向する第1側面及び第2側面、前記第1側面及び第2側面を連結する第3側面及び第4側面を有するセラミック本体と、
    前記セラミック本体の内部に形成され、前記第3側面または第4側面に一端が露出する複数個の内部電極と、
    前記第3側面または第4側面に形成され、前記内部電極と電気的に連結される外部電極とを含み、
    前記複数個の内部電極のうち最外郭に配置される内部電極の末端から前記第1側面または第2側面までの最短距離は、2〜10μmであって、中央部に配置される内部電極の末端から前記第1側面または第2側面までの最短距離より小さ
    前記セラミック本体は、前記セラミック本体の第3側面及び第4側面間の距離を形成する長さ及び前記内部電極と同じ幅を有する複数個の誘電体層が積層された積層本体と、前記内部電極の末端から前記セラミック本体の第1側面または第2側面までの距離を形成する第1サイド部及び第2サイド部とで構成され
    前記第1サイド部及び第2サイド部はセラミックスラリーで形成される、積層セラミックキャパシタ。
  2. 前記複数個の内部電極のうち最外郭の上部及び最外郭の下部に配置される内部電極の末端から前記第1側面までの最短距離及び前記第2側面までの最短距離がともに2〜10μmである、請求項1に記載の積層セラミックキャパシタ。
  3. 前記複数個の内部電極のうち中央部に配置される内部電極の末端から前記第1側面または第2側面までの最短距離は30μm以下である、請求項1に記載の積層セラミックキャパシタ。
  4. 前記複数個の内部電極のうち中央部に配置される内部電極の末端から前記第1側面または第2側面までの最短距離は10〜20μmである、請求項1に記載の積層セラミックキャパシタ。
  5. 前記内部電極は一端が前記第3側面に露出し、他端が前記第4側面から所定の間隔を置いて形成される第1内部電極と、一端が第4側面に露出し、他端が前記第3側面から所定の間隔を置いて形成される第2内部電極とで構成される、請求項1に記載の積層セラミックキャパシタ。
  6. 複数個のストライプ型第1内部電極パターンが所定の間隔を置いて形成された第1セラミックグリーンシート及び複数個のストライプ型第2内部電極パターンが所定の間隔を置いて形成された第2セラミックグリーンシートを設ける段階と、
    前記ストライプ型第1内部電極パターンと前記ストライプ型第2内部電極パターンが交差するように前記第1セラミックグリーンシートと前記第2セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成する段階と、
    第1内部電極及び第2内部電極が一定幅を有し、前記幅方向に前記第1内部電極及び第2内部電極の末端が露出した側面を有するように前記ストライプ型第1内部電極パターン及び第2内部電極パターンを横切って前記セラミックグリーンシート積層体を切断する段階と、
    前記第1内部電極及び第2内部電極の末端が露出した側面にセラミックスラリーで第1サイド部及び第2サイド部を形成し、前記複数個の第1及び第2内部電極のうち最外郭に配置される内部電極の末端から前記第1または第2サイド部の外面までの最短距離を、2〜10μmにして、前記複数個の第1及び第2内部電極のうち中央部に配置される内部電極の末端から前記第1または第2サイド部の外面までの最短距離より小さ形成する段階と、
    を含む積層セラミックキャパシタの製造方法。
  7. 前記セラミックグリーンシート積層体を形成する段階は、
    前記ストライプ型第1内部電極パターンの中心部と前記ストライプ型第2内部電極パターン間の所定の間隔とが重なるように積層される、請求項に記載の積層セラミックキャパシタの製造方法。
  8. 前記セラミックグリーンシート積層体を切断する段階は、
    前記セラミックグリーンシート積層体が前記第1内部電極及び第2内部電極の末端が露出した側面を有する棒型積層体となるように行われ、
    前記第1及び第2サイド部を形成する段階後に、前記第1内部電極の中心部及び第2内部電極間の所定の間隔を同じ切断線で切断して第1内部電極または第2内部電極の一端がそれぞれ露出した第3側面または第4側面を有する積層本体に切断する段階が行われる、請求項に記載の積層セラミックキャパシタの製造方法。
  9. 前記セラミックグリーンシート積層体を切断する段階は、
    前記セラミックグリーンシートを前記第1内部電極及び第2内部電極の末端が露出した側面を有する棒型積層体に切断する段階と、前記棒型積層体を前記第1内部電極の中心部及び前記第2内部電極間の所定の間隔が同じ切断線で切断されて第1内部電極または第2内部電極の一端がそれぞれ露出した第3側面または第4側面を有する積層本体に切断する段階とで行われ、
    前記第1及び第2サイド部を形成する段階は前記積層本体に対して行われる、請求項に記載の積層セラミックキャパシタの製造方法。
  10. 前記第1サイド部及び第2サイド部を形成する段階は、前記第1内部電極及び第2内部電極の末端が露出した側面にセラミックスラリーを塗布することで行われる、請求項に記載の積層セラミックキャパシタの製造方法。
  11. 前記第1サイド部及び第2サイド部を形成する段階は、前記第1内部電極及び第2内部電極の末端が露出した側面をセラミックスラリーにディッピングすることで行われる、請求項に記載の積層セラミックキャパシタの製造方法。
  12. 前記セラミックスラリーの量を調節して前記複数個の第1及び第2内部電極のうち中央部に配置される内部電極の末端と接する前記第1または第2サイド部の幅を30μm以下に形成する、請求項に記載の積層セラミックキャパシタの製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125762B2 (en) * 2008-08-11 2012-02-28 Vishay Sprague, Inc. High voltage capacitors
KR101452068B1 (ko) * 2012-12-18 2014-10-16 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판
CN103050278B (zh) * 2012-12-20 2016-07-06 广东风华高新科技股份有限公司 多层陶瓷电容器及其制备方法
KR101412940B1 (ko) * 2013-03-29 2014-06-26 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR101548797B1 (ko) * 2013-04-08 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101444598B1 (ko) * 2013-05-13 2014-09-24 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판
KR20150042500A (ko) * 2013-10-11 2015-04-21 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
JP6632808B2 (ja) * 2015-03-30 2020-01-22 太陽誘電株式会社 積層セラミックコンデンサ
US10510487B2 (en) * 2015-12-25 2019-12-17 Taiyo Yuden Co., Ltd. Multi-layer ceramic electronic component and method of producing the same
JP6496271B2 (ja) 2016-04-14 2019-04-03 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6658485B2 (ja) * 2016-12-09 2020-03-04 株式会社村田製作所 チップ型電子部品の製造方法
US11011313B2 (en) 2017-07-11 2021-05-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor
JP7347919B2 (ja) 2017-12-15 2023-09-20 太陽誘電株式会社 積層セラミックコンデンサ
KR102495669B1 (ko) 2018-08-10 2023-02-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102620526B1 (ko) * 2018-08-14 2024-01-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
CN109215906A (zh) * 2018-08-24 2019-01-15 东莞市仙桥电子科技有限公司 新型贴片式ntc及其制造方法
US11145463B2 (en) 2018-09-05 2021-10-12 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor
KR101970507B1 (ko) 2018-11-07 2019-04-22 안재현 건축용 기능성 경량판재와 그 제조방법
KR102551222B1 (ko) 2018-12-17 2023-07-03 삼성전기주식회사 적층형 커패시터
JP7221718B2 (ja) 2019-02-13 2023-02-14 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP7024756B2 (ja) * 2019-03-28 2022-02-24 株式会社村田製作所 積層セラミックコンデンサ
JP7385374B2 (ja) 2019-05-13 2023-11-22 太陽誘電株式会社 積層セラミック電子部品
JP7188345B2 (ja) * 2019-09-30 2022-12-13 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2022034315A (ja) * 2020-08-18 2022-03-03 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771520A (en) * 1985-04-25 1988-09-20 Murata Manufacturing Co., Ltd. Method of producing laminated ceramic capacitors
JPH03108306A (ja) * 1989-09-21 1991-05-08 Murata Mfg Co Ltd 積層コンデンサの製造方法
JPH09260206A (ja) 1996-03-26 1997-10-03 Taiyo Yuden Co Ltd 積層コンデンサ
JPH11297566A (ja) 1998-04-07 1999-10-29 Murata Mfg Co Ltd 積層セラミック電子部品
JP2000124057A (ja) 1998-10-12 2000-04-28 Tdk Corp 積層型セラミックコンデンサ
JP2005259772A (ja) 2004-03-09 2005-09-22 Tdk Corp 積層セラミックコンデンサ
JP2005303160A (ja) 2004-04-15 2005-10-27 Murata Mfg Co Ltd 積層型半導体セラミック電子部品
US7075775B2 (en) 2004-05-27 2006-07-11 Kyocera Corporation Chip-type electronic component
JP3747940B2 (ja) * 2004-06-03 2006-02-22 株式会社村田製作所 積層コンデンサおよびその製造方法
JP2006278566A (ja) * 2005-03-28 2006-10-12 Tdk Corp 積層電子部品及びその製造方法
JP2007035850A (ja) * 2005-07-26 2007-02-08 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及びその製造方法
DE102007007113A1 (de) * 2007-02-13 2008-08-28 Epcos Ag Vielschicht-Bauelement
JP5304159B2 (ja) * 2008-10-08 2013-10-02 株式会社村田製作所 積層セラミックコンデンサの製造方法
KR100992286B1 (ko) * 2008-10-10 2010-11-05 삼성전기주식회사 적층형 칩 커패시터
JP2011003846A (ja) 2009-06-22 2011-01-06 Murata Mfg Co Ltd セラミック電子部品の製造方法
KR101832490B1 (ko) * 2011-05-31 2018-02-27 삼성전기주식회사 적층 세라믹 커패시터
KR101539808B1 (ko) * 2011-06-23 2015-07-28 삼성전기주식회사 적층 세라믹 커패시터

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