JP7188345B2 - 積層セラミック電子部品の製造方法 - Google Patents

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Description

本発明は、積層セラミック電子部品の製造方法に関する。
近年、セラミック材料の特性を利用した、積層セラミックコンデンサに代表される種々の積層セラミック電子部品が広く用いられている。
そのような積層セラミック電子部品の製造方法として、焼成後に内部電極となる内部電極パターンが形成されたセラミックグリーンシートを積層してプレスする工程を経て、積層セラミック電子部品を製造する方法が広く知られている。
しかしながら、この製造方法では、セラミックグリーンシートに、内部電極パターンが形成されていない段差領域が存在するため、積層されたセラミックグリーンシートをプレスした際に、内部電極パターンの端部が変形する場合がある。
そのような内部電極パターンの端部の変形を抑制するため、特許文献１には、セラミックグリーンシートに内部電極パターンを形成するとともに、段差領域に段差解消用セラミックペーストを付与してから、セラミックグリーンシートを積層する方法が記載されている。
特開２００３－２０９０２５号公報
しかしながら、段差領域に段差解消用セラミックペーストを付与する方法では、段差解消用セラミックペーストを付与する際、印刷ズレにより、内部電極パターンの上にまで付与してしまう場合があり、段差を助長してしまうことになる。
本発明は、上記課題を解決するものであり、内部電極パターンの端部の変形を抑制するとともに、印刷ズレに起因する段差の助長を抑制することが可能な積層セラミック電子部品の製造方法を提供することを目的とする。
本発明の積層セラミック電子部品の製造方法は、
セラミックグリーンシートを用意する工程と、
前記セラミックグリーンシートの主面上に、主要部と、前記主要部の外側に位置し、前記主要部よりも厚みの薄い端部とを含む内部電極パターンを複数形成する工程と、
前記内部電極パターンが形成された後に、前記内部電極パターンの前記端部の上にのみセラミックペーストを付与する工程と、
前記内部電極パターンが形成され、かつ、前記セラミックペーストが付与された前記セラミックグリーンシートを複数積層する工程と、
積層された複数の前記セラミックグリーンシートをプレスする工程と、
プレスされた複数の前記セラミックグリーンシートを切断する工程と、
を備え、
前記セラミックグリーンシートの主面上に、前記内部電極パターンが形成されておらず、かつ、前記セラミックペーストが付与されていない段差領域が存在するように、前記内部電極パターンの形成および前記セラミックペーストの付与を行い、
前記セラミックグリーンシートを切断する工程では、前記セラミックグリーンシートを第１の方向に切断する際、前記第１の方向と直交する第２の方向に隣り合う２つの前記内部電極パターンの間であって、かつ、前記段差領域の位置で切断し、
前記セラミックペーストは、前記内部電極パターンの前記第１の方向に延びる端部と重なるか、または、前記内部電極パターンの前記第１の方向に延びる端部および前記第２の方向に延びる端部と重なるように付与することを特徴とする。
本発明の積層セラミック電子部品の製造方法によれば、セラミックペーストが内部電極パターンの端部と重なるように、内部電極パターンの形成およびセラミックペーストの付与を行うので、セラミックグリーンシートのプレス時に、内部電極パターンの端部が変形することを抑制することができる。また、セラミックグリーンシートには、内部電極パターンが形成されておらず、かつ、セラミックペーストが付与されていない段差領域が存在するようにするので、印刷ズレにより、内部電極パターンの主要部の上にまでセラミックペーストを付与してしまった場合でも、プレスによって、内部電極パターンの主要部の上に付与されたセラミックペーストは、段差領域の方に移動するので、段差の助長を抑制することができる。
積層セラミック電子部品の一例である積層セラミックコンデンサの模式的斜視図である。 図１に示す積層セラミックコンデンサのＩＩ－ＩＩ線に沿った模式的断面図である。 図１に示す積層セラミックコンデンサのＩＩＩ－ＩＩＩ線に沿った模式的断面図である。 図３に示す断面図のうち、積層方向の最も外側に位置する第１の内部電極の幅方向の端部周辺の拡大図である。 第１の実施形態における積層セラミック電子部品の製造方法を説明するためのフローチャートである。 第１の実施形態における積層セラミック電子部品の製造方法の各製造工程を説明するための図である。 セラミックペーストが付与された内部電極パターンの端部周辺を拡大した断面図である。 内部電極パターンが形成され、かつ、セラミックペーストが付与されたセラミックグリーンシートの平面図である。 内部電極パターンが形成され、かつ、セラミックペーストが付与されたセラミックグリーンシートの別の例を示す平面図である。 図７に示す例とは、セラミックペーストが付与される位置や量が異なる場合の内部電極パターンの端部周辺を拡大した断面図である。 参考実施形態における積層セラミック電子部品の製造方法を説明するためのフローチャートである。 参考実施形態における積層セラミック電子部品の製造方法の各製造工程を説明するための図である。 内部電極パターンがセラミックペーストの主要部の上にまで形成された状態を示す図である。
以下に本発明の実施形態を示して、本発明の特徴を具体的に説明する。
初めに、積層セラミック電子部品の構成について説明した後、本発明による積層セラミック電子部品の製造方法について説明する。ここでは、積層セラミック電子部品として、積層セラミックコンデンサを例に挙げて説明する。ただし、積層セラミック電子部品が積層セラミックコンデンサに限定されることはなく、バリスタ、インダクタ、サーミスタ、積層コイルなどであってもよい。
図１は、積層セラミック電子部品の一例である積層セラミックコンデンサ１０の模式的斜視図である。図２は、図１に示す積層セラミックコンデンサ１０のＩＩ－ＩＩ線に沿った模式的断面図である。図３は、図１に示す積層セラミックコンデンサ１０のＩＩＩ－ＩＩＩ線に沿った模式的断面図である。
積層セラミックコンデンサ１０は、積層体１１と、一対の外部電極１４ａ、１４ｂとを有している。一対の外部電極１４ａ、１４ｂは、図１に示すように、対向するように配置されている。
ここでは、一対の外部電極１４ａ、１４ｂが対向する方向を積層セラミックコンデンサ１０の長さ方向Ｌと定義し、後述するセラミック層１２と内部電極１３ａ、１３ｂとが積層されている方向を積層方向Ｔと定義し、長さ方向Ｌおよび積層方向Ｔのいずれの方向にも直交する方向を幅方向Ｗと定義する。
積層体１１は、長さ方向Ｌに相対する第１の端面１５ａおよび第２の端面１５ｂと、積層方向Ｔに相対する第１の主面１６ａおよび第２の主面１６ｂと、幅方向Ｗに相対する第１の側面１７ａおよび第２の側面１７ｂとを有する。
積層体１１は、角部および稜線部が丸みを帯びているか、または、鈍角であることが好ましい。ここで、角部は、積層体１１の３面が交わる部分であり、稜線部は、積層体１１の２面が交わる部分である。
図２および図３に示すように、積層体１１は、セラミック層１２と内部電極１３ａ、１３ｂとが複数積層された構造を有する。
内部電極１３ａ、１３ｂには、第１の内部電極１３ａと第２の内部電極１３ｂとが含まれている。また、セラミック層１２には、積層方向Ｔに隣り合う２つの内部電極１３ａ、１３ｂ、すなわち、第１の内部電極１３ａと第２の内部電極１３ｂとに挟まれた内層セラミック層１２１と、積層方向Ｔの最も外側に位置する内部電極１３ａ、１３ｂよりも積層方向Ｔの外側に位置する外層セラミック層１２２とが含まれている。積層体１１は、より詳細には、第１の内部電極１３ａと第２の内部電極１３ｂとが積層方向Ｔにおいて、内層セラミック層１２１を介して交互に複数積層されており、かつ、積層方向Ｔの両外側に外層セラミック層１２２が配置された構造を有する。
セラミック層１２は、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などを主成分とするセラミック材料からなる。内層セラミック層１２１と外層セラミック層１２２の構成材料は同じでもよいし、異なっていてもよい。
第１の内部電極１３ａおよび第２の内部電極１３ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、およびＡｕなどの金属、またはＡｇとＰｄの合金などを含有している。第１の内部電極１３ａおよび第２の内部電極１３ｂは、さらにセラミック層１２に含まれるセラミックと同一組成系の誘電体粒子を含んでいてもよい。
第１の内部電極１３ａは、積層体１１の第１の端面１５ａに引き出されている。また、第２の内部電極１３ｂは、積層体１１の第２の端面１５ｂに引き出されている。
第１の外部電極１４ａは、積層体１１の第１の端面１５ａに形成されている。本実施形態では、第１の外部電極１４ａは、積層体１１の第１の端面１５ａの全体に形成されているとともに、第１の端面１５ａから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および第２の側面１７ｂに回り込むように形成されている。第１の外部電極１４ａは、第１の内部電極１３ａと電気的に接続されている。
第２の外部電極１４ｂは、積層体１１の第２の端面１５ｂに形成されている。本実施形態では、第２の外部電極１４ｂは、積層体１１の第２の端面１５ｂの全体に形成されているとともに、第２の端面１５ｂから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および第２の側面１７ｂに回り込むように形成されている。第２の外部電極１４ｂは、第２の内部電極１３ｂと電気的に接続されている。
第１の外部電極１４ａおよび第２の外部電極１４ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、またはＡｕなどの金属を含有している。第１の外部電極１４ａおよび第２の外部電極１４ｂのそれぞれの表面に、めっき層が形成されていてもよい。
図４は、図３に示す断面図のうち、積層方向Ｔの最も外側に位置する第１の内部電極１３ａの幅方向Ｗの端部１３０周辺の拡大図である。図４に示すように、第１の内部電極１３ａの端部１３０は、幅方向Ｗの外側にいくほど厚みが薄くなる構造を有する。
積層方向Ｔの最も外側に位置する第１の内部電極１３ａの中央の位置における表面を基準面４０としたとき、基準面４０と積層方向Ｔの最も外側に位置する第１の内部電極１３ａの端部１３０との成す角をθ１とする。基準面４０と積層方向Ｔの最も外側に位置する第１の内部電極１３ａの端部１３０との成す角θ１は、より詳細には、図４に示すように、基準面４０と、積層方向Ｔの最も外側に位置する第１の内部電極１３ａの端部１３０の厚みを二分する中央面４１との間の角度である。角度θ１は、例えば、０°以上１５°以下である。
なお、図４とは積層方向Ｔの反対側で、積層方向Ｔの最も外側に位置する内部電極１３ａの端部１３０でも、上記角度θ１および後述する角度θ２の定義は同じである。また、上述した説明では、積層方向Ｔの最も外側に第１の内部電極１３ａが存在する場合について説明したが、積層方向Ｔの最も外側に第２の内部電極１３ｂが存在する場合も同様である。
上述した基準面４０と、外層セラミック層１２２と内層セラミック層１２１との境界面４３との成す角をθ２とする。また、外層セラミック層１２２と内層セラミック層１２１との成す角が段階的に変わる場合には、第１の側面１７ａまたは第２の側面１７ｂ近傍での成す角をθ２と定義する。角度θ２は、例えば、２°以上６０°以下である。
なお、図４では、視認しやすいように、外層セラミック層１２２と内層セラミック層１２１との境界面４３を示している。例えば、外層セラミック層１２２と内層セラミック層１２１の構成材料が異なる場合には、外層セラミック層１２２と内層セラミック層１２１との境界面４３を特定することができる。
上述した角度θ２と角度θ１との差（θ２－θ１）は、２°より大きく、６０°より小さい。
ここで、本実施形態における積層セラミックコンデンサ１０は、セラミック材料からなり、少なくとも一部が内部電極１３ａ、１３ｂの端部１３０と重なるように配置されている電極端部保護部１２３を有する。この電極端部保護部１２３は、後述する積層セラミック電子部品の製造方法において、その少なくとも一部が内部電極パターンの端部と重なるように付与されるセラミックペーストが焼成されたものである。ただし、積層方向Ｔの最も外側に位置する内部電極１３ａ、１３ｂの端部１３０には、電極端部保護部１２３が設けられない構成としてもよい。
電極端部保護部１２３は、内部電極１３ａ、１３ｂの端部を保護するために配置されており、積層セラミック電子部品である積層セラミックコンデンサ１０の表面には露出していない。電極端部保護部１２３を構成するセラミック材料は、内層セラミック層１２１を構成するセラミック材料、および、外層セラミック層１２２を構成するセラミック材料に対して、同じ材料でもよいし、異なる材料でもよい。
本実施形態における積層セラミックコンデンサ１０は、後述する製造方法によって製造することができる。後述する図５に示すフローチャートの製造工程のうち、ステップＳ３における工程、すなわち、少なくとも一部が内部電極パターンの端部と重なるようにセラミックペーストを付与する工程を含まない従来の製造方法によって製造された積層セラミックコンデンサには、上述した電極端部保護部が含まれない。また、ステップＳ３における工程を含まない従来の製造方法によって製造された積層セラミックコンデンサでは、積層数が増えるにつれて上述した角度θ１および角度θ２がそれぞれ最大６０°までになるが、その差（θ２－θ１）は２°以下である。
また、特開２００３－２０９０２５号公報に記載されているように、セラミックグリーンシート上に内部電極パターンを形成するとともに、内部電極パターンが形成されていない段差領域に段差解消用セラミックペーストを付与する工程を経て製造された積層セラミックコンデンサにも、上述した電極端部保護部が含まれない。また、積層数に関係なく、端部は略平坦になり、上述した角度θ１および角度θ２はそれぞれ最大１５°程度であり、その差（θ２－θ１）は２°以下である。この積層セラミックコンデンサの製造時に、内部電極パターンの端部の上に段差解消用セラミックペーストが付与される場合があるが、その場合、段差解消用セラミックペーストが焼成されることによって得られるセラミック層は、積層セラミックコンデンサの表面に露出する。
すなわち、上述した角度θ２と角度θ１との差（θ２－θ１）が２°より大きいという特徴、および、上記電極端部保護部１２３を有するという特徴は、後述する本発明の製造方法によって製造される積層セラミック電子部品に固有の特徴である。
＜第１の実施形態＞
続いて、第１の実施形態における積層セラミック電子部品の製造方法について説明する。積層セラミック電子部品は、例えば、積層セラミックコンデンサであるが、積層セラミックコンデンサに限定されることはなく、バリスタ、インダクタ、サーミスタ、積層コイルなどであってもよい。
図５は、第１の実施形態における積層セラミック電子部品の製造方法を説明するためのフローチャートである。
ステップＳ１では、セラミックグリーンシート３１を用意する（図６（ａ）参照）。セラミックグリーンシート３１は、公知のものを用いることができる。図６（ａ）では、支持フィルム３２上に形成されたセラミックグリーンシート３１を示している。
例えば、セラミックグリーンシート３１は、支持フィルム３２上に、セラミックスラリーをシート状に塗工することによって形成することができる。セラミックスラリーは、例えば、セラミック材料に、ＰＶＢ（ポリビニルブチラール）樹脂、可塑剤、分散剤、および、有機溶剤などを加えて、湿式混合することによって作製することができる。支持フィルム３２は、例えば、ＰＥＴフィルムである。
ステップＳ２では、セラミックグリーンシート３１の主面３１ａ上に、内部電極パターン３３を複数形成する（図６（ｂ）参照）。内部電極パターン３３は、内部電極を構成する導電性材料を含む内部電極用導電性ペーストを用いて、セラミックグリーンシート３１上に印刷することによって形成することができる。内部電極用導電性ペーストの印刷は、例えば、グラビア印刷によって行うことができる。ただし、内部電極用導電性ペーストの印刷方法がグラビア印刷に限定されることはなく、スクリーン印刷や、インクジェット印刷など、他の印刷方法を用いてもよい。
図６（ｂ）に示すように、内部電極パターン３３は、厚みが略一定の主要部３３ａと、主要部３３ａの外側に位置し、主要部３３ａよりも厚みの薄い端部３３ｂとを有する。内部電極パターン３３の端部３３ｂは、外側ほど、すなわち、主要部３３ａから遠ざかるほど、厚みが薄くなる傾斜状の形状を有する。内部電極パターン３３の端部３３ｂは、図４を例にとって説明すると、第１の内部電極１３ａの端部１３０に対応する。
ステップＳ３では、セラミックグリーンシート３１の主面３１ａより上に、セラミックペースト３４を付与する（図６（ｃ）参照）。セラミックペースト３４は、セラミックグリーンシート３１の構成材料と同じ材料を用いてもよいし、異なる材料を用いてもよい。例えば、セラミックグリーンシート３１を作製する際に用いられるセラミックスラリーがＰＶＢ樹脂を含む場合に、ＰＶＢ樹脂の代わりにエチルセルロース樹脂などの他の樹脂を含むセラミックペースト３４を用いてもよい。セラミックペースト３４の塑性変形量は、内部電極パターン３３を形成するために用いられる内部電極用導電性ペーストの塑性変形量よりも大きい。
セラミックペースト３４は、その少なくとも一部が内部電極パターン３３の端部３３ｂと重なるように付与する。本実施形態では、内部電極パターン３３の形成後にセラミックペースト３４を付与するので、内部電極パターン３３の端部３３ｂの上にセラミックペースト３４を付与する。また、セラミックグリーンシート３１の主面３１ａ上に、後述する段差領域３５が存在するように、セラミックペースト３４を付与する。
セラミックペースト３４の付与は、例えば、グラビア印刷によって行うことができる。ただし、セラミックペースト３４を付与する方法がグラビア印刷に限定されることはなく、スクリーン印刷、インクジェット印刷、シート転写印刷など、他の印刷方法を用いてもよい。
図７は、セラミックペースト３４が付与された内部電極パターン３３の端部３３ｂ周辺を拡大した断面図である。図７では、内部電極パターン３３の端部３３ｂの上にのみ、セラミックペースト３４が付与された例を示している。セラミックペースト３４は、完成後の積層セラミック電子部品において、その少なくとも一部が内部電極の端部と重なるように配置されている電極端部保護部となる。
セラミックペースト３４が付与された位置の高さは、内部電極パターン３３の主要部３３ａの高さＨ１と同じであることが好ましい。内部電極パターン３３の主要部３３ａの高さＨ１は、例えば、０．５μｍ以上３．０μｍ以下である。
図７に示すように、セラミックグリーンシート３１の主面３１ａには、内部電極パターン３３が形成されておらず、かつ、セラミックペースト３４が付与されていない段差領域３５が存在する。後述するセラミックグリーンシート３１を切断する工程において、セラミックグリーンシート３１を第１の方向に切断する際、第１の方向と直交する第２の方向Ｙ２に隣り合う２つの内部電極パターン３３の間であって、かつ、段差領域３５で切断する。なお、本実施形態において、第１の方向は、２つの外部電極が対向する方向（図１の長さ方向Ｌ）であり、第２の方向Ｙ２は、第１の方向および積層方向Ｔとそれぞれ直交する方向（図１の幅方向Ｗ）である。ただし、２つの外部電極が幅方向Ｗに対向している場合には、第１の方向は幅方向Ｗとなり、第２の方向Ｙ２は長さ方向Ｌとなる。
第２の方向Ｙ２に隣り合う２つの内部電極パターン３３の間の距離Ｌ１は、例えば１２０μｍ以上５００μｍ以下である。また、第２の方向Ｙ２における内部電極パターン３３の端部３３ｂの寸法Ｌ２は、例えば、５０μｍ以上１００μｍ以下である。なお、第１の方向についても同様であってもよい。
図８は、内部電極パターン３３が形成され、かつ、セラミックペースト３４が付与されたセラミックグリーンシート３１の平面図である。図８における一点鎖線の位置は、後述するセラミックグリーンシート３１を切断する工程における切断位置の一例である。
第２の方向Ｙ２に隣り合う２つの内部電極パターン３３の間に位置する段差領域３５の第２の方向Ｙ２における寸法Ｌ３は４０μｍ以上であり、かつ、第１の方向Ｙ１における寸法は、内部電極パターン３３の第１の方向Ｙ１における寸法以上である。すなわち、第２の方向Ｙ２に隣り合う２つの内部電極パターン３３の間に位置する段差領域３５の第２の方向Ｙ２における寸法Ｌ３が４０μｍ以上であり、かつ、第１の方向Ｙ１における寸法が内部電極パターン３３の第１の方向Ｙ１における寸法以上となるように、ステップＳ２における内部電極パターン３３の形成、および、ステップＳ３におけるセラミックペースト３４の付与を行う。
図９（ａ）および図９（ｂ）は、内部電極パターン３３が形成され、かつ、セラミックペースト３４が付与されたセラミックグリーンシート３１の別の例を示す平面図である。ただし、図９（ａ）に示す例は、本発明の積層セラミック電子部品の製造方法によるものではない。
図８に示す例では、内部電極パターン３３毎にセラミックペースト３４が付与されており、隣り合う内部電極パターン３３にそれぞれ付与されたセラミックペースト３４は離間している。これに対して、図９（ａ）に示す例では、隣り合う内部電極パターン３３にそれぞれ付与されたセラミックペースト３４はつながっている。すなわち、セラミックペースト３４は、第１の方向Ｙ１および第２の方向Ｙ２のそれぞれの方向において、連続的に付与されている。
図８および図９（ａ）に示す例はいずれも、セラミックペースト３４の少なくとも一部が内部電極パターン３３の第１の方向に延びる端部、および、第２の方向に延びる端部と重なるように、セラミックペースト３４が付与されている。
これに対して、図９（ｂ）に示す例では、セラミックペースト３４の少なくとも一部が内部電極パターン３３の第１の方向Ｙ１に延びる端部と重なるように付与されている。すなわち、内部電極パターン３３の第２の方向Ｙ２に延びる端部の上には、セラミックペースト３４が付与されていない。
すなわち、セラミックペースト３４は、その少なくとも一部が、内部電極パターン３３の第１の方向Ｙ１に延びる端部と重なるか、または、内部電極パターン３３の第１の方向Ｙ１に延びる端部および第２の方向Ｙ２に延びる端部と重なるように付与する。また、図９（ａ）、（ｂ）に示す例でも、第２の方向Ｙ２に隣り合う２つの内部電極パターン３３の間に位置する段差領域３５の第２の方向Ｙ２における寸法が４０μｍ以上であり、かつ、第１の方向Ｙ１における寸法が内部電極パターン３３の第１の方向Ｙ１における寸法以上となるように、セラミックペースト３４を付与する。
図１０（ａ）～図１０（ｆ）は、図７に示す例とは、セラミックペースト３４が付与される位置や量が異なる場合の内部電極パターン３３の端部３３ｂ周辺を拡大した断面図である。ただし、図１０（ａ）、（ｃ）～（ｅ）に示す例は、本発明の積層セラミック電子部品の製造方法によるものではない参考例である。なお、図１０（ａ）～（ｆ）では、支持フィルム３２を省略している。
図１０（ａ）に示す例では、内部電極パターン３３の端部３３ｂの上だけでなく、セラミックグリーンシート３１の主面３１ａ上にもセラミックペースト３４が付与されている。また、内部電極パターン３３の端部３３ｂの位置における高さが、内部電極パターン３３の主要部３３ａの高さよりも高くなっている。
図１０（ｂ）に示す例では、内部電極パターン３３の端部３３ｂの上にのみ、セラミックペースト３４が付与されているが、図７に示す例とは異なり、セラミックペースト３４が付与された位置の高さが内部電極パターン３３の主要部３３ａの高さと同一ではない部分が存在する。
図１０（ｃ）に示す例では、内部電極パターン３３の端部３３ｂの一部の上とセラミックグリーンシート３１の主面３１ａの上とにセラミックペースト３４が付与されている。図１０（ｃ）に示すように、内部電極パターン３３の端部３３ｂには、セラミックペースト３４が付与されていない部分が存在する。また、セラミックペースト３４が付与された位置の高さは、内部電極パターン３３の主要部３３ａの高さよりも低い。
図１０（ｄ）に示す例では、内部電極パターン３３の端部３３ｂの上だけでなく、セラミックグリーンシート３１の主面３１ａ上および内部電極パターン３３の主要部３３ａの一部の上にまでセラミックペースト３４が付与されている。
ここで、セラミックペースト３４と内部電極パターン３３とが重なった位置において、セラミックペースト３４および内部電極パターン３３のうち、積層方向の下側に位置するものを下層、上側に位置するものを上層とすると、上層のうち、下層の主要部の上に位置する部分の第２の方向における寸法が４０μｍ以下となるようにすることが好ましい。
上層がセラミックペースト３４で、下層が内部電極パターン３３である場合、セラミックペースト３４のうち、内部電極パターン３３の主要部３３ａの上に位置する部分の第２の方向Ｙ２における寸法Ｌ４が４０μｍ以下であることが好ましい。セラミックペースト３４の上記寸法Ｌ４を４０μｍ以下とすることにより、段差の助長を抑制するとともに、後述するプレス工程においてプレスした際に、セラミックペースト３４が内部電極パターン３３の主要部３３ａの上へと流れる量が多くなることを抑制することができ、積層セラミックコンデンサ１０の品質の低下を抑制することができる。
図１０（ｅ）に示す例では、内部電極パターン３３の端部３３ｂの一部の上と、内部電極パターン３３の主要部３３ａの一部の上にセラミックペースト３４が付与されている。図１０（ｅ）に示すように、内部電極パターン３３の端部３３ｂには、セラミックペースト３４が付与されていない部分が存在する。この場合も、セラミックペースト３４のうち、内部電極パターン３３の主要部３３ａの上に位置する部分の第２の方向Ｙ２における寸法が４０μｍ以下となるように、セラミックペースト３４を付与することが好ましい。
図１０（ｆ）に示す例では、内部電極パターン３３の端部３３ｂの一部の上にだけセラミックペースト３４が付与されている。図１０（ｆ）に示すように、内部電極パターン３３の端部３３ｂの上には、セラミックペースト３４が付与されていない部分が存在する。
図５のステップＳ４では、内部電極パターン３３が形成され、かつ、セラミックペースト３４が付与されたセラミックグリーンシート３１を複数積層する（図６（ｄ）参照）。積層は、支持フィルム３２からセラミックグリーンシート３１を剥がした状態で行う。必要に応じて、積層方向の両外側に、内部電極パターン３３が形成されていないセラミックグリーンシート３１を積層してもよい。
ステップＳ５では、積層された複数のセラミックグリーンシート３１をプレスする。プレス方法としては、例えば、静水圧プレスや剛体プレス等が挙げられる。
上述したように、その少なくとも一部が内部電極パターン３３の端部３３ｂと重なるように、セラミックペースト３４が付与されている。したがって、プレス時に、内部電極パターン３３の端部３３ｂの変形を抑制することができる。
また、図１０（ｄ）や図１０（ｅ）に示すように、印刷ズレにより、内部電極パターン３３の主要部３３ａの上にまでセラミックペースト３４を付与してしまった場合でも、プレスによって、主要部３３ａの上に付与されたセラミックペースト３４は、段差領域３５の方に移動するので、段差の助長を抑制することができる。特に、第２の方向Ｙ２に隣り合う２つの内部電極パターン３３の間に位置する段差領域３５の第２の方向Ｙ２における寸法が４０μｍ以上であり、かつ、第１の方向Ｙ１における寸法が内部電極パターン３３の第１の方向Ｙ１における寸法以上とすることにより、主要部３３ａの上に付与されたセラミックペースト３４が移動できる領域を確保して、段差の助長を効果的に抑制することができる。
また、セラミックグリーンシート３１の主面３１ａ上に段差領域３５が存在するので、プレスによって、内部電極パターン３３が形成されている部分と比べて、段差領域３５が存在する部分が圧縮される。したがって、完成後の積層セラミック電子部品において、図３に示すように、内部電極１３ａ、１３ｂが存在しない部分が屈曲して角部が鈍角となるので、角部を起点としたクラックの発生を抑制することができるとともに、内部電極１３ａ、１３ｂが存在しない領域における層間の剥がれを抑制することができる。
ステップＳ６では、プレスされた複数のセラミックグリーンシート３１を切断する。プレスされた複数のセラミックグリーンシート３１は、第１の方向Ｙ１および第２の方向Ｙ２のそれぞれの方向に切断する。図８の一点鎖線で示す位置は、切断位置の一例であるが、セラミックグリーンシート３１を第１の方向Ｙ１に切断する際、第２の方向に隣り合う２つの内部電極パターン３３の間であって、かつ、段差領域３５の位置で切断する。
ステップＳ７では、切断により得られたチップを焼成する。この後、必要に応じて、外部電極を形成する。
以上の工程により、積層セラミック電子部品が得られる。
＜参考実施形態＞
図１１は、参考実施形態における積層セラミック電子部品の製造方法を説明するためのフローチャートである。図１１に示すフローチャートにおいて、図５に示すフローチャートと同じ処理を行うステップには、同じ符号を付して詳しい説明を省略する。
第１の実施形態における積層セラミック電子部品の製造方法では、セラミックグリーンシート３１の主面３１ａ上に内部電極パターン３３を形成してから、セラミックペースト３４を付与した。これに対して、参考実施形態における積層セラミック電子部品の製造方法では、セラミックグリーンシート３１の主面３１ａ上にセラミックペースト３４を付与してから、内部電極パターン３３を形成する。
図１１に示すフローチャートのステップＳ１に続くステップＳ１１では、セラミックグリーンシート３１の主面３１ａ上に、セラミックペースト３４を付与する（図１２（ａ）参照）。セラミックペースト３４は、主要部３４ａと、主要部３４ａの外側に位置し、主要部３４ａよりも厚みの薄い端部３４ｂとを有する。
ステップＳ１１に続くステップＳ１２では、セラミックグリーンシート３１の主面３１ａ上に、内部電極パターン３３を複数形成する（図１２（ｂ）参照）。本実施形態でも、セラミックペースト３４の少なくとも一部が内部電極パターン３３の端部３３ｂと重なるようにする。本実施形態では、セラミックペースト３４の付与後に内部電極パターン３３を形成するので、セラミックペースト３４の一部の上、より詳細には、セラミックペースト３４の端部３４ｂの上に、内部電極パターン３３の端部３３ｂが重なるように、内部電極パターン３３を形成する。
本実施形態でも、第２の方向Ｙ２に隣り合う２つの内部電極パターン３３の間に位置する段差領域３５の第２の方向Ｙ２における寸法は４０μｍ以上であり、かつ、第１の方向Ｙ１における寸法が内部電極パターン３３の第１の方向Ｙ１における寸法以上となるように、内部電極パターン３３の形成およびセラミックペースト３４の付与を行う。
ここで、図１３に示すように、印刷ズレによって、内部電極パターン３３がセラミックペースト３４の主要部３４ａの上にまで形成されてしまう場合がある。この場合、セラミックペースト３４と内部電極パターン３３とが重なった位置において、セラミックペースト３４および内部電極パターン３３のうち、積層方向の下側に位置するものを下層、上側に位置するものを上層とすると、上層のうち、下層の主要部の上に位置する部分の第２の方向における寸法が４０μｍ以下となるようにすることが好ましい。
本実施形態では、上層が内部電極パターン３３で、下層がセラミックペースト３４であるため、内部電極パターン３３のうち、セラミックペースト３４の主要部３４ａの上に位置する部分の第２の方向Ｙ２における寸法Ｌ５が４０μｍ以下であることが好ましい。内部電極パターン３３の上記寸法Ｌ５を４０μｍ以下とすることにより、段差の助長を抑制することができる。
ステップＳ１２に続くステップＳ４以後の処理は、図５に示すフローチャートのステップＳ４以後の処理と同じである。
本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。
１０ 積層セラミックコンデンサ
１１ 積層体
１２ セラミック層
１３ａ 第１の内部電極
１３ｂ 第２の内部電極
１４ａ 第１の外部電極
１４ｂ 第２の外部電極
３１ セラミックグリーンシート
３２ 支持フィルム
３３ 内部電極パターン
３３ａ 内部電極パターンの主要部
３３ｂ 内部電極パターンの端部
３４ セラミックペースト
３４ａ セラミックペーストの主要部
３４ｂ セラミックペーストの端部
３５ 段差領域
４０ 基準面
１２１ 内層セラミック層
１２２ 外層セラミック層
１２３ 電極端部保護部

Claims (3)

  1. セラミックグリーンシートを用意する工程と、
    前記セラミックグリーンシートの主面上に、主要部と、前記主要部の外側に位置し、前記主要部よりも厚みの薄い端部とを含む内部電極パターンを複数形成する工程と、
    前記内部電極パターンが形成された後に、前記内部電極パターンの前記端部の上にのみセラミックペーストを付与する工程と、
    前記内部電極パターンが形成され、かつ、前記セラミックペーストが付与された前記セラミックグリーンシートを複数積層する工程と、
    積層された複数の前記セラミックグリーンシートをプレスする工程と、
    プレスされた複数の前記セラミックグリーンシートを切断する工程と、
    を備え、
    前記セラミックグリーンシートの主面上に、前記内部電極パターンが形成されておらず、かつ、前記セラミックペーストが付与されていない段差領域が存在するように、前記内部電極パターンの形成および前記セラミックペーストの付与を行い、
    前記セラミックグリーンシートを切断する工程では、前記セラミックグリーンシートを第１の方向に切断する際、前記第１の方向と直交する第２の方向に隣り合う２つの前記内部電極パターンの間であって、かつ、前記段差領域の位置で切断し、
    前記セラミックペーストは、前記内部電極パターンの前記第１の方向に延びる端部と重なるか、または、前記内部電極パターンの前記第１の方向に延びる端部および前記第２の方向に延びる端部と重なるように付与することを特徴とする積層セラミック電子部品の製造方法。
  2. 前記第２の方向に隣り合う２つの前記内部電極パターンの間に位置する前記段差領域の前記第２の方向における寸法は４０μｍ以上であり、かつ、前記第１の方向における寸法が前記内部電極パターンの前記第１の方向における寸法以上となるように、前記内部電極パターンの形成および前記セラミックペーストの付与を行うことを特徴とする請求項１に記載の積層セラミック電子部品の製造方法。
  3. 前記積層セラミック電子部品は、積層セラミックコンデンサであることを特徴とする請求項１または２に記載の積層セラミック電子部品の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190116140A (ko) 2019-07-24 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003217968A (ja) 2002-01-25 2003-07-31 Murata Mfg Co Ltd 積層電子部品の製造方法
JP2006278566A (ja) 2005-03-28 2006-10-12 Tdk Corp 積層電子部品及びその製造方法
JP2007035715A (ja) 2005-07-22 2007-02-08 Tdk Corp 積層電子部品の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3018645B2 (ja) * 1991-10-03 2000-03-13 株式会社村田製作所 チップ部品の製造方法
US5603147A (en) * 1995-06-07 1997-02-18 Microelectronic Packaging, Inc. Method of making a high energy multilayer ceramic capacitor
KR970705839A (ko) * 1995-06-27 1997-10-09 제이.쥐.에이.롤페즈 다층 전자 소자 제조 방법(Method of manufacturning multilayer electronic components)
JP3644800B2 (ja) * 1997-08-07 2005-05-11 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2001508018A (ja) * 1997-10-29 2001-06-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 多層電子部品の製造方法
JP2003209025A (ja) 2002-01-15 2003-07-25 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JP5006510B2 (ja) * 2004-09-30 2012-08-22 株式会社村田製作所 積層セラミック電子部品の製造方法
TW200717549A (en) * 2005-10-14 2007-05-01 Murata Manufacturing Co Multiplayer coil component
WO2009066507A1 (ja) * 2007-11-22 2009-05-28 Murata Manufacturing Co., Ltd. 積層セラミック電子部品
KR20090099275A (ko) * 2008-03-17 2009-09-22 삼성전기주식회사 적층형 전자부품용 그린시트 및 이를 이용한 그린칩의제조방법
KR101070095B1 (ko) * 2009-12-10 2011-10-04 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101187939B1 (ko) * 2011-03-09 2012-10-08 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP5590055B2 (ja) * 2012-02-13 2014-09-17 株式会社村田製作所 積層セラミックコンデンサの製造方法及び積層セラミックコンデンサ
KR101771730B1 (ko) * 2012-08-07 2017-08-25 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP2015026837A (ja) * 2013-10-30 2015-02-05 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品
JP2018063969A (ja) * 2016-10-11 2018-04-19 株式会社村田製作所 積層セラミックコンデンサ
JP2022095349A (ja) * 2020-12-16 2022-06-28 太陽誘電株式会社 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003217968A (ja) 2002-01-25 2003-07-31 Murata Mfg Co Ltd 積層電子部品の製造方法
JP2006278566A (ja) 2005-03-28 2006-10-12 Tdk Corp 積層電子部品及びその製造方法
JP2007035715A (ja) 2005-07-22 2007-02-08 Tdk Corp 積層電子部品の製造方法

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