KR101771730B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 복수의 유전체층이 적층된 적층체; 상기 유전체층 상에 좌우 단부를 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부전극; 상기 유전체층 상에서 상기 제1 또는 제2 내부전극이 노출되지 않는 L방향 마진부에 형성되며, L방향 마진부의 최소길이를 표시하는 최소마진 표시부;를 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면 세라믹 시트 상에 L방향 최소마진 표시부를 삽입하여, 불량을 감소시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and fabricating method thereof}
본 발명은 신뢰성이 우수한 대용량 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 구체적으로는 절단 칩의 L방향 마진을 육안으로 확인하여 불량 칩을 용이하게 선별할 수 있는 적층 세라믹 전자부품 및 이의 제조방법에 한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
MLCC 구조에 있어서, L 또는 W방향의 마진(Margin)은 전기적 스트레스, 습기, 도금액 등으로부터 전하를 충방전하는 내부전극의 적층부를 보호하는 역할을 한다. 따라서, 최소한의 마진을 확보해야 내구성을 확보할 수 있으며, L 또는 W방향의 마진이 부족할 경우 치명적인 불량을 야기할 수 있다는 문제점이 있다.
종래의 MLCC 제작에 있어서는 그린칩을 절단한 후 W방향은 마진을 확인할 수 있으므로 절단칩에서 절단을 하기 전에 절단칩 상태에서 마진검사를 하여 불량칩을 선별함으로써 최소한의 W마진을 확보할 수 있었으나, 　L방향 마진의 경우에는 절단칩 내부에 있어 마진을 확인할 수 없었다.
따라서, 실제, 고온 또는 고습의 전기적 부하시험에서 IR(Insulation resistance)열화나 고장칩의 내부에 한쪽 L방향 마진(제1 외부전극과 반대 극성을 갖는 제2 외부전극과 연결된 내부전극 사이의 거리)이 수 um 정도로 지나치게 작아 IR이 저하되어 있으므로 이러한 불량을 감소시키기 위해서는 L방향의 최소마진을 확보할 필요가 있다.
한국공개특허공보 2012-0058128
본 발명은 불량을 감소시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태는 복수의 유전체층이 적층된 적층체; 상기 유전체층 상에 좌우 단부를 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부전극; 상기 유전체층 상에서 상기 제1 또는 제2 내부전극이 노출되지 않는 L방향 마진부에 형성되며, L방향 마진부의 최소길이를 표시하는 최소마진 표시부;를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 최소마진 표시부의 L방향 길이는 상기 L방향 마진부의 길이보다 작거나 같음을 만족할 수 있다.
상기 적층체의 칩은 1608사이즈(1.6mm×0.8mm×0.8mm) 이하를 만족할 수 있다.
상기 최소마진 표시부의 길이는 10um 이상을 만족할 수 있다.
상기 유전체층의 적층수는 100 내지 1000일 수 있다.
상기 도전성 금속은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
또한, 상기 세라믹은 티탄산바륨(BaTiO3)일 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계; 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 복수의 내부전극 패턴을 형성할 때 L방향 마진부의 최소길이를 표시하는 최소마진 표시부를 삽입하여 그린시트를 적층하여 소결하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 최소마진 표시부의 L방향 길이는 상기 L방향 마진부의 길이보다 작거나 같음을 만족할 수 있다.
상기 적층체의 칩은 1608사이즈(1.6mm×0.8mm×0.8mm) 이하를 만족할 수 있다.
상기 최소마진 표시부의 길이는 10um 이상을 만족할 수 있다.
상기 유전체층의 적층수는 100 내지 1000일 수 있다.
상기 도전성 금속은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
또한, 상기 세라믹은 티탄산바륨(BaTiO3)일 수 있다.
본 발명에 따르면 세라믹 시트 상에 L방향 최소마진 표시부를 삽입하여, 불량을 감소시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 L방향 마진 검사 표시가 나타난 단면을 개략적으로 나타내는 일부 확대도이다.
도 4는 도 3의 A 영역을 개략적으로 나타내는 확대도이다.
도 5는 본 발명의 일 실시형태에 따른 L방향 마진부의 크기가 L방향 최소마진 표시부(a) 이상인 L방향 절단칩을 나타낸 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 L방향 마진부의 크기가 L방향 최소마진 표시부(a)보다 작은 L방향 절단칩을 나타낸 단면도이다.
도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 L방향 마진 검사 표시가 나타난 단면을 개략적으로 나타내는 일부 확대도이다.
도 4는 도 3의 A 영역을 개략적으로 나타내는 확대도이다.
도 5는 본 발명의 일 실시형태에 따른 L방향 마진부 크기가 L방향 최소마진 표시부(a) 이상인 L방향 절단칩을 나타낸 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 L방향 마진부 크기가 L방향 최소마진 표시부(a)보다 작은 L방향 절단칩을 나타낸 단면도이다.
도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극(21, 22); 및 상기 복수의 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(1) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 복수의 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
또한, 상기 복수의 내부전극(21, 22)은 세라믹을 포함할 수 있으며, 상기 세라믹은 특별히 제한되지 않으나, 예를 들어 티탄산바륨(BaTiO3)일 수 있다.
정전 용량 형성을 위해 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 복수의 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 3 내지 도 6을 참조하면, 종래에는 그린시트(green sheet)에 내부전극을 도 3과 같이 구성하여 패턴 B의 6번, 7번, 8번, 9번 위치가 패턴 A의 1번, 2번, 3번, 4번에 위에 오도록 하고, 다시 　패턴 A의 1번, 2번, 3번, 4번 위치가 패턴 B의 6번, 7번, 8번, 9번에 오도록 반복하여 그린시트를 적층하고, 압착한 후 점선 위치를 절단을 하게 되면 L방향의 경우 내부전극이 칩 내부에 존재하게 되어 L방향 최소마진 표시부가 보이지 않는다.
그러나, 상기와 같은 종래의 인쇄 패턴에 L방향 최소마진 검사 표시부(43)를 삽입하여 적층 후 압착하여 절단하면, 절단칩 내부의 L방향 마진부(41)가 L방향 최소마진(a)(42) 이상인 정상 절단칩의 경우 도 5와 같이 L방향 마진부에 L방향 최소마진 표시부(43)가 보이지 않으나, 절단칩 L방향 마진부(41)가 L방향 최소마진 (a)(42)보다 작게 되면 도 6과 같이 L방향 마진부에 L방향 최소마진 표시부(43)가 나타나게 되어 절단칩 상태에서 검사가 가능하게 된다.
즉, 절단칩 L방향 마진부에 육안으로 L방향 최소마진 표시부(43)가 보이지 않으면 불량이 아닌 적층 세라믹 전자부품인 것이나, 절단칩 L방향 마진부에 육안으로 L방향 최소마진 표시부(43)가 나타나게 되면 불량인 적층 세라믹 전자부품인 것으로 판단되어, 불량 칩을 용이하게 선별할 수 있다.
도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 7을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계; 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 복수의 내부전극 패턴을 형성할 때 L방향 마진부의 최소길이를 표시하는 최소마진 표시부를 삽입하여 그린시트를 적층하여 소결하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선 유전체를 포함하는 세라믹 그린시트를 마련할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 um의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성할 수 있다.
다음으로, 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성할 수 있다.
상기 복수의 내부전극 패턴을 형성할 때 L방향 마진부의 최소길이를 표시하는 최소마진 표시부를 삽입하여 그린시트를 적층하여 소결하고, 상기 최소마진 표시부의 L방향 길이는 상기 L방향 마진부의 길이보다 작거나 같음을 만족할 수 있다.
상기 도전성 금속은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
또한, 상기 세라믹은 티탄산바륨(BaTiO3)일 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 L방향 마진검사 표시부를 삽입하지 않은 종래의 방식으로 제작한 칩에 대해, 다양한 크기의 L방향 최소마진 표시부를 삽입한 후 절단칩 W면의 L방향 마진검사 표시부가 보이는 칩들을 선별하여 85℃, 85RH(%), 50V 조건에서 칩사이즈별 최소 L방향 최소마진을 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1um인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층(1)을 형성하게 된다.
다음으로, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 190 내지 250층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 1608, 1005, 0603 및 0402 규격의 사이즈의 칩을 만들어 칩 사이즈에 따른 고온고습 부하시험의 결과를 표 1 내지 표 4에 나타내었다.
아래의 표 1은 1608 사이즈(1.6mm×0.8mm×0.8mm), 22uF 칩에 대해 L방향 마진검사 표시부를 삽입하지 않은 종래의 방식으로 제작한 샘플 A와 L방향 최소마진이 10um (샘플 B), 15um (샘플 C), 20um (샘플 D), 25um (샘플 E)가 되도록 L방향 마진검사 표시부를 삽입한 후 절단칩 W면의 L방향 마진검사 표시부가 보이는 칩들을 선별하고, 샘플 A ~ E 에 대해 동일조건의 가소 →　소성 → 절단 → Ni/Sn 도금을 한 후, 각 400개의　시료에 대해 85℃, 85RH(%), 50V 조건에서 총 100hr 동안 부하시험을 실시한 결과를 나타낸 것이다.
샘플종류 85℃, 85RH(%),　50Vdc
2hr 24hr 48hr 72hr 100hr
샘플A 1/400 3/400 7/400 10/400 10/400
샘플B 0/400 0/400 0/400 2/400 2/400
샘플C 0/400 0/400 0/400 0/400 0/400
샘플D 0/400 0/400 0/400 0/400 0/400
샘플E 0/400 0/400 0/400 0/400 0/400
상기 표 1을 참조하면, L 방향 최소마진이 15um 이상인 샘플 C 경우에는 고장시료가 발생하지 않았으나, 종래의 방식으로 제작한 샘플 A와 최소마진 10um인 샘플 B에서는 각 10/400개, 2/400개의 IR 고장칩이 발생하였다.
아래의 표 2는 1005 사이즈(1.0mm×0.5mm×0.5mm), 10uF 칩에 대해 L방향 마진검사 표시부를 삽입하지 않은 종래의 방식으로 제작한 샘플 A와 L방향 최소마진이 7um (샘플 B), 10um (샘플 C), 13um (샘플 D), 18um (샘플 E)가 되도록 L방향 마진검사 표시부를 삽입한 후 절단칩 W면의 L방향 마진검사 표시부가 보이는 칩들을 선별하고, 샘플 A ~ E 에 대해 동일조건의 가소 →　소성 → 절단 → Ni/Sn 도금을 한 후, 각 400개의 시료에 대해 85℃, 85RH(%), 30V 조건에서 총 100hr 동안 부하시험을 실시한 결과를 나타낸 것이다.
샘플종류 85℃, 85RH(%),　30Vdc
2hr 24hr 48hr 72hr 100hr
샘플A 0/400 2/400 4/400 7/400 9/400
샘플B 0/400 0/400 2/400 4/400 7/400
샘플C 0/400 0/400 0/400 1/400 1/400
샘플D 0/400 0/400 0/400 0/400 0/400
샘플E 0/400 0/400 0/400 0/400 0/400
상기 표 2를 참조하면, L방향 최소마진이 13um 이상인 샘플 D 경우에는 고장시료가 발생하지 않았으나, 종래의 방식으로 제작한 샘플 A와 최소마진 7um인 샘플 B 및 최소마진이 10um인 샘플 C에서는 각 9/400개, 7/400개 및 1/400개의 IR 고장칩이 발생하였다.
아래의 표 3은 0603사이즈(0.6mm×0.3mm×0.3mm), 2.2uF 칩에 대해 L방향 최소마진 표시부를 삽입하지 않은 종래의 방식으로 제작한 샘플 A와 L방향 최소마진이 7um (샘플 B), 10um (샘플 C), 13um (샘플 D), 15um (샘플 E)가 되도록 L방향 마진검사 표시부를 삽입한 후 절단칩 W면의 L방향 마진검사 표시부가 보이는 칩들을 선별하고, 샘플 A ~ E 에 대해 동일조건의 가소 →　소성 → 절단 → Ni/Sn 도금을 한 후, 각 400개의 시료에 대해 85℃, 85RH(%), 20V 조건에서 총 100hr 동안 부하시험을 실시한 결과를 나타낸 것이다.
샘플종류 85℃, 85RH(%),　20Vdc
2hr 24hr 48hr 72hr 100hr
샘플A 0/400 1/400 3/400 3/400 5/400
샘플B 0/400 0/400 0/400 2/400 4/400
샘플C 0/400 0/400 0/400 0/400 0/400
샘플D 0/400 0/400 0/400 0/400 0/400
샘플E 0/400 0/400 0/400 0/400 0/400
상기 표 3을 참조하면, L 방향 최소마진이 10um 이상인 샘플 C 경우에는 고장시료가 발생하지 않았으나, 종래의 방식으로 제작한 샘플 A와 최소마진이 7um인 샘플 B에서는 각 5/400개, 4/400개의 IR 고장칩이 발생하였다.
아래의 표 4는 0402사이즈(0.4mm×0.2mm×0.2mm), 0.22uF 칩에 대해 L방향 최소마진 표시부를 삽입하지 않은 종래의 방식으로 제작한 샘플 A와 L방향 최소마진이 5um (샘플 B), 7um (샘플 C), 10um (샘플 D), 13um (샘플 E)가 되도록 L방향 마진검사 표시부를 삽입한 후 절단칩 W면의 L방향 마진검사 표시부가 보이는 칩들을 선별하고, 샘플 A ~ E 에 대해 동일조건의 가소 →　소성 → 절단 → Ni/Sn 도금을 한 후, 각 400개의 시료에 대해 85℃, 85RH(%), 20V 조건에서 총 100hr 동안 부하시험을 실시한 결과를 나타낸 것이다.
샘플종류 85℃, 85RH(%),　20Vdc
2hr 24hr 48hr 72hr 100hr
샘플A 2/400 4/400 7/400 8/400 11/400
샘플B 0/400 0/400 4/400 6/400 7/400
샘플C 0/400 0/400 0/400 0/400 0/400
샘플D 0/400 0/400 0/400 0/400 0/400
샘플E 0/400 0/400 0/400 0/400 0/400
상기 표 4를 참조하면, L방향 최소마진이 10um 이상인 샘플 D 경우에는 고장시료가 발생하지 않았으나, 종래의 방식으로 제작한 샘플 A와 최소마진 5um인 샘플 B에서는 각 11/400개, 7/400개의 IR 고장칩이 발생하였다.
상기와 같은 실시예를 통해 L방향 마진 부족에 의한 가속수명 고장율을 크게 감소시킬 수 있는 칩사이즈별　　L방향 마진 최소크기를 확인할 수 있었고, 이를 아래의 표 5에 나타내었다.
칩사이즈(mm) 용량 최소 L방향 마진
1608 22uF 15um이상
1005 10uF 13um이상
0603 2.2uF 10um이상
0402 0.22uF 10um이상
상기 표 5를 참조하면, 사이즈가 1608인 칩은 최소 L방향 마진이 15um 이상인 경우에 가속수명 고장율을 크게 감소시킬 수 있고, 사이즈가 1005인 칩은 최소 L방향 마진이 13um 이상인 경우에 가속수명 고장율을 크게 감소시킬 수 있는 것으로 확인되었다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층 10: 세라믹 본체
21, 22: 내부전극 31, 32: 외부 전극
41: L 마진 42: L 최소마진(a)
43: L 마진검사 표시부

Claims (14)

  1. 복수의 유전체층이 적층된 적층체;
    상기 유전체층 상에 좌우 단부를 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부전극;
    상기 유전체층 상에서 상기 제1 또는 제2 내부전극이 노출되지 않는 L방향 마진부에 형성되며, L방향 마진부의 최소길이를 표시하는 최소마진 표시부;를 포함하고,
    상기 최소마진 표시부의 길이는 상기 L방향 마진부의 길이보다 짧고, 상기 최소 마진 표시부는 상기 적층체의 단부로부터 이격되어, 상기 적층체의 내부에 배치되는, 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 최소마진 표시부의 L방향 길이는 상기 L방향 마진부의 길이보다 작거나 같은 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 적층체의 칩은 1608사이즈(1.6mm×0.8mm×0.8mm) 이하인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 최소마진 표시부의 길이는 10um 이상인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 유전체층의 적층수는 100 내지 1000인 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 도전성 금속을 포함하고, 상기 도전성 금속은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 세라믹은 티탄산바륨(BaTiO3)인 적층 세라믹 전자부품.
  8. 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계;
    도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및
    상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며,
    상기 복수의 내부전극 패턴을 형성할 때 L방향 마진부의 최소길이를 표시하는 최소마진 표시부를 삽입하여 그린시트를 적층하여 소결하고,
    상기 최소마진 표시부의 길이는 상기 L방향 마진부의 길이보다 짧고, 상기 최소마진 표시부는 상기 세라믹 본체를 절단하여 형성한 적층체의 단부로부터 이격되어, 상기 적층체의 내부에 배치되도록 하는, 적층 세라믹 전자부품의 제조 방법.
  9. 제8항에 있어서,
    상기 최소마진 표시부의 L방향 길이는 상기 L방향 마진부의 길이보다 작거나 같은 적층 세라믹 전자부품의 제조 방법.
  10. 제8항에 있어서,
    상기 적층체의 칩은 1608사이즈(1.6mm×0.8mm×0.8mm) 이하인 적층 세라믹 전자부품의 제조 방법.
  11. 제8항에 있어서,
    상기 최소마진 표시부의 길이는 10um 이상인 적층 세라믹 전자부품의 제조 방법.
  12. 제8항에 있어서,
    상기 유전체층의 적층수는 100 내지 1000인 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법.
  13. 제8항에 있어서,
    상기 도전성 금속은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상인 적층 세라믹 전자부품의 제조 방법.
  14. 제8항에 있어서,
    상기 세라믹은 티탄산바륨(BaTiO3)인 적층 세라믹 전자부품의 제조 방법.
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