KR102494327B1 - 적층형 커패시터 - Google Patents

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KR102494327B1
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Abstract

본 발명은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 양 단부에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 액티브 영역에서, 각각의 유전체층 마다 유전체층의 코너를 통해 노출되도록 배치되는 복수의 더미 전극; 을 포함하고, 상기 복수의 더미 전극 각각은, 상기 커패시터 바디의 제3 면과 제4 면을 연결하는 방향의 폭이 상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격의 60% 이하인 적층형 커패시터.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 길이 방향 및 폭 방향으로 마진(Margin)이 마련되고, 이 마진은 전기적 스트레스, 습기, 도금액으로부터 내부 전극을 보호하는 역할을 할 수 있다.
따라서, 신뢰성 확보를 위해서는 최소한의 마진을 확보해야 하며, 만약 이러한 마진이 부족하면 제품 불량의 원인이 될 수 있다.
국내공개특허 제2017-0135664호 일본공개특허 제2016-21437호
본 발명의 목적은 신뢰성 확보를 위해 커패시터 바디의 최소한의 마진을 확보할 수 있는 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 양 단부에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 액티브 영역에서, 각각의 유전체층 마다 유전체층의 코너를 통해 노출되도록 배치되는 복수의 더미 전극; 을 포함하고, 상기 복수의 더미 전극 각각은, 상기 커패시터 바디의 제3 면과 제4 면을 연결하는 방향의 폭이 상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격의 60% 이하인 적층형 커패시터를 제공한다.
본 발명의 다른 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 양 단부에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 액티브 영역에서, 각각의 유전체층 마다 유전체층의 코너를 통해 노출되도록 배치되는 복수의 더미 전극; 을 포함하고, 상기 복수의 더미 전극 각각은, 상기 커패시터 바디의 제5 면과 제6 면을 연결하는 방향의 길이가 상기 제1 내부 전극과 상기 커패시터 바디의 제5 면 또는 제6 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제5 면 또는 제6 면의 간격의 60% 이하인 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 제3 면과 제4 면을 연결하는 방향으로, 각 더미 전극의 폭이 상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격의 50 내지 60%일 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은, 상기 제1 또는 제2 내부 전극이 배치된 하나의 유전체층의 4개의 코너에 각각 하나씩 총 4개가 배치될 수 있다.
본 발명의 일 실시 예에서, 하나의 유전체층에 배치된 2개의 더미 전극은 상기 커패시터 바디의 제3 면 또는 제4 면을 통해 노출되는 부분의 길이의 비율이 1:9 ~ 5:5 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 하나의 유전체층에 배치된 2개의 더미 전극은 상기 커패시터 바디의 제5 면 또는 제6 면을 통해 노출되는 부분의 길이의 비율이 1:9 ~ 5:5 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 액티브 영역에서 유전체층의 코너에 더미 전극을 배치하여, 커패시터 바디의 길이 방향 및 폭 방향으로 최소한의 마진을 확보하여, 적층형 커패시터의 신뢰성을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1에서 제1 및 제2 외부 전극을 제거하고 나타낸 사시도이다.
도 4(a) 및 도 4(b)는 도 3의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 더미 전극을 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3은 도 1에서 제1 및 제2 외부 전극을 제거하고 나타낸 사시도이고, 도 4(a) 및 도 4(b)는 도 3의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 더미 전극을 나타낸 평면도이다.
도 1 내지 도 4(b)를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 복수의 제1 및 제2 더미 전극(123, 124)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 이때 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 X방향의 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면과 연결되고 서로 대향하는 Y방향의 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 형태에서, 제1 면(1)은 실장 방향의 면이 될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)로 구성될 수 있다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하고, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성하고, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 금속은 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층(미도시)이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
본 실시 예의 더미 전극은, 상기 액티브 영역에서, Z방향으로 적층되는 각각의 유전체층(111) 마다 복수 개가 배치되되, 유전체층(111)의 코너를 통해 노출되도록 배치된다.
상기 더미 전극은 제1 내부 전극(121)이 배치된 유전체층(111)에 함께 배치되는 제1 더미 전극(123)과 제2 내부 전극(122)이 배치된 유전체층(111)에 함께 배치되는 제2 더미 전극(124)을 포함한다.
이때, 제1 및 제2 더미 전극(123, 124)은 유전체층(111)이 대체로 사각형 형상인 것을 고려할 때 유전체층(111)의 4개의 코너에 각각 하나씩 유전체층(111) 하나마다 총 4개가 배치될 수 있다.
이렇게 하나의 유전체층(111)의 코너에 배치되는 4개의 제1 또는 제2 더미 전극(123, 124)은 X방향과 Y방향으로 서로 이격되는 형태가 된다.
이와 같이 구성된 제1 및 제2 더미 전극(123, 124)은 후술하는 대로 커패시터 바디(110)의 코너로 노출되면서 커패시터 바디(110)의 X방향 및 Y방향이 최소 값을 확보하는지 검사하는 용도로 활용될 수 있다.
한편, 커패시터 바디(110)의 제3 면(3)과 제4 면(4)을 연결하는 X방향으로, 각 제1 더미 전극(123)의 길이(L1)는 제1 내부 전극(121)과 커패시터 바디(110)의 제4 면(4)의 간격(LM1)의 60% 이하일 수 있으며, 각 제2 더미 전극(124)의 길이(L2)는 제2 내부 전극(122)과 커패시터 바디(110)의 제4 면(3)의 간격(LM2)의 60% 이하일 수 있다. 이 비율이 60%를 초과하는 경우 제1 더미 전극(123)과 제1 내부 전극(121) 간의 거리 및 제2 더미 전극(124)과 제2 내부 전극(122) 간의 거리가 가까워져 전류 누설 및 단락 발생의 문제가 발생할 수 있다.
또한, 커패시터 바디(110)의 제5 면(5)과 제6 면(6)을 연결하는 Y방향으로, 각 제1 더미 전극(123)의 폭(W1) 은 제1 내부 전극(121)과 커패시터 바디(110)의 제5 면(5) 또는 제6 면(6)의 간격(WM1)의 60% 이하일 수 있으며, 각 제2 더미 전극(122)의 폭(W2)은 제2 내부 전극(122)과 커패시터 바디(110)의 제5 면(5) 또는 제6 면(6)의 간격의 60% 이하일 수 있다. 이 비율이 60%를 초과하는 경우 제1 더미 전극(123)과 제1 내부 전극(121) 간의 거리 및 제2 더미 전극(124)과 제2 내부 전극(122) 간의 거리가 가까워져 전류 누설 및 단락 발생의 문제가 발생할 수 있다.
종래의 적층형 커패시터의 제조 공정에 있어서, 복수의 그린 시트를 적층하고 압착한 후 소정 크기로 절단하여 적층체인 커패시터 바디를 마련하게 된다.
이때, 커패시터 바디의 마진은 그린 시트를 적층하는 과정 및 그린 칩을 절단하는 과정에서 한쪽으로 치우쳐 변형되는 경우가 발생할 수 있다.
따라서, 커패시터 바디(110)에 최소한의 Y방향 마진을 확보하기 위해, 그린 칩을 절단한 후 외부 전극 형성(Termination)을 하기 전에 그린 칩의 길이 및 폭 방향 단면을 육안 및 자동화 장치로 검사하는 매크로 검사 등을 통해 X 방향의 최소 마진과 Y방향의 마진을 둘 다 검사하여 불량 칩을 선별하는 과정을 거치게 된다.
그러나, 상기 불량 칩 선별 방법은, 검사자 또는 검사 환경에 따라 불량 칩의 선별율의 심한 편차가 발생하고, 경우에 따라 한쪽 Y방향 마진이 수㎛ 정도로 지나치게 작은 일부 불량 제품이 합격품으로 잘 못 선별되는 문제가 발생할 수 있다.
최소한의 마진을 확보하지 못한 불량 제품의 경우, 절연 저항(IR: Insulation Resistance)이 기준치 보다 저하되므로, 이러한 불량을 감소시키기 위해 X방향의 최소 마진과 Y방향의 최소 마진을 확보할 수 있도록 절단 불량 칩의 검출력을 높여야 할 필요가 있다.
본 실시 예에서는, 유전체층(111)의 4개의 코너에 각각 배치되어 유전체층(111)의 4개의 코너를 통해 각각 노출되도록 배치되는 복수의 제1 및 제2 더미 전극(123, 124)을 포함한다.
이 중 제1 더미 전극(123)은, 커패시터 바디(110)의 제3 면(3)과 제6 면(6)을 통해 노출되는 제1-1 더미 전극(123a)과, 커패시터 바디(110)의 제4 면(4)과 제6 면(6)을 통해 노출되는 제1-2 더미 전극(123b)과, 커패시터 바디(110)의 제3 면(3)과 제5 면(5)을 통해 노출되는 제1-3 더미 전극(123c)과, 커패시터 바디(110)의 제4 면(4)과 제5 면(5)을 통해 노출되는 제1-4 더미 전극(123d)을 포함할 수 있다.
이때, 제1-1 더미 전극(123a)과 제1-2 더미 전극(123b)에서 커패시터 바디(110)의 제6 면(6)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
또한, 제1-3 더미 전극(123c)과 제1-4 더미 전극(123d)에서 커패시터 바디(110)의 제5 면(5)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
만약 이 비율이 1:9 미만이거나 또는 5:5를 초과하는 경우 불량 칩으로 쉽게 분류할 수 있다. 상기 비율이 1:9 미만인 경우는 더미 전극의 크기가 매우 작아 거의 없는 것과 다름 없는 것으로서, 본 실시 예에서는 위와 같이 비율 1:9를 불량 선별의 최소 기준치로 설정한다.
이러한 사항은 커패시터 바디(110)의 Y방향에도 동일하게 적용되어, 제1-1 더미 전극(123a)과 제1-3 더미 전극(123c)에서 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
또한, 제1-2 더미 전극(123b)과 제1-4 더미 전극(123d)에서 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
만약 이 비율이 1:9 미만이거나 또는 5:5를 초과하는 경우 불량 칩으로 쉽게 분류할 수 있다.
이 중 제2 더미 전극(124)은, 커패시터 바디(110)의 제3 면(3)과 제6 면(6)을 통해 노출되는 제2-1 더미 전극(124a)과, 커패시터 바디(110)의 제4 면(4)과 제6 면(6)을 통해 노출되는 제2-2 더미 전극(124b)과, 커패시터 바디(110)의 제3 면(3)과 제5 면(5)을 통해 노출되는 제2-3 더미 전극(124c)과, 커패시터 바디(110)의 제4 면(4)과 제5 면(5)을 통해 노출되는 제2-4 더미 전극(124d)을 포함할 수 있다.
이때, 제2-1 더미 전극(124a)과 제2-2 더미 전극(124b)에서 커패시터 바디(110)의 제 면(6)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
또한, 제2-3 더미 전극(124c)과 제2-4 더미 전극(124d)에서 커패시터 바디(110)의 제5 면(5)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
만약 이 비율이 1:9 미만이거나 또는 5:5를 초과하는 경우 불량 칩으로 쉽게 분류할 수 있다.
이러한 사항은 커패시터 바디(110)의 Y방향에도 동일하게 적용되어, 제2-1 더미 전극(124a)과 제2-3 더미 전극(124c)에서 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
또한, 제2-2 더미 전극(124b)과 제2-4 더미 전극(124d)에서 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 부분 간의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 경우 정상 절단 칩으로 간주한다.
만약 이 비율이 1:9 미만이거나 또는 5:5를 초과하는 경우 불량 칩으로 쉽게 분류할 수 있다.
실험 예
표 1은 더미 전극의 길이를 다르게 하여 고온 고습 부하 시험을 한 결과를 나타낸 것이다.
복수의 그린 시트와 내부 전극을 적층한 후 절단하여 적층체를 마련하고 가소 및 소성 공정을 진행한 후 양 단부에 외부 전극을 형성하고 니켈 및 도금층을 형성하여, 길이와 폭이 16mm와 8mm이고 47uF의 전기적 특성을 갖는 적층형 커패시터를 제조한다.
이때 더미 전극이 형성되지 않은 것을 비교 예(REF)로 하고, 본 실시 예의 더미 전극을 Y방향 마진 대비 10%의 길이로 배치한 것을 샘플 A, 20%의 길이로 배치한 것을 샘플 B, 30%의 길이로 배치한 것을 샘플 C, 40%의 길이로 배치한 것을 샘플 D, 50%의 길이로 배치한 것을 샘플 E, 60%의 길이로 배치한 것을 샘플 F, 70%의 길이로 배치한 것을 샘플 G, 80%의 길이로 배치한 것을 샘플 H로 정의한다.
이때, 커패시터 바디의 제3 및 제4 면으로 노출되는 2개의 더미 전극의 길이의 비가 1:9 미만이거나 또는 한쪽 더미 전극이 보이지 않는 시료는 선별하여 제외한다.
그리고, 각각의 샘플 별로 400개의 시료에 대해 85℃, 85RH(%), 6.3V 조건에서 총 100시간 동안 부하 시험을 실시한 결과를 표 1에 나타낸다. 여기서, 1개의 시료라도 시험을 통과하지 못하면 해당 샘플을 불량으로 판단한다.
85℃, 85RH(%), 6.3Vdc
2hr 24hr 48hr 72hr 100hr
샘플A 0/400 0/400 0/400 0/400 0/400
샘플B 0/400 0/400 0/400 0/400 0/400
샘플C 0/400 0/400 0/400 0/400 0/400
샘플D 0/400 0/400 0/400 0/400 0/400
샘플E 0/400 0/400 0/400 0/400 0/400
샘플F 0/400 0/400 0/400 0/400 0/400
샘플G 3/400 3/400 4/400 6/400 8/400
샘플H 4/400 8/400 11/400 12/400 12/400
REF 6/400 9/400 18/400 20/400 21/400

삭제
표 1을 참조하면, 커패시터 바디의 Y방향 마진/더미 전극의 Y방향 폭이 60% 이하인 샘플 A~F의 경우 불량이 발생하지 않았고, 비교 예와 상기 커패시터 바디의 Y방향 마진과 더미 전극의 Y방향 폭의 비율이 60%를 초과하는 샘플 G, H의 경우 2시간 이후부터 불량이 발생되는 것을 확인할 수 있었다.
따라서, 커패시터 바디의 Y방향 마진과 더미 전극의 Y방향 폭의 바람직한 비율은 60% 이하인 것을 알 수 있다.
또한, 이러한 수치는 아래 표 2에서와 같이 커패시터 바디의 X방향 마진과 더미 전극의 X방향 길이의 비율에 대해서도 유사하게 적용될 수 있다.
85℃, 85RH(%), 6.3Vdc
2hr 24hr 48hr 72hr 100hr
샘플A 0/400 0/400 0/400 0/400 0/400
샘플B 0/400 0/400 0/400 0/400 0/400
샘플C 0/400 0/400 0/400 0/400 0/400
샘플D 0/400 0/400 0/400 0/400 0/400
샘플E 0/400 0/400 0/400 0/400 0/400
샘플F 0/400 0/400 0/400 0/400 0/400
샘플G 3/400 1/400 3/400 4/400 3/400
샘플H 3/400 3/400 6/400 5/400 5/400
REF 7/400 6/400 10/400 8/400 9/400
아래 표 3은 더미 전극의 길이를 다르게 하여 접촉성에 대한 고온 고습 부하 시험을 한 결과를 나타낸 것이다.
하기 용량접촉성은 내부 전극과 외부 전극의 전기적 연결성으로 볼 수 있으며, 내부 전극 중 일부가 외부 전극과 연결되지 않는 경우 용량 측정시 기준 용량 보다 낮게 측정이 되는데, 아래 표 3의 수치는 이러한 용량%를 나타낸 것이다.
용량접촉성
2hr
샘플A 81%
샘플B 85%
샘플C 82%
샘플D 84%
샘플E 95%
샘플F 92%
샘플G 93%
샘플H 90%
REF 83%
표 3을 참조하면, 샘플 A, B, C, D의 경우 더미 전극의 길이가 크지 않기 때문에 비교 예와 접촉성에서 큰 차이가 나타나지 않았다. 그러나, 샘플 E, F, G, H의 경우 비교 예와 비교하여 접촉성이 크게 향상되는 것을 확인할 수 있다. 따라서, 커패시터 바디의 Y방향 마진과 더미 전극의 Y방향 폭의 더 바람직한 비율은 50% 이상인 것을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
123a, 123b, 123c, 123d, 124a, 124b, 124c, 124d: 더미 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부

Claims (12)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 양 단부에 각각 배치되고, 상기 복수의 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 액티브 영역에서, 각각의 유전체층 마다 유전체층의 코너를 통해 노출되도록 배치되는 복수의 더미 전극; 을 포함하고,
    상기 더미 전극은, 상기 제1 또는 제2 내부 전극이 배치된 하나의 유전체층의 4개의 코너에 각각 하나씩 총 4개가 배치되고,
    상기 복수의 더미 전극 각각은, 상기 커패시터 바디의 제3 면과 제4 면을 연결하는 방향의 폭이 상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격의 60% 이하인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 커패시터 바디의 제3 면과 제4 면을 연결하는 방향으로, 각 더미 전극의 폭이 상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격의 50 내지 60%인 적층형 커패시터.
  3. 삭제
  4. 제1항에 있어서, 하나의 유전체층에 배치된 2개의 더미 전극이 상기 커패시터 바디의 제3 면 또는 제4 면을 통해 노출되는 부분의 길이의 비율이 1:9 ~ 5:5 범위를 만족하는 적층형 커패시터.
  5. 제1항에 있어서, 하나의 유전체층에 배치된 2개의 더미 전극이 상기 커패시터 바디의 제5 면 또는 제6 면을 통해 노출되는 부분의 길이의 비율이 1:9 ~ 5:5 범위를 만족하는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
  7. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 양 단부에 각각 배치되고, 상기 복수의 제1 및 제2 내부 전극이 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 액티브 영역에서, 각각의 유전체층 마다 유전체층의 코너를 통해 노출되도록 배치되는 복수의 더미 전극; 을 포함하고,
    상기 더미 전극은, 상기 제1 또는 제2 내부 전극이 배치된 하나의 유전체층의 4개의 코너에 각각 하나씩 총 4개가 배치되고,
    상기 복수의 더미 전극 각각은, 상기 커패시터 바디의 제5 면과 제6 면을 연결하는 방향의 길이가 상기 제1 내부 전극과 상기 커패시터 바디의 제5 면 또는 제6 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제5 면 또는 제6 면의 간격의 60% 이하인 적층형 커패시터.
  8. 제7항에 있어서,
    상기 커패시터 바디의 제5 면과 제6 면을 연결하는 방향으로, 각 더미 전극의 길이가 상기 제1 내부 전극과 상기 커패시터 바디의 제5 면 또는 제6 면의 간격 또는 상기 제2 내부 전극과 상기 커패시터 바디의 제5 면 또는 제6 면의 간격의 50 내지 60%인 적층형 커패시터.
  9. 삭제
  10. 제7항에 있어서, 하나의 유전체층에 배치된 2개의 더미 전극이 상기 커패시터 바디의 제3 면 또는 제4 면을 통해 노출되는 부분의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 적층형 커패시터.
  11. 제7항에 있어서, 하나의 유전체층에 배치된 2개의 더미 전극이 상기 커패시터 바디의 제5 면 또는 제6 면을 통해 노출되는 부분의 크기 비율이 1:9 ~ 5:5 범위를 만족하는 적층형 커패시터.
  12. 제7항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
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