KR102620524B1 - 적층형 커패시터 - Google Patents

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KR102620524B1
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Abstract

본 발명은, 유전체층 및 복수의 내부 전극의 적층 구조를 포함하는 커패시터 바디; 및 상기 커패시터 바디의 단부에 배치되어 상기 복수의 내부 전극과 접속된 도전층, 및 상기 도전층을 커버하는 도전성 수지층을 포함하는 외부 전극; 을 포함하며, 상기 도전층은, 상기 커패시터의 바디의 일면에 형성되어 내부 전극과 접속되는 내측 접속부와, 상기 내측 접속부에서 상기 커패시터 바디의 실장 면의 일부까지 연장되는 내측 밴드부를 포함하고, 상기 도전성 수지층은, 상기 내측 접속부에 형성되는 외측 접속부와, 상기 외측 접속부에서 상기 커패시터 바디의 실장 면의 일부까지 연장되는 외측 밴드부를 포함하고, 상기 외측 밴드부의 길이 대비 상기 내측 밴드부의 길이의 비율이 0.3 내지 0.7인 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
전자 제품의 소형화, 슬림화, 다기능화에 따라 적층형 커패시터도 소형화가 요구되고 있고, 이러한 적층형 커패시터의 실장도 고집적화되고 있으며, 이에 실장되는 적층형 커패시터 사이의 공간도 최소화되고 있다.
또한, 전장 부품에 대한 업계의 관심이 높아지면서, 적층형 커패시터의 경우에도 자동차 또는 인포테인먼트 시스템에 사용되기 위해 고신뢰성 및 고강도 특성이 요구되고 있다.
특히 최근에는 칩 부품에 대한 높은 휨 강도 특성이 요구되고 있어서, 적층형 커패시터의 휨 특성을 향상시키기 위한 새로운 방안이 필요한 실정이다.
일본등록특허 제5477476호 국내공개특허 제2015-0068622호
본 발명의 목적은 휨 강도 특성을 향상시킨 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 유전체층 및 복수의 내부 전극의 적층 구조를 포함하는 커패시터 바디; 및 상기 커패시터 바디의 단부에 배치되어 상기 복수의 내부 전극과 접속된 도전층, 및 상기 도전층을 커버하는 도전성 수지층을 포함하는 외부 전극; 을 포함하며, 상기 도전층은, 상기 커패시터의 바디의 일면에 형성되어 내부 전극과 접속되는 내측 접속부와, 상기 내측 접속부에서 상기 커패시터 바디의 실장 면의 일부까지 연장되는 내측 밴드부를 포함하고, 상기 도전성 수지층은, 상기 내측 접속부에 형성되는 외측 접속부와, 상기 외측 접속부에서 상기 커패시터 바디의 실장 면의 일부까지 연장되는 외측 밴드부를 포함하고, 상기 외측 밴드부의 길이 대비 상기 내측 밴드부의 길이의 비율이 0.3 내지 0.7인 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 일단이 상기 커패시터 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극은 상기 도전성 수지층을 커버하도록 형성되는 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 도금층은, 상기 도전성 수지층을 커버하는 니켈 도금층; 및 상기 니켈 도금층을 커버하는 주석 도금층; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 외측 밴드부의 길이 대비 상기 커패시터 바디의 길이 방향 마진의 비율은 0.2 내지 0.9일 수 있다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터의 휨 강도 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 내지 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4 는 도 3에서 도금층이 추가로 형성된 것을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 내지 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(130, 140)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)은 커패시터 바디(110)의 표면에 형성되어 제1 및 제2 내부 전극(121, 122)과 접속되는 제1 및 제2 도전층(131, 141)과 제1 및 제2 도전층(131, 141)을 각각 커버하도록 형성되는 제1 및 제2 도전성 수지층(132, 142)을 각각 포함한다.
제1 도전층(131)은 제1 내측 접속부(131a)와 제1 내측 밴드부(131b)를 포함할 수 있다.
제1 내측 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 내측 밴드부(131b)는 제1 내측 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 내측 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 도전층(141)은 제2 내측 접속부(141a)와 제2 내측 밴드부(141b)를 포함할 수 있다.
제2 내측 접속부(141a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 내측 밴드부(141b)는 제2 내측 접속부(141a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 내측 밴드부(141b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제1 및 제2 도전층(131, 141)은 니켈(Ni), 구리(Cu), 은(Ag) 중 적어도 하나를 포함할 수 있고, 이와 함께 글라스(Glass)를 더 포함할 수 있다.
제1 도전성 수지층(132)은 제1 외측 접속부(132a)와 제1 외측 밴드부(132b)를 포함할 수 있다.
제1 외측 접속부(132a)는 제1 내측 접속부(131a)을 커버하는 부분이고, 제1 외측 밴드부(132b)는 제1 내측 밴드부(131b)를 커버한 상태로 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 외측 밴드부(132b)는 제1 내측 밴드부(131b)의 구조에 따라 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 도전성 수지층(142)은 제2 외측 접속부(142a)와 제2 외측 밴드부(142b)를 포함할 수 있다.
제2 외측 접속부(142a)는 제2 내측 접속부(141a)를 커버하는 부분이고, 제2 외측 밴드부(142b)는 제2 내측 밴드부(141b)를 커버한 상태로 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 외측 밴드부(142b)는 제2 내측 밴드부(141b)의 구조에 따라 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제1 및 제2 도전성 수지층(132, 142)은 응력 흡수 효과를 제공하며, 도전성 금속과 에폭시(Epoxy) 등을 포함할 수 있다. 이때, 상기 도전성 금속은 구리 또는 니켈일 수 있다.
또한, 제1 및 제2 도전층(131, 141)에서 제1 및 제2 내측 밴드부(131b, 141b)의 길이는 제1 및 제2 도전성 수지층(132, 142)에서 제1 및 제2 외측 밴드부(132b, 142b)의 길이 보다 각각 짧게 형성된다.
이때, 제1 및 제2 외측 밴드부(132b, 142b)의 길이 대비 제1 및 제2 내측 밴드부(131b, 141b)의 길이의 비율은 각각 0.3 내지 0.7일 수 있다.
또한, 커패시터 바디(110)의 길이 방향 마진을 M이라 할 때, 제1 및 제2 외측 밴드부(132b, 142b)의 길이(BW2) 대비 커패시터 바디(110)의 X방향 마진의 비율은 각각 0.2 내지 0.9일 수 있다.
한편, 도 4를 참조하면, 제1 및 제2 외부 전극(130, 140)은 제1 및 제2 도전성 수지층(132, 142)을 커버하도록 형성되는 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 도전성 수지층(132, 142)을 각각 커버하는 재1 및 제2 니켈(Ni) 도금층(133, 143)과, 제1 및 제2 니켈 도금층(133, 143)을 각각 커버하는 제1 및 제2 주석(Sn) 도금층(134, 144)을 포함할 수 있다.
기판에 실장된 적층형 커패시터는, 기판이 벤딩(Bending)될 때 누름을 받는 중심부에서 멀어질수록 누름 깊이인 h값이 커지게 되고 이에 가해지는 응력도 증가하게 된다.
따라서, 적층형 커패시터의 사이즈가 커질수록, 적층형 커패시터의 끝단부가 받는 휨 응력은 커지게 된다.
상기 휨 응력을 흡수하는 효과를 제공할 수 있도록, 외부 전극을 형성할 때, 커패시터 바디에 도전성 물질로 1차 전극을 형성한 후, 그 위에 도전성 수지로 2차 전극을 형성하는 구조가 개시되어 있다.
종래의 경우, 2차 전극의 밴드 길이를 최대한 길게 하는 방식으로 적층형 커패시터를 제조한다.
그러나, 최근 들어 2차 전극뿐만 아니라 1차 전극의 위치도 적층형 커패시터의 휨 강도에 영향을 주는 것이 확인되었다.
이에 본 실시 형태에서는, 2차 전극에 해당하는 제1 및 제2 도전성 수지층(132, 142)의 위치 대비 1차 전극에 해당하는 제1 및 제2 도전층(131, 141)의 끝단의 위치를 조정하여 휨 강도를 향상시키고자 한다.
커패시터 바디(110)는 응력 발생시 에너지가 집중되는 부분에서 크랙(crack)이 발생되어 전파가 되며, 제1 및 제2 도전성 수지층(132, 142)이 제1 및 제2 외부 전극(130, 140)에 각각 포함된 본 실시 형태의 적층형 커패시터의 경우, 제1 및 제2 도전층(131, 132)의 제1 및 제2 내측 밴드부(131b, 141b)의 끝단이 이러한 크랙이 발생되는 지점이 된다.
따라서, 제1 및 제2 도전층(131, 141)의 제1 및 제2 내측 밴드부(131b, 132b)의 길이를 짧게 하여 제1 및 제2 내측 밴드부(131b, 132b)의 끝단의 위치를 커패시터 바디(110)의 X방향의 제3 및 제4 면(3, 4)에 가깝게 할수록 제1 및 제2 도전성 수지층(132, 142)에서 많은 양의 응력이 전달되지만, 이때 제1 및 제2 외부 전극(130, 140) 전체가 아닌 제1 및 제2 도전성 수지층(132, 142)의 일부만 제거됨으로써 크랙 발생 방지 효과를 향상시킬 수 있다.
본 실시 형태에서는, 제1 및 제2 도전성 수지층(132, 142)이 제1 및 제2 도전층(131, 141)을 완전히 커버하는 상태가 되며, 제1 및 제2 내측 밴드부(131b, 141b)의 길이를 제1 및 제2 외측 밴드부(132b, 142b)에 의해 커버된 상태에서 최소가 되도록 설정함으로써, 제1 및 제2 내측 밴드부(131b, 141b)의 끝단에서 발생하는 응력의 집중을 최대한 해소하여 휨 강도 특성을 향상시킬 수 있다.
이때, 제1 또는 제2 도전층(131, 141)의 제1 또는 제2 내측 밴드부(131b, 141b)의 X방향의 길이를 BW1으로 하고, 제1 또는 제2 도전성 수지층(132, 142)의 제1 또는 제2 외측 밴드부(132b, 142b)의 X방향의 길이를 BW2로 정의할 때, BW1/BW2가 바람직하게 0.3~0.7이 될 수 있다.
실험 예
표 1은 도 3에서, BW1/BW2의 변화에 따른 커패시터 바디의 크랙(Crack) 발생 빈도를 시험하여 나타낸 것이다.
이때, 적층형 커패시터는 길이와 폭이 32mm와 16mm이고 4.7uF의 전기적 특성을 갖도록 제조한다.
하기 크랙 발생 빈도는 기판에 실장된 적층형 커패시터를 실장 면을 누를 수 있는 장치에 위치시키고, 적층형 커패시터에서 실장 면의 반대 면을 표 1의 4mm, 5mm, 6mm, 7mm, 8mm만큼 전류 값이 증가될 때까지 아래로 눌러 휨 크랙이 발생되는지를 확인하여 측정할 수 있다.
# BW1/BW2 크랙 발생 빈도
4mm 5mm 6mm 7mm 8mm
1 0.1 0/60 0/60 0/60 0/60 0/60
2 0.2 0/60 0/60 0/60 0/60 0/60
3 0.3 0/60 0/60 0/60 0/60 1/60
4 0.5 0/60 0/60 0/60 0/60 2/60
5 0.6 0/60 0/60 0/60 1/60 3/60
6 0.7 0/60 0/60 1/60 2/60 2/60
7 0.8 1/60 2/60 2/60 3/60 4/60
8 0.9 2/60 1/60 3/60 5/60 4/60
표 1을 참조하면, BW1/BW2가 0.3 내지 0.7인 샘플 1 내지 6은 누름 깊이 5mm 이하에서 크랙 불량이 발생하지 않아 휨 강도의 보증이 가능한 것을 확인할 수 있다.
또한, BW1/BW2가 각각 0.8 및 0.9인 샘플 7 및 8의 경우, 누름 깊이 4mm에서도 크랙 불량이 발생하여 휨 강도 보증이 불가능하고, 특히 샘플 8은 도전층이 과다하게 도포되므로 크랙이 가장 심하게 발생하는 것을 확인할 수 있다.
아래 표 2는 85℃, 85%에서 48시간 동안 BW1/BW2의 변화에 따른 적층형 커패시터의 내습 신뢰성을 테스트하여 나타낸 것이다. 상기 적층형 커패시터의 샘플은 표 1에서와 동일한 방법에 의해 제조한다.
또한, 아래 표 2에서 A, B, C, D, E는 로트(Lot) 간의 산포를 확인하기 위해 구분한 것이다.
# BW1/BW2 내습 신뢰성 불량 발생 빈도
A B C D E
1 0.1 0/400 2/400 4/400 1/400 3/400
2 0.2 0/400 1/400 2/400 0/400 2/400
3 0.3 0/400 0/400 0/400 0/400 0/400
4 0.5 0/400 0/400 0/400 0/400 0/400
5 0.6 0/400 0/400 0/400 0/400 0/400
6 0.7 0/400 0/400 0/400 0/400 0/400
7 0.8 0/400 0/400 0/400 0/400 0/400
8 0.9 0/400 0/400 0/400 0/400 0/400
표 2를 더 참조하면, BW1/BW2가 0.2 이하인 샘플 1 및 2는, 모든 누름 깊이에서 크랙 불량이 발생하지 않아n 휨 강도의 보증이 가능하였지만 내습 신뢰성 불량이 발생하는 것을 확인할 수 있다.
따라서, 본 실시 형태에서, 휨 강도를 보증할 수 있으면서 내습 신뢰성이 확보되는 BW1/BW2의 바람직한 수치 범위는 0.3 내지 0.6인 것을 알 수 있다.
표 3은 도 3의 BW2에 대한 X방향의 마진(M)의 비율, 즉 M/BW2의 변화에 따른 크랙 발생 빈도와 내습 신뢰성 불량 발생 빈도를 나타낸 것이다.
# M/BW2 크랙 발생 빈도 내습 신뢰성
불량 발생 빈도
3mm 4mm 5mm 6mm 7mm
9 0.15 0/60 0/60 0/60 0/60 0/60 6/400
10 0.2 0/60 0/60 0/60 0/60 0/60 0/400
11 0.4 0/60 0/60 0/60 1/60 1/60 0/400
12 0.6 0/60 0/60 0/60 1/60 1/60 0/400
13 0.8 0/60 0/60 0/60 1/60 3/60 0/400
14 0.9 0/60 0/60 0/60 2/60 2/60 0/400
15 1.0 0/60 0/60 1/60 2/60 3/60 0/400
16 1.2 0/60 0/60 2/60 2/60 4/60 0/400
17 1.4 0/60 1/60 1/60 3/60 4/60 0/400
표 3을 참조하면, M/BW2가 0.15 내지 0.9인 샘플 9 내지 14는 누름 깊이 5mm 이하에서 크랙 불량이 발생하지 않아 휨 강도의 보증이 가능한 것을 알 수 있다.
또한, M/BW2가 0.9를 초과하는 샘플 15 내지 17은 누름 깊이 5mm에서 크랙 불량이 발생하여 휨 강도 보증이 불가능한 것을 알 수 있다.
한편, M/BW2가 0.15인 샘플 9의 경우, 모든 누름 깊이에서 크랙 불량이 발생하지 않았지만 내습 신뢰성 불량이 발생하였다.
따라서, 휨 강도를 보증할 수 있으면서 내습 신뢰성이 확보되는 M/BW2의 바람직한 수치 범위는 0.2 내지 0.9인 것을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 132: 제1 및 제2 도전층
132, 142: 제1 및 제2 도전성 수지층
133, 143: 니켈 도금층
134, 144: 주석 도금층

Claims (5)

  1. 유전체층 및 복수의 내부 전극의 적층 구조를 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 단부에 배치되어 상기 복수의 내부 전극과 접속된 도전층, 및 상기 도전층을 커버하는 도전성 수지층을 포함하는 외부 전극; 을 포함하며,
    상기 도전층은, 상기 커패시터의 바디의 일면에 형성되어 내부 전극과 접속되는 내측 접속부와, 상기 내측 접속부에서 상기 커패시터 바디의 실장 면의 일부까지 연장되는 내측 밴드부를 포함하고,
    상기 도전성 수지층은, 상기 내측 접속부에 형성되는 외측 접속부와, 상기 외측 접속부에서 상기 커패시터 바디의 실장 면의 일부까지 연장되는 외측 밴드부를 포함하고,
    상기 외측 밴드부의 길이(BW2) 대비 상기 내측 밴드부의 길이(BW1)의 비율이 0.3 내지 0.7이고,
    상기 외측 밴드부의 길이(BW2) 대비 상기 커패시터 바디의 길이 방향 마진(M)의 비율이 0.2 내지 0.9이고,
    상기 내측 밴드부의 길이(BW1)는 상기 내측 접속부의 두께를 포함하고, 상기 외측 밴드부의 길이(BW2)는 상기 외측 접속부의 두께를 포함하는, 적층형 커패시터.
  2. 제1항에 있어서,
    상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 일단이 상기 커패시터 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 내부 전극을 포함하는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 외부 전극은 상기 도전성 수지층을 커버하도록 형성되는 도금층을 더 포함하는 적층형 커패시터.
  4. 제3항에 있어서,
    상기 도금층은, 상기 도전성 수지층을 커버하는 니켈 도금층; 및 상기 니켈 도금층을 커버하는 주석 도금층; 을 포함하는 적층형 커패시터.
  5. 삭제
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