KR20220084754A - 적층형 전자 부품 - Google Patents

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KR20220084754A
KR20220084754A KR1020200174544A KR20200174544A KR20220084754A KR 20220084754 A KR20220084754 A KR 20220084754A KR 1020200174544 A KR1020200174544 A KR 1020200174544A KR 20200174544 A KR20200174544 A KR 20200174544A KR 20220084754 A KR20220084754 A KR 20220084754A
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이장열
방혜민
김범수
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 면 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면에 배치되며 전극층을 포함하는 외부 전극; 을 포함하고, 상기 바디는 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 상부 및 하부에 배치되는 커버부를 포함하며, 상기 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서, 상기 커버부의 평균 두께(tp)는 14~17μm이고, 상기 전극층의 최대 두께(T1)는 5~20μm이다.

Description

적층형 전자 부품{MUTILAYER ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
적층 세라믹 커패시터의 소형화 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
한편, 외부 전극의 페이스트 도포 후 외부 전극 소성 과정에서 발생되는 응력으로 인해 방사 크랙이 발생할 수 있다. 또한, 외부 전극, 커버부, 마진부의 두께가 점차 박층화됨에 따라 내습 신뢰성 등의 신뢰성이 저하될 수 있다.
본 발명의 여러 목적 중 하나는 신뢰성이 향상된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 방사 크랙이 억제된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 유효 부피가 향상된 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면에 배치되며 전극층을 포함하는 외부 전극; 을 포함하고, 상기 바디는 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 상부 및 하부에 배치되는 커버부를 포함하며, 상기 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서, 상기 커버부의 평균 두께(tp)는 14~17μm이고, 상기 전극층의 최대 두께(T1)는 5~20μm이다.
본 발명의 여러 효과 중 하나는 커버부 및 외부 전극의 두께를 조절함으로써 방사 크랙을 억제한 것이다.
본 발명의 여러 효과 중 하나는 내습 신뢰성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 적층형 전자 부품의 유효 부피를 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P1 영역을 확대한 도면이다.
도 6은 본 발명의 일 실시형태의 변형예로서 도 1의 I-I`에 따른 단면도이다.
도 7은 외부 전극의 전극층 두께에 따른 투습율을 나타낸 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P1 영역을 확대한 도면이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 복수의 유전체층(111)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 및 상기 제3 및 제4 면에 배치되며 전극층(131a, 132a)을 포함하는 외부 전극(131, 132); 을 포함하고, 상기 바디는 상기 유전체층과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 액티브부(Ac) 및 상기 액티브부의 상기 제1 방향 상부 및 하부에 배치되는 커버부(112, 113)를 포함하며, 상기 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서, 상기 커버부의 평균 두께(tp)는 14~17μm이고, 상기 전극층의 최대 두께(T1)는 5~20μm이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다.
다만, 일반적으로 유전체층(111)을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층(111)의 두께(td)가 0.5μm 이하인 경우에는 신뢰성이 저하될 우려가 있다.
하술하는 바와 같이 본 발명의 일 실시형태에 따르면 커버부 및 외부 전극의 두께를 조절함으로써 방사 크랙을 억제하고 내습 신뢰성을 향상시킬 수 있기 때문에, 유전체층(111)의 두께(td)가 0.5μm 이하인 경우에도 충분한 신뢰성을 확보할 수 있다.
따라서, 유전체층(111)의 두께(td)가 0.5μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 제3 방향(폭 방향)의 중앙부에서 절단한 제1 및 제2 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점에서 측정한 두께는 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부(A)에서 측정될 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 액티브부(Ac)와 상기 액티브부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 액티브부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 상기 액티브부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 액티브부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
또한, 상기 액티브부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 마진부(114)와 제6 면(6)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
내부 전극(121, 122)은 유전체층(111)과 교대로 적층된다.
내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다.
다만, 일반적으로 내부 전극(121, 122)을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극(121, 122)의 두께(te)가 0.5μm 이하인 경우에는 신뢰성이 저하될 우려가 있다.
하술하는 바와 같이 본 발명의 일 실시형태에 따르면 커버부 및 외부 전극의 두께를 조절함으로써 방사 크랙을 억제하고 내습 신뢰성을 향상시킬 수 있기 때문에, 내부 전극(121, 122)의 두께(te)가 0.5μm 이하인 경우에도 충분한 신뢰성을 확보할 수 있다.
따라서, 내부 전극(121, 122)의 두께(te)가 0.5μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치되며 전극층(131a, 132a)을 포함한다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
바디의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서, 커버부의 평균 두께(tp)는 14~17μm이고, 전극층의 최대 두께(T1)는 5~20μm일 수 있다. 이때, 커버부의 평균 두께(tp)는 등간격의 10개 포인트에서 측정한 값들의 평균 값을 의미할 수 있다. 또한, 전극층의 최대 두께(T1)는 제1 방향 중앙부에서 측정한 것일 수 있다.
유효 부피를 향상시키기 위해서는 커버부의 평균 두께(tp)를 얇게 하여 액티브부(Ac)가 차지하는 부피를 향상시켜야 한다.
커버부의 평균 두께(tp)가 17μm 초과인 경우에는 유효 부피가 저하될 우려가 있으며, 14μm 미만인 경우에는 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하기 어려울 수 있다. 따라서, 커버부의 평균 두께(tp)는 14μm 이상 17μm 이하인 것이 바람직하다.
유효 부피를 향상시키기 위해, 커버부 두께가 얇아지는 경우 외부 전극의 두께가 상대적으로 증가됨에 따라 외부 전극 페이스트 도포 후 외부 전극 소성 과정에서 발생되는 응력으로 인해 방사 크랙이 발생할 수 있다. 즉, 커버부 두께 대비 외부 전극의 두께의 상한을 설정하여 방사 크랙을 억제할 필요성이 있다. 커버부 두께가 14~17μm인 경우, 전극층의 두께(T1)가 20μm 초과인 경우 방사 크랙이 발생할 수 있다. 따라서, 전극층의 두께(T1)의 상한은 20μm인 것이 바람직하다.
반면에, 전극층의 두께(T1)가 너무 얇은 경우에는 투습율이 증가하여 수분이 침투함에 따라 내습 신뢰성이 저하될 우려가 있다.
도 7은 외부 전극의 전극층 두께에 따른 투습율을 나타낸 그래프이다. 도 7을 참조하면, 전극층의 두께(T1)가 5μm 미만인 경우 WVTR이 50mg/(m2*day) 이상이 되어 수분 침투가 용이해져 내습 신뢰성이 저하될 수 있다. 또한, 전극층의 두께(T1)가 5μm 미만이 되면 투습율이 급격히 증가하는 것을 확인할 수 있다. 따라서, 전극층의 두께(T1)의 하한은 5μm인 것이 바람직하다.
도 2를 참조하여 제1 외부 전극(131)을 배치된 위치에 따라 영역을 구분하면, 제1 외부 전극(131)은 바디의 제3 면(3)에 배치되는 제1 접속부(A1)와, 제1 접속부(A1)에서 제1 및 제2 면(1, 2)의 일부까지 연장되는 제1 밴드부(B1)를 포함할 수 있다.
제2 외부 전극(132)을 배치된 위치에 따라 영역을 구분하면, 제2 외부 전극(132)은 바디의 제4 면(4)에 배치되는 제2 접속부(A2)와, 제2 접속부(A2)에서 제1 및 제2 면(1, 2)의 일부까지 연장되는 제2 밴드부(B2)를 포함할 수 있다.
또한, 접속부(A1, A2)와 밴드부(B1, B2)가 연결되는 영역을 코너부라고 할 수 있다.
일 실시예에서, 전극층(131a, 132a)은 내부 전극(121, 122)과 연결되는 제1 전극층(131a1, 132a1) 및 상기 제1 전극층 상에 배치되는 제2 전극층(131a2, 132a2)을 포함할 수 있다.
전극층(131a, 132a)의 두께가 얇아짐에 따라 바디의 코너부에서 전극층 및/또는 도금층의 끊김이 발생하여 수분 침투 경로로 작용하여 내습 신뢰성이 저하될 수 있다. 따라서, 전극층(131a, 132a)을 얇게하면서도 코너부에서 전극층을 일정 두께 이상 형성하기 위해서는 외부전극용 페이스트를 2회 이상 다중 도포함으로써 전극층을 형성하는 것이 바람직하다.
이때, 제1 전극층(131a1, 132a1) 및 제2 전극층(131a2, 132a2)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 소성(firing) 전극일 경우에는 일반적으로 딥핑 방식에 의해 형성되므로 코너부에서의 전극층 및/또는 도금층의 끊김이 발생하기 쉽다. 따라서, 전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 소성(firing) 전극일 경우 외부전극용 페이스트를 2회 이상 다중 도포함에 따라 전극층(131a, 132a)을 얇게하면서도 코너부에서 전극층을 일정 두께 이상 형성할 수 있다.
일 실시예에서, 제1 밴드부(B1)에서 상기 제3 면으로부터 제1 전극층(131a1) 끝단까지의 길이(L1)는 상기 제3 면으로부터 제2 전극층(131a2) 끝단까지의 길이(L2)보다 길 수 있다.
이에 따라, 밴드부(B1, B2)에서의 전극층(131a, 132a) 두께를 얇게하면서도 코너부에서 전극층(131a, 132a) 두께(T3)를 일정 두께 이상으로 확보할 수 있어 내습 신뢰성을 향상시킬 수 있다.
일 실시예에서, 제1 밴드부(B1)에서 전극층(131a, 132a)은 접선의 기울기가 서로 반대가 되는 지점(IP)이 적어도 1개 이상 배치될 수 있다.
접선의 기울기가 서로 반대가 되는 지점(IP)이 적어도 1개 이상 배치됨으로써, 바디(110)의 코너부에 배치된 전극층(131a, 132a)이 끊김이 없으며, 내습 특성을 개선할 수 있어 신뢰성을 향상시킬 수 있다.
일 실시예에서, 제2 전극층(131a2)은 제1 밴드부(B1)와 제1 접속부(A1)가 연결되는 영역인 코너부를 덮도록 배치될 수 있다. 제2 전극층(131a2)이 코너부를 덮도록 배치되기 때문에 다중 도포에 의하여 코너부로 침투할 수 있는 외부의 습기 및 도금액을 막아 내습 신뢰성을 개선할 수 있다.
이때, 코너부에서 전극층(131a, 132a) 두께(T3)는 1.0μm 이상일 수 있다.
도금 공정 시간 동안 도금액에 의해 글라스가 화학적으로 에칭되는 깊이는한 약 0.5~1.0μm 이다. 따라서, 글라스 에칭 깊이를 고려하면 코너부에서 전극층(131a, 132a) 두께(T3)는 1.0μm 이상인 경우 전극층 끊김 및 도금액 침투를 방지할 수 있다.
코너부에서 전극층(131a, 132a) 두께(T3)는 접선에 수직한 방향으로 측정한 것일 수 있다.
또한, 바디의 코너부는 라운드 형태를 가질 수 있으며, 상기 라운드 형태의 반경(r)이 5~30μm일 수 있다. 이에 따라, 보다 용이하게 코너부에서 전극층(131a, 132a) 두께(T3)를 확보할 수 있다.
일 실시예에서, 제1 밴드부(B1)에서 전극층(131a, 132a)은 접선의 기울기가 서로 반대가 되는 지점(IP)이 적어도 1개 이상 배치될 수 있다.
접선의 기울기가 서로 반대가 되는 지점(IP)이 적어도 1개 이상 배치됨으로써, 바디(110)의 코너부에 배치된 전극층(131a, 132a)이 끊김이 없으며, 내습 특성을 개선할 수 있어 신뢰성을 향상시킬 수 있다.
일 실시예에서, 제1 밴드부(B1)에서 전극층(131a)의 최대 두께는 5~12μm일 수 있다.
전극층(131a, 132a) 상에는 도금층(131b, 132b)이 배치될 수 있다.
도금층(131b, 132b)은 기본적으로 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 도전성 수지층(131b, 132b) 상에 Ni 도금층(131c1, 132c1) 및 Sn 도금층(131c2, 132c2)이 순차적으로 형성된 형태일 수 있다. 다만, 이에 한정되는 것은 아니며, 도금층(131b, 132b)은 Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태이거나, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈가 작아질수록 외부 전극, 커버부, 마진부의 두께가 점차 박층화되므로 본 발명에 따른 효과가 보다 현저해질 수 있다. 1005 (길이×폭, 1.0mm×0.5mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 방사 크랙 억제, 신뢰성 향상 등의 효과가 현저해질 수 있으며, 특히 0402 (길이×폭, 0.4mm×0.2mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 방사 크랙 억제, 신뢰성 향상 등의 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)은 상기 제2 방향 크기가 1.1mm 이하, 상기 제3 방향 크기가 0.55mm 이하일 수 있으며, 보다 바람직하게는 상기 제2 방향 크기가 0.44mm 이하, 상기 제3 방향 크기가 0.22mm 이하일 수 있다. 이때, 적층형 전자 부품의 제2 방향 크기는 적층형 전자 부품의 최대 길이를 의미할 수 있으며, 적층형 전자 부품의 제3 방향 크기는 적층형 전자 부품의 최대 폭을 의미할 수 있다.
도 6은 본 발명의 일 실시형태의 변형예로서 도 1의 I-I`에 따른 단면도이다.
도 6을 참조하면, 바디의 제3 및 제4 면은 오목한 형태일 수 있다. 즉, 바디(100)의 제2 방향 크기는 상기 바디의 제1 방향 중앙부로 갈수록 점차 줄어들 수 있다. 제3 및 제4 면이 오목한 형태를 가짐에 따라 외부 전극 두께의 박형화를 보다 용이하게 달 수 있으며, 코너부에서의 외부 전극 두께 확보도 보다 용이해질 수 있다.
이때, 오목한 형태의 깊이(T4)는 5~10μm일 수 있다. T4가 5μm 미만인 경우에는 효과가 미미할 수 있으며, 10μm 초과인 경우에는 바디 깨짐 등이 발생할 수 있다.
(실시예)
하기 표 1에 기재된 커버부 두께(tp) 및 전극층의 두께(T1)를 만족하는 샘플 칩을 준비한 후, 방사크랙 및 단위 부피당 용량을 평가하여 하기 표 1에 기재하였다. 이때, 샘플 칩은 0402 (길이×폭, 0.4mm×0.2mm) 사이즈로 제작하였으며, 제2 방향 최대 크기는 0.44mm 이하, 제1 방향 최대 크기는 0.22mm 이하, 제3 방향 최대 크기는 0.22mm 이하였다.
커버부 두께(tp) 및 전극층의 두께(T1)는 샘플 칩의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서 측정하였으며, 커버부 두께(tp)는 등간격의 10개 포인트에서 측정한 값들의 평균 값을 기재하였고, 전극층의 두께(T1)는 최대 두께를 측정한 것이다.
방사 크랙은 시험번호 당 30개의 샘플 칩을 준비한 후, 외부 전극 소성 후 방사 크랙이 1개 이상 발생한 경우 NG로 표시하였으며, 1개도 발생하지 않은 경우 OK로 표시하였다. 방사 크랙 발생 여부는 샘플 칩의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서 볼 때 액티브부에서 소체 커버부 및 마진부 방향으로 방사형의 크랙이 존재하는지를 광학 현미경으로 관찰하였다.
시험번호 tp(μm) T1(μm) 방사크랙
1* 20 25 NG
2* 17 23 NG
3 17 20 OK
4 15 15 OK
5 15 10 OK
6 14 5 OK
7* 13 21 NG
8* 12 15 NG
tp가 14μm 미만이거나 T1이 20μm 초과인 시험번호 1, 2, 7 및 8은 방사크랙이 발생하였다. 또한, tp가 17μm 초과인 시험번호 1은 단위 부피당 용량이 열위하였다.
반면에, 본 발명에서 제시한 커버부의 평균 두께(tp) 14~17μm 및 전극층의 최대 두께(T1) 5~20μm를 만족하는 시험번호 3 내지 6은 방사크랙이 발생하지 않았으며, 단위 부피당 용량도 우수하였다.
하기 표 2에 기재된 커버부 평균 두께(tp), 전극층의 최대 두께(T1), 밴드부에서 전극층의 최대 두께(T2) 및 코너부에서 전극층의 두께(T3)를 만족하는 샘플 칩을 준비한 후, 3중점 도금끊김, 고온가속 및 내습 신뢰성을 평가하여 하기 표 2에 기재하였다. 이때, 전극층의 도포 방식은 하기 표 2에 기재된 바와 같이 시험번호 별로 단일 도포 또는 이중 도포 방식을 이용하였다. 또한, 샘플 칩은 0402 (길이×폭, 0.4mm×0.2mm) 사이즈로 제작하였으며, 제2 방향 최대 크기는 0.44mm 이하, 제1 방향 최대 크기는 0.22mm 이하, 제3 방향 최대 크기는 0.22mm 이하였다.
3중점 도금끊김은 각 시험번호 당 100개의 샘플 칩에 대하여 모서리에서 도금 끊김이 발생한 샘플 칩의 개수를 기재하였다.
고온가속 신뢰성은 각 시험번호 당 400개의 샘플 칩을 준비한 후, 온도 105℃에서 12시간 동안 해당 제품의 기준 전압의 1.5배를 인가하여 절연 저항치가 초기 수치 대비하며 1/10 이하로 낮아진 샘플의 개수를 기재한 것이다.
내습 신뢰성은 각 시험번호 당 400 개의 샘플 칩을 준비한 후, 온도 85℃ 상대 습도 85%에서 12시간 동안 해당 제품의 기준 전압의 1배를 인가하여 절연 저항치가 초기 수치 대비하며 1/10 이하로 낮아진 샘플의 개수를 기재한 것이다.
시험
번호		 tp
(μm)		 T1
(μm)		 T2
(μm)		 T3
(μm)		 T3/T1 3중점
도금끊김		 고온가속
신뢰성		 내습
신뢰성		 도포 방식
9 16 20 11 5 0.25 0/100 0/400 0/400 단일
10 16 15 8 2.5 0.17 1/100 0/400 0/400 이중
11 15 15 8 1.2 0.08 1/100 0/400 0/400 이중
12 15 15 8 0.4 0.03 60/100 1/400 3/400 단일
13 15 10 4 0.2 0.02 90/100 4/400 8/400 단일
T3가 1.0μm 이상인 시험번호 9 내지 11의 경우 3중점 도금끊김도 적고, 고온가속 신뢰성 및 내습 신뢰성이 우수한 반면, T3가 1.0μm 미만인 시험번호 12 및 13은 3중점 도금끊김이 다량 발생하였으며, 고온가속 신뢰성 및 내습 신뢰성이 열위한 것을 확인할 수 있다.
또한, 시험번호 9와 같이 T1이 20μm인 경우에는 외부 전극을 단일 도포하는 방식으로도 내습 신뢰성 확보가 가능하였으나, T1이 15μm 이하인 시험번호 10 내지 13을 비교해 보면, 외부 전극을 단일 도포하는 방식으로는 고온가속 신뢰성 및 내습 신뢰성이 열위해질 우려가 있음을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims (16)

  1. 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및
    상기 제3 및 제4 면에 배치되며 전극층을 포함하는 외부 전극; 을 포함하고,
    상기 바디는 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 상부 및 하부에 배치되는 커버부를 포함하며,
    상기 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서,
    상기 커버부의 평균 두께는 14~17μm이고, 상기 전극층의 최대 두께는 5~20μm인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 전극층은 상기 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제2 전극층을 포함하는
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 외부 전극은, 상기 제3 면에 배치되는 제1 접속부와 상기 제1 접속부에서 상기 제1 및 제2 면의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극, 및 상기 제4 면에 배치되는 제1 접속부와 상기 제1 접속부에서 상기 제1 및 제2 면의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극을 포함하는
    적층형 전자 부품.
  5. 제4항에 있어서,
    상기 제1 밴드부에서 상기 제3 면으로부터 제1 전극층 끝단까지의 길이는 상기 제3 면으로부터 제2 전극층 끝단까지의 길이보다 긴
    적층형 전자 부품.
  6. 제5항에 있어서,
    상기 제1 밴드부에서 상기 전극층은 접선의 기울기가 서로 반대가 되는 지점이 적어도 1개 이상 배치되는
    적층형 전자 부품.
  7. 제4항에 있어서,
    상기 제2 전극층은 상기 제1 밴드부와 상기 제1 접속부가 연결되는 영역인 코너부를 덮도록 배치되는
    적층형 전자 부품.
  8. 제7항에 있어서,
    상기 코너부에서 전극층의 두께는 1.0μm 이상인
    적층형 전자 부품.
  9. 제8항에 있어서,
    상기 바디의 코너부는 라운드 형태를 가지며, 상기 라운드 형태의 반경이 5~30μm인
    적층형 전자 부품.
  10. 제4항에 있어서,
    상기 제1 밴드부에서 상기 전극층의 최대 두께는 5~12μm인
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 적층형 전자 부품의 상기 제2 방향 최대 크기는 1.1mm 이하이고, 상기 제3 방향 최대 크기는 0.55mm 이하인
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 적층형 전자 부품의 상기 제2 방향 최대 크기는 0.44mm 이하이고, 상기 제3 방향 최대 크기는 0.22mm 이하인
    적층형 전자 부품.
  13. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.5μm 이하인
    적층형 전자 부품.
  14. 제1항에 있어서,
    상기 내부 전극의 평균 두께는 0.5μm 이하인
    적층형 전자 부품.
  15. 제1항에 있어서,
    상기 제3 및 제4 면은 오목한 형태인
    적층형 전자 부품.
  16. 제15항에 있어서,
    상기 오목한 형태의 깊이는 5~10μm인
    적층형 전자 부품.
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