JP2021019018A - 積層セラミック電子部品およびその製造方法 - Google Patents
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Abstract
【課題】積層セラミック電子部品の耐湿性を向上する。【解決手段】本発明に基づく積層セラミック電子部品１００において、積層体１１０は、第１外層部１４１と、第１外側内部電極層１５１と含んでいる。第１外層部１４１は、複数の誘電体層１４０のうち、第１主面１１１を構成している。第１外側内部電極層１５１は、複数の内部電極層１５０のうち、第１外層部１４１と互いに隣接している。第１外側内部電極層１５１は、第１端面１１５において第１外部電極１２０と接している。第１端面１１５における第１外層部１４１の厚さは、長さ方向Ｌの中央部における第１外層部１４１の厚さより厚い。【選択図】図２
Description
この発明は、積層セラミック電子部品およびその製造方法に関する。
積層セラミック電子部品の構成を開示した文献として、特開２００１−２１０５４５号公報(特許文献１)がある。特許文献１に記載された積層セラミック電子部品は、電子部品素体と、第１および第２の外部電極とを備えている。電子部品素体は、長手方向寸法が略０．６ｍｍ以下、幅方向寸法が略０．３ｍｍ以下、厚み方向寸法が略０．３ｍｍ以下である。電子部品素体は、長さ方向両端に位置する第１および第２の端面を有している。第１および第２の外部電極の各々は、電子部品素体の第１および第２の端面を覆い、かつ電子部品素体の端面に隣接する他の面に至る電極被り部を有するように、形成されている。第１および第２の外部電極の各々は、焼結金属層と、焼結金属層上に形成されたＮｉメッキ層とを含んでいる。
従来の積層セラミック電子部品においては、外部電極中の下地電極層は、ディップ法により設けられる。具体的には、積層体の長さ方向が重力方向に沿っている状態で、積層体を導電性ペーストに浸漬することで、下地電極層が設けられる。積層体の稜線部上に設けられた導電性ペーストは、重力によって積層体の端面の中央部に向かって流れるとともに、表面張力によって積層体の主面側および側面側に集まる。これにより、稜線部上に設けられた外部電極は、厚さが比較的薄くなっている。
また、従来の積層セラミック電子部品においては、積層体の稜線部が丸みを帯びているため、内部電極層のうち最も外側に位置する内部電極層が、稜線部に比較的近接している。よって、厚さが比較的薄くなっている稜線部上に設けられた外部電極を通って、内部電極層のうち最も外側に位置する内部電極層の誘電体層との界面に、水分が浸入しやすくなっている。
本発明は上記問題点に鑑みてなされたものであり、耐湿性を向上できる積層セラミック電子部品を提供することを目的とする。
本発明に基づく積層セラミック電子部品は、積層体と、第１外部電極と、第２外部電極とを備えている。積層体は、積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含んでいる。積層体は、第１主面および第２主面と、第１側面および第２側面と、第１端面および第２端面とを含んでいる。第１主面および第２主面は、上記積層方向において相対する。第１側面および第２側面は、上記積層方向に直交する幅方向において相対する。第１端面および第２端面は、上記積層方向および幅方向の両方に直交する長さ方向において相対する。第１外部電極は、第１端面から第１主面、第２主面、第１側面および第２側面の各々にわたって設けられている。第２外部電極は、第２端面から第１主面、第２主面、第１側面および第２側面の各々にわたって設けられている。積層体は、第１外層部と、第１外側内部電極層とを含んでいる。第１外層部は、複数の誘電体層のうち、第１主面を構成している。第１外側内部電極層は、複数の内部電極層のうち、第１外層部と互いに隣接している。第１外側内部電極層は、第１端面において第１外部電極と接している。第１端面における第１外層部の厚さは、長さ方向の中央部における第１外層部の厚さより厚い。
本発明に基づく積層セラミック電子部品の製造方法は、圧縮前のマザー積層体を形成する工程と、圧縮する工程と、研削工程と、切断工程と、焼成する工程と、研磨する工程と、外部電極形成工程とを備えている。圧縮前のマザー積層体を形成する工程は、内層部を形成する工程と、第１外層誘電体部を形成する工程と、第１被研削部を形成する工程とを含んでいる。内層部を形成する工程においては、内部電極用導電性ペーストが塗布された複数の誘電体シートを積層する。第１外層誘電体部を形成する工程においては、内層部における積層方向の一方側に複数の誘電体シートをさらに積層する。第１被研削部を形成する工程においては、第１外層誘電体部における積層方向の一方側に複数の誘電体シートをさらに積層する。圧縮する工程においては、圧縮前のマザー積層体を、上記積層方向にプレスする。研削工程においては、圧縮されたマザー積層体の、第１被研削部を研削することにより、平面状の第１主面を形成する。切断工程においては、第１主面および上記積層方向において第１主面と相対する第２主面が形成されたマザー積層体から、積層体を切り出す。積層体は、第１側面および第２側面と、第１端面および第２端面とを含んでいる。第１側面および第２側面は、積層方向に直交する幅方向において相対する。第１端面および第２端面は、上記積層方向および幅方向の両方に直交する長さ方向において相対する。焼成する工程においては、積層体を焼成する。研磨する工程においては、積層体の複数の角部および複数の稜線部を研磨する。外部電極形成工程においては、第１外部電極を形成し、かつ、第２外部電極を形成する。第１外部電極は、第１端面から第１主面、第２主面、第１側面および第２側面の各々にわたって形成される。第２外部電極は、第２端面から第１主面、第２主面、第１側面および第２側面の各々にわたって形成される。
本発明によれば、積層セラミック電子部品の耐湿性を向上できる。
以下、本発明の一実施形態に係る積層セラミック電子部品およびその製造方法について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
図１は、本発明の一実施形態に係る積層セラミック電子部品の外観を示す斜視図である。図２は、図１の積層セラミック電子部品をＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図２の積層セラミック電子部品のＩＩＩ部を拡大して示す拡大断面図である。図４は、図２の積層セラミック電子部品のＩＶ部を拡大して示す部分拡大図である。図５は、図１の積層セラミック電子部品をＶ−Ｖ線矢印方向から見た断面図である。図６は、図１の積層セラミック電子部品をＶＩ−ＶＩ線矢印方向から見た断面図である。なお、図５においては、後述する第１側面に沿って外部電極の断面を示している。
図１から図６に示すように、本発明の一実施形態に係る積層セラミック電子部品１００は、積層体１１０と、第１外部電極１２０と、第２外部電極１３０とを備えている。積層体１１０は、積層方向Ｔに沿って交互に積層された複数の誘電体層１４０および複数の内部電極層１５０を含んでいる。
積層体１１０は、第１主面１１１および第２主面１１２と、第１側面１１３および第２側面１１４と、第１端面１１５および第２端面１１６とを含んでいる。
第１主面１１１および第２主面１１２は、積層方向Ｔにおいて相対する。第１側面１１３および第２側面１１４は、積層方向Ｔに直交する幅方向Ｗにおいて相対する。第１端面１１５および第２端面１１６は、積層方向Ｔおよび幅方向Ｗの両方に直交する長さ方向Ｌにおいて相対する。
本実施形態において、積層体１１０は、複数の稜線部１１７と複数の角部１１８とをさらに含んでいる。図２に示すように、複数の稜線部１１７は、第１主面１１１と第１端面１１５とが交わる部分、第１主面１１１と第２端面１１６が交わる部分、第２主面１１２と第１端面１１５とが交わる部分、および、第２主面１１２と第２端面１１６とが交わる部分である。図５に示すように、複数の角部１１８は、積層体１１０の３面が交わる部分である。
図１に示すように、積層体１１０は、略直方体の外形を有している。積層体１１０の長さ方向Ｌの寸法は、積層体１１０の幅方向Ｗの寸法より大きい。積層体１１０の長さ方向Ｌの寸法は、積層体１１０の積層方向Ｔの寸法より大きい。本実施形態においては、積層体１１０の幅方向Ｗの寸法と、積層体１１０の積層方向Ｔの寸法とが同等である。また、積層体１１０の幅方向Ｗの寸法と、積層体１１０の積層方向Ｔの寸法とは、互いに異なっていてもよい。なお、寸法と同等とは、互いの寸法差が５％以内の範囲を含む。
図１および図２に示すように、第１外部電極１２０は、第１端面１１５から第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々にわたって設けられている。第２外部電極１３０は、第２端面１１６から第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々にわたって設けられている。
第１外部電極１２０は、第１端面１１５上において、積層方向Ｔの両側から中央部に向かうにしたがって厚くなっている。第２外部電極１３０は、第２端面１１６上において、積層方向Ｔにおける両側から中央部に向かうにしたがって厚くなっている。
図２および図６に示すように、積層体１１０は、第１外層部１４１と、第２外層部１４２と、第１外側内部電極層１５１と、第２外側内部電極層１５２とを含んでいる。第１外層部１４１および第２外層部１４２の各々は、複数の誘電体層１４０のうちの１つの層であり、第１外側内部電極層１５１および第２外側内部電極層１５２の各々は、複数の内部電極層１５０のうちの一つの層である。
第１外層部１４１は、複数の誘電体層１４０のうち、第１主面１１１を構成している。第１外側内部電極層１５１は、複数の内部電極層１５０のうち、第１外層部１４１と互いに隣接している。第１外側内部電極層１５１は、第１端面１１５において第１外部電極１２０と接している。
第１外側内部電極層１５１は、第１端面１１５に向かうにしたがって第１主面１１１から離れるように湾曲している。また、本実施形態において、第１主面１１１における稜線部１１７は、比較的角張った形状を有している。このため、第１端面１１５における第１外層部１４１の厚さＴＥ１は、長さ方向Ｌの中央部における第１外層部１４１の厚さＴＣ１より厚い。
なお、第１主面１１１における稜線部１１７は、第１端面１１５における第１外層部１４１の厚さＴＥ１が、長さ方向Ｌの中央部における第１外層部１４１の厚さＴＣ１より厚くなっている限り、丸みを帯びるように湾曲していてもよい。本実施形態において、幅方向Ｗの中央部において、積層体１１０の複数の稜線部１１７の各々の曲率半径は、５μｍ以上２５μｍ以下である。稜線部１１７が丸みを帯びるように湾曲している場合、第１端面１１５における第１外層部１４１の厚さＴＥ１は、稜線部１１７を構成する湾曲面の第１端面１１５側の端部から、第１端面１１５における第１外側内部電極層１５１までの距離として測定される。
本実施形態においては、具体的には、第１端面１１５における第１外層部１４１の厚さＴＥ１は、長さ方向Ｌの中央部における第１外層部１４１の厚さＴＣ１の、１．５倍超である。
図２および図３に示すように、本実施形態においては、幅方向Ｗの中央部において、第１外部電極１２０のうち第１外側内部電極層１５１と接している部分の長さ方向Ｌにおける厚さＬＡ１は、第１外部電極１２０のうち第１主面１１１と接している部分の長さ方向Ｌにおける厚さＬＢ１より厚い。具体的には、第１外部電極１２０のうち第１外側内部電極層１５１と接している部分の長さ方向Ｌにおける厚さＬＡ１は、４μｍ以上である。
図２に示すように、第２外層部１４２は、複数の誘電体層１４０のうち、第２主面１１２を構成している。第２外側内部電極層１５２は、複数の内部電極層１５０のうち、第２外層部１４２と互いに隣接している。第２外側内部電極層１５２は、第２端面１１６において第２外部電極１３０と接している。
第２外側内部電極層１５２は、第２端面１１６に向かうにしたがって第２主面１１２から離れるように湾曲している。また、本実施形態において、第２主面１１２における稜線部１１７は比較的角張った形状を有している。このため、第２端面１１６における第２外層部１４２の厚さＴＥ２は、長さ方向Ｌの中央部における第２外層部１４２の厚さＴＣ２より厚い。
なお、第２主面１１２における稜線部１１７は、第２端面１１６における第２外層部１４２の厚さＴＥ２が、長さ方向Ｌの中央部における第２外層部１４２の厚さＴＣ２より厚くなっている限り、丸みを帯びるように湾曲していてもよい。稜線部１１７が丸みを帯びるように湾曲している場合、第２端面１１６における第２外層部１４２の厚さＴＥ２は、稜線部１１７を構成する湾曲面の第２端面１１６側の端部から、第２端面１１６における第２外側内部電極層１５２までの距離として測定される。
本実施形態においては、具体的には、第２端面１１６における第２外層部１４２の厚さＴＥ２は、長さ方向Ｌの中央部における第２外層部１４２の厚さＴＣ２の１．５倍超である。
図２および図４に示すように、本実施形態においては、幅方向Ｗの中央部において、第２外部電極１３０のうち第２外側内部電極層１５２と接している部分の長さ方向Ｌにおける厚さＬＡ２は、第２外部電極１３０のうち第２主面１１２と接している部分の長さ方向Ｌにおける厚さＬＢ２より厚い。具体的には、第２外部電極１３０のうち第２外側内部電極層１５２と接している部分の長さ方向Ｌにおける厚さＬＡ２は、４μｍ以上である。
第１外側内部電極層１５１から第２外側内部電極層１５２の間に位置する複数の誘電体層１４０の各々の厚さは、０．４μｍ以上５μｍ以下であることが好ましく、０．４μｍ以上２μｍ以下であることがより好ましい。
誘電体層１４０は、ＢａまたはＴｉを含むペロブスカイト型化合物で構成されている。誘電体層１４０を構成する材料としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物などが添加された材料を用いてもよい。誘電体層１４０を構成する材料の比誘電率は１０００以上である。
複数の内部電極層１５０の各々の厚さは、０．３μｍ以上１．０μｍ以下であることが好ましい。複数の内部電極層１５０の各々が誘電体層１４０を隙間なく覆っている被覆率は、５０％以上９５％以下であることが好ましい。
内部電極層１５０を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。内部電極層１５０は、誘電体層１４０に含まれる誘電体セラミックスと同一組成系の誘電体の粒子を含んでいてもよい。
図２および図５に示すように、第１外部電極１２０および第２外部電極１３０の各々は、下地電極層１６０と、めっき層１７０とを含んでいる。下地電極層１６０は、焼付け層、樹脂層および薄膜層の少なくとも１つを含んでおり、本実施形態において下地電極層１６０は、焼付け層で構成されている。下地電極層１６０の厚さは、幅方向Ｗの中央部かつ積層方向Ｔの中央部において、１０μｍ以上５０μｍ以下であることが好ましく、２５μｍ以下であることがより好ましく、１５μｍ以下であることがさらに好ましい。
焼付け層は、ガラスと金属とを含む。焼付け層を構成する金属材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。ガラスは、ＳｉおよびＺｎを含む。焼付け層は、積層された複数の層で構成されていてもよい。焼付け層としては、積層体１１０に導電性ペーストが塗布されて焼き付けられた層、または、内部電極層１５０と同時に焼成された層であってもよい。
図５に示すように、本実施形態においては、複数の角部１１８の各々には、下地電極層１６０は設けられていない。すなわち、複数の角部１１８の各々は、下地電極層１６０から露出している。
めっき層１７０は、下地電極層１６０上に配置されている。めっき層を構成する材料としては、Ｎｉ(ニッケル)、Ｃｕ(銅)、Ａｇ(銀)、Ｐｂ(白金)、Ａｕ(金)からなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｂとの合金などを用いることができる。
本実施形態において、めっき層１７０は、下地電極層１６０側に位置するニッケル層と、下地電極層１６０側とは反対側に位置するスズ層とを有している。具体的には、めっき層１７０は、ニッケルめっき層の上にスズめっき層が形成された２層構造である。
ニッケル層の平均厚さは、０．５μｍ以上１０μｍ以下であることが好ましく、４．５μｍ以下であることがより好ましく、３．７μｍ以下であることがさらに好ましい。スズ層の平均厚さは、０．５μｍ以上１０μｍ以下であることが好ましく、４．５μｍ以下であることがより好ましく、３．７μｍ以下であることがさらに好ましい。
図５に示すように、本実施形態においては、積層体１１０の複数の角部１１８の各々が下地電極層１６０から露出しているため、積層体１１０の複数の角部１１８の各々は、めっき層１７０によって直接被覆されている。
本実施形態に係る積層セラミック電子部品１００は、具体的には積層セラミックコンデンサである。本実施形態においては、積層セラミック電子部品１００は、長さ方向Ｌの寸法が３．２ｍｍ以下であり、幅方向Ｗの寸法は２．５ｍｍ以下であり、積層方向Ｔの寸法が２．５ｍｍ以下である。
次に、本発明の一実施形態に係る積層セラミック電子部品１００の製造方法について説明する。なお、以下に示す積層セラミック電子部品１００の製造方法は、製造過程の途中段階まで一括して加工処理をおこなうことでマザー積層体を製作し、その後にマザー積層体を分断して個片化し、個片化後の軟質積層体にさらに加工処理を施すことによって複数の積層セラミック電子部品１００を同時に大量に生産する方法である。
図７は、本発明の一実施形態に係る積層セラミック電子部品の製造方法を示すフローチャートである。図７に示すように、本発明の一実施形態に係る積層セラミック電子部品１００の製造方法は、圧縮前のマザー積層体２１０を形成する工程Ｓ１０と、圧縮する工程Ｓ２０と、研削工程Ｓ３０と、切断工程Ｓ４０と、焼成する工程Ｓ５０と、研磨する工程Ｓ６０と、外部電極形成工程Ｓ７０とを備えている。
図７に示すように、圧縮前のマザー積層体２１０を形成する工程Ｓ１０においては、まず、セラミックスラリーの調製Ｓ１１を行う。具体的には、セラミックス粉末、バインダ、樹脂および溶剤などが所定の配合比率で混合され、これによりセラミックスラリーが形成される。
次に、セラミックグリーンシートの形成Ｓ１２を行う。具体的には、セラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート上に成形されることにより、セラミックグリーンシートが形成される。
次に、マザーシートの形成Ｓ１３を行う。具体的には、セラミックグリーンシートに導電性ペーストが所定のパターンを有するようにスクリーン印刷法またはグラビア印刷法などを用いて印刷されることにより、セラミックグリーンシート上に所定の導電パターンが設けられたマザーシートが形成される。
なお、マザーシートとしては、導電パターンを有するマザーシートの他に、導電パターンが形成されていないセラミックグリーンシートも準備される。
次に、マザーシートの積層Ｓ１４を行う。これにより、圧縮前のマザー積層体が形成される。図８は、圧縮される前のマザー積層体を示す、積層セラミック電子部品の長さ方向Ｌに沿った断面図である。
図７および図８に示すように、圧縮前のマザー積層体２１０を形成する工程Ｓ１０は、マザーシートの積層Ｓ１４により、内層部２１１を形成する工程と、第１外層誘電体部２１２を形成する工程と、第２外層誘電体部２１３を形成する工程と、第１被研削部２１４を形成する工程と、第２被研削部２１５を形成する工程とを含んでいる。
内層部２１１を形成する工程においては、内部電極用導電性ペースト２５０が塗布された複数の誘電体シート２４０を積層する。具体的には、内部電極用導電性ペースト２５０の塗布により導電パターンが形成された複数のマザーシートが順次積層される。
第１外層誘電体部２１２を形成する工程においては、内層部２１１における積層方向Ｔの一方側に複数の誘電体シート２４０をさらに積層する。具体的には、導電パターンが形成されていない複数のマザーシートが順次積層される。
第２外層誘電体部２１３を形成する工程においては、積層方向Ｔの他方側に複数の誘電体シート２４０をさらに積層する。具体的には、導電パターンが形成されていない複数のマザーシートが順次積層される。
第１被研削部２１４を形成する工程においては、第１外層誘電体部２１２における積層方向Ｔの一方側に複数の誘電体シート２４０をさらに積層する。具体的には、具体的には、導電パターンが形成されていない複数のマザーシートが順次積層される。
第２被研削部２１５を形成する工程においては、第２外層誘電体部２１３における積層方向Ｔの他方側に複数の誘電体シート２４０をさらに積層する。具体的には、具体的には、導電パターンが形成されていない複数のマザーシートが順次積層される。
内層部２１１を形成する工程、第１外層誘電体部２１２を形成する工程と、第２外層誘電体部２１３を形成する工程と、第１被研削部２１４を形成する工程、および、第２被研削部２１５を形成する工程の順序は特に限定されない。たとえば、第１被研削部２１４を形成した後、第１被研削部２１４上に第１外層誘電体部２１２を形成し、次に、第１外層誘電体部２１２上に内層部２１１を形成し、次に、内層部２１１上に第２外層誘電体部２１３を形成し、次に、第２外層誘電体部２１３上に第２被研削部２１５を形成してもよい。
本実施形態においては、圧縮前のマザー積層体２１０を形成する工程Ｓ１０において、第１被研削部２１４および第２被研削部２１５の各々を構成する誘電体シート２４０の材料は、第１外層誘電体部２１２および第２外層誘電体部２１３の各々を構成する誘電体シート２４０の材料より硬い。誘電体シート２４０の材料の硬度は、誘電体シート２４０に含まれる樹脂量を変更する、または、バインダーの種類を変更することにより適宜設定することが可能である。具体的には、セラミックスラリーにおける、樹脂の配合量、または、バインダの種類を適宜変更することにより、誘電体シート２４０の材料の硬度すなわちマザーシートの硬度を設定することができる。なお、圧縮前のマザー積層体２１０を形成する工程Ｓ１０において、第１被研削部２１４および第２被研削部２１５の各々を構成する誘電体シート２４０の材料は、第１外層誘電体部２１２および第２外層誘電体部２１３を構成する誘電体シート２４０の材料と同一であってもよい。
図９は、圧縮された後のマザー積層体を示す、積層セラミック電子部品の長さ方向Ｌに沿った断面図である。
図７および図９に示すように、圧縮する工程Ｓ２０においては、圧縮前のマザー積層体２１０を、積層方向Ｔに沿ってプレスする。これにより、圧縮前のマザー積層体２１０を構成する内層部２１１、第１外層誘電体部２１２、第２外層誘電体部２１３、第１被研削部２１４、および、第２被研削部２１５の各々を構成するマザーシートが圧着されるとともに、圧縮前のマザー積層体２１０を構成する上記複数の部材が互いに圧着される。本実施形態においては、静水圧プレスによって圧縮前のマザー積層体２１０が圧縮される。
ここで、図８に示すように、マザー積層体２１０の内層部２１１は、内部電極用導電性ペースト２５０が密の部分と、疎の部分とを有している。内部電極用導電性ペースト２５０が疎の部分が、積層体１１０の第１端面１１５および第２端面１１６に対応する。圧縮前のマザー積層体２１０において、内部電極用導電性ペースト２５０は、誘電体シート２４０と比較して圧縮時の圧縮率が低い。このため、静水圧プレスによって圧縮前のマザー積層体２１０を圧縮したときに、内部電極用導電性ペースト２５０が疎の部分の圧縮率が、内部電極用導電性ペースト２５０が密の部分の圧縮率より高くなる。これにより、図９に示すように、当該疎の部分と対応する位置において、圧縮後のマザー積層体２１０の第１被研削部２１４および第２被研削部２１５には、複数の凹条部２１６が形成される。また、圧縮後のマザー積層体２１０の当該疎の部分においては、内部電極用導電性ペースト２５０が積層方向Ｔの中央部に向かって湾曲する。
本実施形態においては、圧縮後の第１被研削部２１４および圧縮後の第２被研削部２１５の各々の積層方向Ｔの厚さが、圧縮後のマザー積層体２１０の積層方向Ｔの厚さの１％以上１０％以下となるように調整される。
図１０は、圧縮された後に、一部が研削された状態のマザー積層体を示す、積層セラミック電子部品の長さ方向Ｌに沿った断面図である。
図７、図９および図１０に示すように、研削工程Ｓ３０においては、圧縮されたマザー積層体２１０の積層方向両側に位置する、第１被研削部２１４および第２被研削部２１５をそれぞれ研削することにより、平面状の第１主面１１１および平面状の第２主面１１２を形成する。すなわち、研削工程Ｓ３０においては、圧縮後のマザー積層体２１０において、第１被研削部２１４および第２被研削部２１５の各々に形成された複数の凹条部２１６の深さの寸法が、第１被研削部２１４および第２被研削部２１５の各々の厚さの寸法より小さくなるように、第１被研削部２１４および第２被研削部２１５が形成される。
第１被研削部２１４および第２被研削部２１５の各々は、平面研削盤を用いるなど公知の方法によって研削することができる。
図１１は、圧縮かつ研削された状態のマザー積層体から切り出された複数の積層体を示す、積層セラミック電子部品の長さ方向Ｌに沿った断面図である。
図７、図１０および図１１に示すように、切断工程Ｓ４０においては、第１主面１１１および上記積層方向Ｔにおいて第１主面１１１と相対する第２主面１１２が形成されたマザー積層体２１０から、積層体１１０を切り出す。具体的には、押し切りまたはダイシングによってマザー積層体２１０がマトリクス状に分断され、複数の軟質の積層体１１０に個片化される。本実施形態においては、内部電極用導電性ペースト２５０が積層方向の中央部に向かって湾曲している部分において、マザー積層体２１０が分断されて、第１端面１１５および第２端面１１６の各々が形成される。
図７に示すように、焼成する工程Ｓ５０においては、上記の軟質の積層体１１０を焼成する。具体的には、軟質の積層体が所定の温度に加熱され、これにより誘電体セラミックス材料が焼成される。焼成温度は、誘電体セラミックする材料の種類に応じて適宜設定され、たとえば、９００℃以上１３００℃以下の範囲内で設定される。
次に、図７に示すように、研磨する工程Ｓ６０において、積層体１１０の複数の角部１１８および複数の稜線部１１７を研磨する。具体的には、積層体１１０が、セラミック材料よりも硬度の高いメディアボールとともにバレルと呼ばれる小箱内に封入され、当該バレルを回転させることにより、積層体１１０の角部１１８および稜線部１１７の各々が角張った形状を有しつつ、稜線部１１７が所定の曲率半径を有する程度に、積層体１１０が研磨される。
なお、研磨する工程Ｓ６０は、焼成する工程Ｓ５０の前に実施してもよい。このとき、研磨する工程Ｓ６０においては、軟質の積層体１１０が、上記メディアボールとともにバレルに封入され、当該バレルを回転させることにより、稜線部１１７が所定の曲率半径を有する程度に、積層体１１０が研磨される。
次に、図１、図２および図７に示すように、外部電極形成工程Ｓ７０においては、第１外部電極１２０を形成し、かつ、第２外部電極１３０を形成する。第１外部電極１２０は、第１端面１１５から第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々にわたって形成される。第２外部電極１３０は、第２端面１１６から第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々にわたって形成される。
本実施形態においては、まず、第１外部電極１２０および第２外部電極１３０の各々の下地電極層１６０が、ディップ法により形成される。このとき、上記積層体１１０は、長さ方向Ｌが重力方向に沿うような状態、すなわち、第１端面１１５または第２端面１１６が下方を向いた状態で、導電性ペーストに浸漬される。本実施形態においては、このような状態で導電性ペーストが塗布されるため、図２に示すように、稜線部１１７に付近に塗布された導電性ペーストが、重力によって第１端面１１５または第２端面１１６の中央付近に流れ、かつ、表面張力によって第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４上に集まる。このように下地電極層１６０が形成されるため、複数の稜線部１１７近傍においては、下地電極層１６０および第１外部電極１２０が比較的薄くなっている。また、図３に示すように、本実施形態においては、上記のメカニズムと同様にして、複数の角部１１８の各々には下地電極層１６０が付着しない。
この後、マザー積層体２１０に塗布された導電性ペーストを焼き付ける。導電性ペーストは、有機溶剤と金属粒子とガラスとを含んでいる。本実施形態において、焼付け温度は、たとえば８４０℃である。
次に、図２に示すように、めっき処理により下地電極層１６０を覆うようにめっき層１７０が形成される。めっき層１７０が形成されることにより、第１外部電極１２０および第２外部電極１３０が構成される。なお、図３に示すように、複数の角部１１８においては、積層体１１０にめっき層１７０が直接被覆されている。複数の角部１１８上のめっき層１７０は、下地電極層１６０に被覆されためっき層１７０が延伸することで被覆される。
上記の一連の工程を経ることにより、図１から図６に示す積層セラミック電子部品１００が製造される。
ここで、比較例に係る積層セラミック電子部品について説明する。図１２は、比較例に係る積層セラミック電子部品の構成を示す断面図である。なお、図１２においては、図２と同一の断面視にて図示している。
図１２に示すように、比較例に係る積層セラミック電子部品９００においては、稜線部９１７は丸みを帯びており、比較的大きな曲率半径を有している。第１端面１１５における第１外層部９４１の厚さＴＥ９は、長さ方向Ｌの中央部における第１外層部９４１の厚さＴＣ９より薄くなっている。このため、稜線部９１７上に位置する第１外部電極１２０の厚さが薄い部分と、第１外側内部電極層１５１のうち第１端面１１５において第１外部電極１２０と接している部分とが、近接している。これにより、積層セラミック電子部品９００の外部に位置する水分が、稜線部９１７上の第１外部電極１２０が薄くなっている部分を介して第１外側内部電極層１５１に浸入しやすくなっている。
一方、本発明の一実施形態に係る積層セラミック電子部品１００においては、図２に示すように、第１端面１１５における第１外層部１４１の厚さＴＥ１は、長さ方向Ｌの中央部における第１外層部１４１の厚さＴＣ１より厚くなっている。このため、稜線部１１７上に位置する第１外部電極１２０の厚さが薄い部分と、第１外側内部電極層１５１のうち第１端面１１５において第１外部電極１２０と接している部分とが、比較的離れている。これにより、積層セラミック電子部品１００の外部に位置する水分が、第１外部電極１２０が薄くなっている部分を介して第１外側内部電極層１５１に浸入することが抑制されている。本実施形態においては、積層セラミック電子部品１００の耐湿性が向上している。
以下、さらに、本発明の一実施形態に係る積層セラミック電子部品１００において、ＰＣＢＴ(Pressure Cooker Bias Test)試験法による耐湿性を評価した実験例について説明する。本実験例で用いた各実施例に係る積層セラミック電子部品は、互いに、稜線部１１７の曲率半径、第１外部電極１２０のうち第１外側内部電極層１５１と接している部分の長さ方向Ｌの厚さＬＡ１、または、第２外部電極１３０のうち第２外側内部電極層１５２と接している部分の長さ方向Ｌの厚さＬＡ２が異なっている。
本実験例で用いた各実施例に係る積層セラミック電子部品のサイズは、長さ方向Ｌの寸法０．６ｍｍであり、幅方向Ｗの寸法０．３ｍｍであり、積層方向Ｔの寸法０．３ｍｍである。本実験例で用いた各実施例に係る積層セラミック電子部品のその他の構成および製造方法は、本発明の一実施形態に係る積層セラミック電子部品１００と同様である。
ＰＣＢＴ試験法においては、まず、各実施例に係る積層セラミック電子部品を所定の基板に実装した。このように実装された積層セラミック電子部品を、１２５℃、相対湿度９５％ＲＨの雰囲気を有する槽内に設置した。そして、槽内に設置した積層セラミック電子部品について、１Ｖの直流電圧を第１外部電極１２０と第２外部電極１３０との間に印加した状態で、７２時間維持した。このように処理された積層セラミック電子部品について、絶縁抵抗値を測定し、絶縁抵抗値が５０×１０6Ω以下となったものを「不良」とした。
上記ＰＣＢＴ試験法に基づく試験結果について下記表１に示す。表１においては、各実施例について１００個のサンプルを試験した結果、「不良」と判定された数を示している。
上記表１に示すように、稜線部の曲率半径が５μｍ以上２５μｍ以下、かつ、厚さＬＡ１および厚さＬＡ２が４μｍ以上である実施例１〜５、実施例９〜１１および実施例１３〜１５に係る積層セラミック電子部品は、稜線部の曲率半径が２５μｍ超である実施例６および７、および、厚さＬＡ１および厚さＬＡ２が４μｍ未満である実施例８および１２の各々と比較して、「不良」の数が少ない。このため、本発明の一実施形態に係る積層セラミック電子部品１００においては、稜線部の曲率半径が５μｍ以上２５μｍ以下、かつ、幅方向Ｗの中央部において、第１外部電極１２０のうち第１外側内部電極層１５１と接している部分の長さ方向Ｌにおける厚さＬＡ１および第２外部電極１３０のうち第２外側内部電極層１５２と接している部分の長さ方向Ｌにおける厚さＬＡ２の各々が、４μｍ以上であることが好ましいことがわかる。
上記のように、本発明の一実施形態に係る積層セラミック電子部品１００においては、積層体１１０が、第１外層部１４１と、第１外側内部電極層１５１と含んでいる。第１外層部１４１は、複数の誘電体層１４０のうち、第１主面１１１を構成している。第１外側内部電極層１５１は、複数の内部電極層１５０のうち、第１外層部１４１と互いに隣接している。第１外側内部電極層１５１は、第１端面１１５において第１外部電極１２０と接している。第１端面１１５における第１外層部１４１の厚さは、長さ方向Ｌの中央部における第１外層部１４１の厚さより厚い。これにより、積層セラミック電子部品１００の耐湿性を向上できる。
本実施形態においては、第１端面１１５における第１外層部１４１の厚さは、長さ方向Ｌの中央部における第１外層部１４１の厚さの、１．５倍超である。これにより、稜線部１１７から、第１端面１１５における第１外側内部電極層１５１までの距離を十分大きくすることができるため、水分が第１外側内部電極層１５１の界面に浸入することをさらに抑制できる。ひいては、積層セラミック電子部品１００の耐湿性を向上できる。
本実施形態においては、幅方向Ｗの中央部において、第１外部電極１２０のうち第１外側内部電極層１５１と接している部分の長さ方向Ｌにおける厚さは、第１外部電極１２０のうち第１主面１１１と接している部分の長さ方向Ｌにおける厚さより厚い。これにより、幅方向Ｗの中央部において、第１外部電極１２０のうち第１外側内部電極層１５１と接している部分の長さ方向Ｌにおける厚さが比較的厚くなっている。よって、長さ方向Ｌにおいて第１外部電極１２０を通って第１外側内部電極層１５１の界面に水分が浸入することを抑制でき、積層セラミック電子部品１００の耐湿性を向上できる。
本実施形態においては、幅方向Ｗの中央部において、積層体１１０の複数の稜線部１１７の各々の曲率半径は、５μｍ以上２５μｍ以下である。第１外部電極１２０のうち第１外側内部電極層１５１と接している部分の長さ方向Ｌにおける厚さは、４μｍ以上である。これにより、稜線部１１７の曲率半径を小さく抑えつつ、第１外部電極１２０の厚さを厚くできる。よって、稜線部１１７から、第１端面１１５における第１外側内部電極層１５１までの距離を大きくすることができ、積層セラミック電子部品１００に、所定の耐湿信頼性を付与することができる。
本実施形態においては、積層体１１０は、第２外層部１４２と、第２外側内部電極層１５２とをさらに含んでいる。第２外層部１４２は、複数の誘電体層１４０のうち、第２主面１１２を構成している。第２外側内部電極層１５２は、複数の内部電極層１５０のうち、第２外層部１４２と互いに隣接している。第２外側内部電極層１５２は、第２端面１１６において第２外部電極１３０と接している。第２端面１１６における第２外層部１４２の厚さは、長さ方向Ｌの中央部における第２外層部１４２の厚さより厚い。
これにより、幅方向Ｗの中央部において、第２外部電極１３０のうち第２外側内部電極層１５２と接している部分の長さ方向Ｌにおける厚さが比較的厚くなっている。よって、長さ方向Ｌにおいて第２外部電極１３０を通って第２外側内部電極層１５２の界面に水分が浸入することを抑制でき、積層セラミック電子部品１００の耐湿性をさらに向上できる。
本実施形態においては、第１外部電極１２０および第２外部電極１３０の各々は、焼付け層で構成される下地電極層１６０を含んでいる。これにより、簡便な方法で下地電極層１６０を形成することができる。
本実施形態においては、第１外部電極１２０および第２外部電極１３０の各々は、下地電極層１６０上に配置されためっき層１７０をさらに含んでいる。めっき層１７０は、下地電極層１６０側に位置するニッケル層と、下地電極層１６０側とは反対側に位置するスズ層とを有している。これにより、第１外部電極１２０および第２外部電極１３０の各々において、ニッケル層により、下地電極層１６０が積層セラミック電子部品１００を実装する際の半田によって浸食されることを防止できる。また、スズ層により、積層セラミック電子部品１００を実装する際の半田との濡れ性が向上し、積層セラミック電子部品１００の実装を容易にすることができる。
本実施形態においては、積層体１１０の複数の角部１１８の各々は、めっき層１７０によって直接被覆されている。これにより、積層体１１０の複数の角部１１８の外形の形状が、そのまま第１外部電極１２０および第２外部電極１３０の各々に反映される。すなわち、第１外部電極１２０および第２外部電極１３０の各々は、角部１１８に対応する部分において突出部が形成される。積層セラミック電子部品１００を基板に実装する際においては、上記突出部によって積層セラミック電子部品１００の起立が抑制されるため、第１外部電極１２０および第２外部電極１３０の一方が基板から離れて積層セラミック電子部品１００が起立した姿勢となる、いわゆるツームストーン現象の発生を抑制することができる。具体的には、積層セラミック電子部品１００が起立する方向に傾いたときに、上記突出部が、基板などから、当該起立を抑制する方向に力を受ける。これにより、ツームストーン現象の発生を抑制することができる。
本発明の一実施形態に係る積層セラミック電子部品１００の製造方法は、マザー積層体２１０を形成する工程と、圧縮する工程と、研削工程とを備えている。マザー積層体２１０を形成する工程は、第１被研削部２１４を形成する工程を含んでいる。第１被研削部２１４を形成する工程においては、第１外層誘電体部２１２における積層方向Ｔの一方側に複数の誘電体シート２４０をさらに積層する。圧縮する工程においては、マザー積層体２１０を、上記積層方向Ｔにプレスする。研削工程においては、圧縮されたマザー積層体２１０の、第１被研削部２１４を研削することにより、平面状の第１主面１１１を形成する。
これにより、第１端面１１５における第１外層部１４１の厚さは、長さ方向Ｌの中央部における第１外層部１４１の厚さより厚くなる。ひいては、積層セラミック電子部品１００の耐湿性を向上できる。
マザー積層体２１０を形成する工程において、第１被研削部２１４を構成する誘電体シート２４０の材料は、第１外層誘電体部２１２を構成する誘電体シート２４０の材料より硬い。
これにより、圧縮後の第１被研削部２１４が比較的硬くなり、第１被研削部２１４を研削したときに、稜線部１１７が丸みを帯びることを抑制することができる。そして、第１端面１１５における第１外層部１４１の厚さが比較的厚くなるため、積層セラミック電子部品１００の耐湿性を向上できる。
マザー積層体２１０を形成する工程は、第２外層誘電体部を形成する工程、および、第２被研削部を形成する工程をさらに含んでいる。第２外層誘電体部を形成する工程においては、積層方向Ｔの他方側に複数の誘電体シート２４０をさらに積層する。第２被研削部を形成する工程においては、第２外層誘電体部における積層方向Ｔの他方側に複数の誘電体シート２４０をさらに積層する。研削工程において、圧縮されたマザー積層体２１０の、第２被研削部を研削することにより、平面状の第２主面１１２を形成する。
これにより、第２被研削部２１５を研削したときに、稜線部が丸みを帯びることを抑制することができる。そして、第２端面１１６における第２外層部１４２の厚さが比較的厚くなるため、積層セラミック電子部品１００の耐湿性を向上できる。
上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００，９００ 積層セラミック電子部品、１１０ 積層体、１１１ 第１主面、１１２ 第２主面、１１３ 第１側面、１１４ 第２側面、１１５ 第１端面、１１６ 第２端面、１１７，９１７ 稜線部、１１８ 角部、１２０ 第１外部電極、１３０ 第２外部電極、１４０ 誘電体層、１４１，９４１ 第１外層部、１４２ 第２外層部、１５０ 内部電極層、１５１ 第１外側内部電極層、１５２ 第２外側内部電極層、１６０ 下地電極層、１７０ めっき層、２１０ マザー積層体、２１１ 内層部、２１２ 第１外層誘電体部、２１３ 第２外層誘電体部、２１４ 第１被研削部、２１５ 第２被研削部、２１６ 凹条部、２４０ 誘電体シート、２５０ 内部電極用導電性ペースト。
Claims (11)
- 積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含み、前記積層方向において相対する第１主面および第２主面と、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
前記第１端面から前記第１主面、前記第２主面、前記第１側面および前記第２側面の各々にわたって設けられた第１外部電極と、
前記第２端面から前記第１主面、前記第２主面、前記第１側面および前記第２側面の各々にわたって設けられた第２外部電極とを備え、
前記積層体は、前記複数の誘電体層のうちの前記第１主面を構成する第１外層部と、前記複数の内部電極層のうちの前記第１外層部と互いに隣接する第１外側内部電極層と含み、
前記第１外側内部電極層は、前記第１端面において前記第１外部電極と接しており、
前記第１端面における前記第１外層部の厚さは、前記長さ方向の中央部における前記第１外層部の厚さより厚い、積層セラミック電子部品。 - 前記第１端面における前記第１外層部の前記厚さは、前記長さ方向の中央部における前記第１外層部の厚さの、１．５倍超である、請求項１に記載の積層セラミック電子部品。
- 前記幅方向の中央部において、前記第１外部電極のうち前記第１外側内部電極層と接している部分の前記長さ方向における厚さは、前記第１外部電極のうち前記第１主面と接している部分の前記長さ方向における厚さより厚い、請求項１または請求項２に記載の積層セラミック電子部品。
- 前記幅方向の中央部において、前記積層体の複数の稜線部の各々の曲率半径は、５μｍ以上２５μｍ以下であり、前記第１外部電極のうち前記第１外側内部電極層と接している部分の前記長さ方向における厚さは、４μｍ以上である、請求項３に記載の積層セラミック電子部品。
- 前記積層体は、前記複数の誘電体層のうちの前記第２主面を構成する第２外層部と、前記複数の内部電極層のうちの前記第２外層部と互いに隣接する第２外側内部電極層とをさらに含み、
前記第２外側内部電極層は、前記第２端面において前記第２外部電極と接しており、
前記第２端面における前記第２外層部の厚さは、前記長さ方向の前記中央部における前記第２外層部の厚さより厚い、請求項１から請求項４のいずれか１項に記載の積層セラミック電子部品。 - 前記第１外部電極および前記第２外部電極の各々は、焼付け層で構成される下地電極層を含む、請求項１から請求項５のいずれか１項に記載の積層セラミック電子部品。
- 前記第１外部電極および前記第２外部電極の各々は、前記下地電極層上に配置されためっき層をさらに含み、
前記めっき層は、下地電極層側に位置するニッケル層と、前記下地電極層側とは反対側に位置するスズ層とを有している、請求項６に記載の積層セラミック電子部品。 - 前記積層体の複数の角部の各々は、前記めっき層によって直接被覆されている、請求項７に記載の積層セラミック電子部品。
- 内部電極用導電性ペーストが塗布された複数の誘電体シートを積層して内層部を形成する工程、前記内層部における積層方向の一方側に複数の誘電体シートをさらに積層して第１外層誘電体部を形成する工程、および、前記第１外層誘電体部における前記積層方向の一方側に複数の誘電体シートをさらに積層して第１被研削部を形成する工程を含む、圧縮前のマザー積層体を形成する工程と、
圧縮前の前記マザー積層体を、前記積層方向にプレスして圧縮する工程と、
圧縮された前記マザー積層体の、前記第１被研削部を研削することにより、平面状の第１主面を形成する、研削工程と、
前記第１主面および前記積層方向において前記第１主面と相対する第２主面が形成された前記マザー積層体から、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体を切り出す切断工程と、
前記積層体を焼成する工程と、
前記積層体の複数の角部および複数の稜線部を研磨する工程と、
前記第１端面から前記第１主面、前記第２主面、前記第１側面および前記第２側面の各々にわたって第１外部電極を形成し、かつ、前記第２端面から前記第１主面、前記第２主面、前記第１側面および前記第２側面の各々にわたって第２外部電極を形成する、外部電極形成工程とを備える、積層セラミック電子部品の製造方法。 - 圧縮前の前記マザー積層体を形成する工程において、前記第１被研削部を構成する誘電体シートの材料は、前記第１外層誘電体部を構成する誘電体シートの材料より硬い、請求項９に記載の積層セラミック電子部品の製造方法。
- 圧縮前の前記マザー積層体を形成する工程は、前記積層方向の他方側に複数の誘電体シートをさらに積層して第２外層誘電体部を形成する工程、および、前記第２外層誘電体部における前記積層方向の他方側に複数の誘電体シートをさらに積層して第２被研削部を形成する工程をさらに含み、
前記研削工程において、圧縮された前記マザー積層体の、前記第２被研削部を研削することにより、平面状の前記第２主面を形成する、請求項９に記載の積層セラミック電子部品の製造方法。
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