JP2006332285A

JP2006332285A - 積層セラミックコンデンサ及びその製造方法

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Publication number: JP2006332285A
Application number: JP2005152955A
Authority: JP
Inventors: Tatsuya Kojima; 達也小島
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2005-05-25
Filing date: 2005-05-25
Publication date: 2006-12-07
Also published as: TW200707484A; US7394644B2; CN1870190A; KR100822956B1; TWI299172B; KR20060121745A; US20060256504A1

Abstract

【課題】セラミック基体の寸法歪みを解消して実装時における装着不良を防止しながら、製造工程を簡略化し得、尚且つ、シートアタックを防止し得る積層セラミックコンデンサを提供する。
【解決手段】内部電極２１〜２ｎは、セラミック基体１の内部で厚さ方向Ｔに間隔を隔てて積層され、セラミック基体１の、長さ方向Ｌでみた両端部１６、１７に交互に導出されている。セラミック基体１は、厚さ方向Ｔに相対する両面１０１、１０２のうち一面１０１が平面状であり、この面１０１から最外側内部電極２ｎまでの距離について、長さ方向Ｌでみた端部１７における値Ｄｂが、長さ方向Ｌでみた中央部１８における値Ｄａよりも大きく、比Ｄｂ／Ｄａが２．１以下である。
【選択図】図１

Description

本発明は、積層セラミックコンデンサ及びその製造方法に関する。

一般に、積層セラミックコンデンサは、複数の内部電極がセラミック層を挟んで積層され、セラミック基体の両端部に交互に導出された構造となっている。このような積層セラミックコンデンサでは、セラミック基体の端部と中央部との間で、すなわち、積層方向でみて内部電極と余白領域とが交互に位置する部分と、内部電極のみが位置する部分との間で、内部電極の有無による段差が生じる。かかる段差は、セラミック基体の寸法歪みを招き、積層セラミックコンデンサの実装時における装着不良の原因となる。

上記段差の問題を解消するための技術としては、内部電極の周囲に段差吸収用のセラミックペーストを印刷する技術が知られている（特許文献１）。

しかし、内部電極の周囲に段差吸収用のセラミックペーストを印刷する場合、セラミックペーストを正確な印刷パターンで印刷しなければならず、高い印刷精度が要求される。このような工程を付加することは、製造工程の煩雑化を招く。

また、内部電極の周囲に段差吸収用のセラミックペーストを印刷する場合、シートアタックの問題を生じる。すなわち、セラミックペースト内の溶剤がグリーンシートとＰＥＴフィルムとの間にまで浸透し、グリーンシートがＰＥＴフィルムから剥離してしまう恐れがある。
特開２００１−３５８０３６号公報

本発明の課題は、セラミック基体の寸法歪みを解消して実装時における装着不良を防止しながら、製造工程を簡略化し得、尚且つ、シートアタックを防止し得る、積層セラミックコンデンサ及びその製造方法を提供することである。

＜積層セラミックコンデンサ＞
上述した課題を解決するため、本発明は、
「セラミック基体と、複数の内部電極とを備える積層セラミックコンデンサであって、
前記セラミック基体は、長さ方向、幅方向及び厚さ方向で定義される形状であり、
前記複数の内部電極は、前記セラミック基体の内部で厚さ方向に間隔を隔てて積層され、前記セラミック基体の、長さ方向でみた両端部に交互に導出されており、
前記セラミック基体は、厚さ方向に相対する両面のうち一面が平面状であり、前記一面から最外側内部電極までの距離について、長さ方向でみた端部における値Ｄｂが長さ方向でみた中央部における値Ｄａよりも大きく、比Ｄｂ／Ｄａが２．１以下である、
積層セラミックコンデンサ」
を提供する。

上述した本発明に係る積層セラミックコンデンサでは、複数の内部電極が、セラミック基体の内部で厚さ方向に間隔を隔てて積層され、セラミック基体の、長さ方向でみた両端部に交互に導出されている。従って、積層セラミックコンデンサの基本的構造が得られる。

更に、セラミック基体は、厚さ方向に相対する両面のうち一面が平面状であり、前記一面から最外側内部電極までの距離について、長さ方向でみた端部における値Ｄｂが長さ方向でみた中央部における値Ｄａよりも大きい。かかる構造によれば、セラミック基体の端部及び中央部の間に生じ得る内部電極の段差を吸収し、セラミック基体の寸法歪みを解消することができる。従って、積層セラミックコンデンサの実装時における装着不良（実装不良）を防止することができる。

しかも、上記構造によれば、積層セラミックコンデンサの製造工程において内部電極の周囲に段差吸収用のセラミックペーストを印刷する工程が不要となる。よって、積層セラミックコンデンサの製造工程が簡略化される。

更に、内部電極の周囲に段差吸収用のセラミックペーストを印刷する工程が不要であるから、シートアタックが防止される。

更に本発明では、セラミック基体の前記一面から最外側内部電極までの距離について、端部における値Ｄｂと中央部における値Ｄａとの比Ｄｂ／Ｄａを２．１以下としてある。比Ｄｂ／Ｄａを２．１以下とすれば、積層セラミックコンデンサにおける実装不良の発生率及びデラミネーションの発生率を、低い値に抑えることができる。

＜積層セラミックコンデンサの製造方法＞
更に、本発明は、
「第１のセラミックグリーンシートの一面に複数の内部電極層を、互いに余白領域を隔てて形成し、前記第１のセラミックグリーンシートを複数備えたシート積層体を作製する積層セラミックコンデンサの製造方法であって、
一面に段差吸収層が形成され、内部電極層を有しない第２のセラミックグリーンシートを用意し、
前記複数の第１のセラミックグリーンシートの外側に前記第２のセラミックグリーンシートを少なくとも一層備えたシート積層体を、その積層方向でみて内部電極層と余白領域とが交互に位置する部分に段差吸収層を重ねるように作製する
積層セラミックコンデンサの製造方法」
を提供する。

上述した本発明に係る積層セラミックコンデンサの製造方法では、第１のセラミックグリーンシートの一面に複数の内部電極層を、互いに余白領域を隔てて形成し、前記第１のセラミックグリーンシートを複数備えたシート積層体を作製する。従って、積層セラミックコンデンサの基本的構造が得られることになる。

本発明の特徴としては、一面に段差吸収層が形成され、内部電極層を有しない第２のセラミックグリーンシートを用意する。更に、前記複数の第１のセラミックグリーンシートの外側に前記第２のセラミックグリーンシートを少なくとも一層備えたシート積層体を、その積層方向でみて内部電極層と余白領域とが交互に位置する部分に段差吸収層を重ねるように作製する。かような段差吸収構造によれば、積層方向でみて内部電極層のみが位置する部分と、内部電極層と余白領域とが交互に位置する部分との間に生じ得る段差を吸収することができる。従って、シート積層体を裁断して得られるセラミック基体の寸法歪みを解消することができる。よって、積層セラミックコンデンサの実装時における装着不良を防止することができる。

しかも、上記段差吸収構造によれば、第１のセラミックグリーンシートの一面で内部電極層の周囲に段差吸収用のセラミックペーストを印刷する工程が不要となる。よって、積層セラミックコンデンサの製造工程が簡略化される。

更に、第１のセラミックグリーンシートの一面で内部電極層の周囲に段差吸収用のセラミックペーストを印刷する工程が不要であるから、シートアタックが防止される。

以上述べたように、本発明によれば、セラミック基体の寸法歪みを解消して実装時における装着不良を防止しながら、製造工程を簡略化し得、尚且つ、シートアタックを防止し得る、積層セラミックコンデンサ及びその製造方法を提供することができる。

＜積層セラミックコンデンサ＞
図１は本発明に係る積層セラミックコンデンサの一実施形態を示す断面図、図２は図１の２−２線に沿った端面図である。図示のように、本発明に係る積層セラミックコンデンサは、セラミック基体１と、ｎ層の内部電極２１〜２ｎとを備える。

セラミック基体１は、例えばチタン酸バリウムを主成分とする誘電体材料などで構成される。セラミック基体１は、長さ方向Ｌ、幅方向Ｗ及び厚さ方向Ｔで定義される形状である。具体的には、セラミック基体１は、長さ方向Ｌ、幅方向Ｗ及び厚さ方向Ｔを有する略直方体形状となっている。セラミック基体１の寸法について数値例を挙げると、長さ寸法、幅寸法及び厚さ寸法が、それぞれ、３．２ｍｍ、１．６ｍｍ及び１．６ｍｍである。

長さ方向Ｌでみたセラミック基体１の両端面１６０、１７０には、端子電極４１、４２が設けられている。端子電極４１、４２は、例えば、Ｓｎを主成分とする外層、Ｎｉを主成分とする中間層及びＣｕを主成分とする下地層からなる多層構造で構成することができる。

内部電極２１〜２ｎは、セラミック基体１の内部で厚さ方向Ｔに間隔を隔てて積層されている。詳しくは、内部電極２１〜２ｎは、それぞれ、厚さ方向Ｔに垂直な平面で見て長さ方向Ｌ及び幅方向Ｗを有する長方形状となっており、誘電体層を挟んで積層されている。

更に、内部電極２１〜２ｎは、長さ方向Ｌでみたセラミック基体１の両端部１６、１７に交互に導出されている。まず、内部電極２１は、長さ方向Ｌでみた一端が、セラミック基体１の端面１６０に導出され、端子電極４１に接続されており、長さ方向Ｌでみた他端が、セラミック基体１のもう一つの端面１７０から長さ方向Ｌに間隔を隔てている。次の内部電極２２は、長さ方向Ｌでみた一端が、セラミック基体１の端面１６０から長さ方向Ｌに間隔を隔てており、長さ方向Ｌでみた他端が、セラミック基体１の端面１７０に導出され、端子電極４２に接続されている。残りの内部電極２３〜２ｎについても同様である。このような内部電極の導出構造により、長さ方向Ｌでみたセラミック基体１の両端部１６、１７では、積層方向Ｔでみて内部電極と余白領域とが交互に位置することになる。また、長さ方向Ｌでみたセラミック基体１の中央部１８では、積層方向Ｔでみて内部電極のみが位置することになる。

内部電極２１〜２ｎは、例えばＮｉまたはＣｕなどで構成される。内部電極２１〜２ｎの層厚Ｔ１及び層数ｎは、任意の値に設定される。また、セラミック基体１の中央部１８でみて内部電極間に挟まれる誘電体層の層厚Ｔ２（図１参照）も、任意の値に設定される。
数値例を挙げれば、内部電極の層数ｎは４００、内部電極の層厚Ｔ１は１．０μｍ、誘電体層の層厚Ｔ２は１．０μｍに設定することができる。

セラミック基体１及び内部電極２１〜２ｎの基本的構成は、以上説明した通りである。次に、本発明の特徴的構成について説明する。

セラミック基体１は、厚さ方向Ｔに相対する両面１０１、１０２のうち一面１０１が平面状となっている。平面状とは、積層セラミックコンデンサの実装時に装着不良を生じるか否かの観点からみて平面状である旨、解釈できる。

更に、セラミック基体１は、面１０１から最外側内部電極２ｎまでの距離について、長さ方向Ｌでみた端部１７における値Ｄｂが、長さ方向Ｌでみた中央部１８における値Ｄａよりも大きくなっている。詳しく説明すると、中央部１８では、当該内部電極２ｎが、面１０１から厚さ方向Ｔでみてほぼ一定の位置となっている。端部１７では、内部電極２ｎは、厚さ方向Ｔでみて、中央部１８での位置よりも高い位置となっており、値Ｄｂは、端面１７０付近でみた値である。

更に、値Ｄｂと値Ｄａとの比Ｄｂ／Ｄａが２．１以下となっている。従って、比Ｄｂ／Ｄａの範囲について整理すると、次の通りである。
１＜Ｄｂ／Ｄａ≦２．１（１）

図示実施形態では、セラミック基体１のもう一つの面１０２も平面状となっている。更に、この面１０２から最外側内部電極２１までの距離についても、長さ方向Ｌでみた端部１６における値が、長さ方向Ｌでみた中央部１８における値よりも大きくなっている。詳細については、面１０１から内部電極２ｎまでの距離と同様であり、重複説明を省略する。

図１及び図２を参照して説明したように、本発明に係る積層セラミックコンデンサでは、内部電極２１〜２ｎが、セラミック基体１の内部で厚さ方向Ｔに間隔を隔てて積層され、長さ方向Ｌでみたセラミック基体１の両端部１６、１７に交互に導出されている。従って、積層セラミックコンデンサの基本的構造が得られる。

更に、セラミック基体１は、厚さ方向Ｔに相対する両面１０１、１０２のうち一面１０１が平面状であり、この面１０１から最外側内部電極２ｎまでの距離について、長さ方向Ｌでみた端部１７における値Ｄｂが、長さ方向Ｌでみた中央部１８における値Ｄａよりも大きい。かかる構造によれば、セラミック基体１の端部１７及び中央部１８の間に生じ得る内部電極２１〜２ｎの段差を吸収し、セラミック基体１の寸法歪みを解消することができる。従って、積層セラミックコンデンサの実装時における装着不良（実装不良）を防止することができる。

しかも、上記構造によれば、積層セラミックコンデンサの製造工程において内部電極２１〜２ｎの周囲に段差吸収用のセラミックペーストを印刷する工程が不要となる。よって、積層セラミックコンデンサの製造工程が簡略化される。

更に、内部電極２１〜２ｎの周囲に段差吸収用のセラミックペーストを印刷する工程が不要であるから、シートアタックが防止される。

更に本発明では、セラミック基体の面１０１から最外側内部電極２ｎまでの距離について、端部１７における値Ｄｂと中央部１８における値Ｄａとの比Ｄｂ／Ｄａを２．１以下としてある。比Ｄｂ／Ｄａを２．１以下とすれば、積層セラミックコンデンサにおける実装不良の発生率及びデラミネーションの発生率を、低い値に抑えることができる。

以下、表１〜表４を参照し、実験データを挙げて説明する。表では、各サンプルＮｏごとに、内部電極層の層数ｎ、内部電極の層厚Ｔ１、誘電体層の層厚Ｔ２、内部電極の層厚Ｔ１と誘電体層の層厚Ｔ２との比Ｔ１／Ｔ２、外装厚み、セラミック基体の中央部における値Ｄａ、端部における値Ｄｂ、端部の値Ｄｂと中央部の値Ｄａとの比Ｄｂ／Ｄａ、太鼓化率、実装不良の発生率、及び、デラミネーションの発生率を示す。太鼓化率とは、チップの変形度を表すものであり、数値が大きいほど変形が大きく、実装不良を発生させやすい。また、実装不良の発生率及びデラミネーションの発生率とは、各サンプルＮｏごとに、１０００００個の積層セラミックコンデンサを作製したときの実装不良の発生率及びデラミネーションの発生率を示している。

まず、表１は、値Ｄａを２００μｍ、内部電極層の層厚Ｔ１を１．５μｍとしたときの実験データである。

表１を参照すると、比Ｄｂ／Ｄａが２．１０以下の領域では、実装不良の発生率が５０ｐｐｍ以下に抑えられる。また、デラミネーションの発生率も０．３％以下に抑えられる。

これに対し、比Ｄｂ／Ｄａが２．１０を超えると、実装不良の発生率が５０ｐｐｍを超え、急激に増大する。また、デラミネーションの発生率も０．３％を超え、急激に増大する。例えば、比Ｄｂ／Ｄａが３．５０のとき、実装不良の発生率は３０００ｐｐｍとなり、デラミネーションの発生率は３．０％となる。

次に、表２は、値Ｄａを２００μｍ、内部電極層の層厚Ｔ１を１．０μｍとしたときの実験データである。

表２を参照すると、比Ｄｂ／Ｄａが２．１０以下の領域では、実装不良の発生率が５０ｐｐｍ以下に抑えられる。また、デラミネーションの発生率も０．３％以下に抑えられる。

これに対し、比Ｄｂ／Ｄａが２．１０を超えると、実装不良の発生率が５０ｐｐｍを超え、急激に増大する。また、デラミネーションの発生率も０．３％を超え、急激に増大する。例えば、比Ｄｂ／Ｄａが３．００のとき、実装不良の発生率は８００ｐｐｍとなり、デラミネーションの発生率は１．２％となる。

次に、表３は、値Ｄａを１００μｍ、内部電極層の層厚Ｔ１を１．５μｍとしたときの実験データである。

表３を参照すると、比Ｄｂ／Ｄａが２．１０以下の領域では、実装不良の発生率が５０ｐｐｍ以下に抑えられる。また、デラミネーションの発生率も０．３％以下に抑えられる。

これに対し、比Ｄｂ／Ｄａが２．１０を超えると、実装不良の発生率が５０ｐｐｍを超え、急激に増大する。また、デラミネーションの発生率も０．３％を超え、急激に増大する。例えば、比Ｄｂ／Ｄａが２．４０のとき、実装不良の発生率は８０ｐｐｍとなり、デラミネーションの発生率は０．４％となる。

最後に、表４は、値Ｄａを１００μｍ、内部電極層の層厚Ｔ１を１．０μｍとしたときの実験データである。

表４を参照すると、比Ｄｂ／Ｄａが２．１０以下の領域では、実装不良の発生率が５０ｐｐｍ以下に抑えられる。また、デラミネーションの発生率も０．３％以下に抑えられる。

これに対し、比Ｄｂ／Ｄａが２．１０を超えると、実装不良の発生率が５０ｐｐｍを超え、急激に増大する。また、デラミネーションの発生率も０．３％を超え、急激に増大する。例えば、比Ｄｂ／Ｄａが２．４０のとき、実装不良の発生率は１００ｐｐｍとなり、デラミネーションの発生率は０．５％となる。

以上、表１〜表４の実験データから、比Ｄｂ／Ｄａの上限値を２．１０に設定できることが理解されよう。

なお、比Ｄｂ／Ｄａの下限値については、実質上、比Ｄｂ／Ｄａ＞１であると考えられる。本発明は、少なくとも１つの内部電極の周囲に段差吸収用のセラミックペーストを印刷しない構成を前提としたものであり、値Ｄｂは値Ｄａよりも大きい。

＜積層セラミックコンデンサの製造方法＞
次に、本発明に係る積層セラミックコンデンサの製造方法の一実施形態について説明する。この実施形態は、図１及び図２に示した積層セラミックコンデンサの製造方法に係る。

図３は本発明に係る積層セラミックコンデンサの製造方法の一実施形態に含まれるステップを示す図、図４は図３の４−４線に沿った端面図である。図３及び図４を参照すると、第１のセラミックグリーンシート（未焼成セラミックシート）１１が、支持体９１の一面に付着されている。第１のセラミックグリーンシート１１は、セラミック粉末、溶剤及びバインダなどを混合したセラミックペーストで構成され、一定の厚さとなっている。第１のセラミックグリーンシート１１の厚さは、例えば１．５μｍである。また、支持体９１は、適当な可撓性プラスチックフィルムで構成される。

次に、図３及び図４に示すように、第１のセラミックグリーンシート１１の一面に複数の内部電極層２０を形成する。これらの内部電極層２０は、第１のセラミックグリーンシート１１の面上で互いに長さ方向Ｌに余白領域Ｓ１を隔て、かつ、幅方向Ｗに余白領域Ｓ２を隔てるように形成される。詳しく説明すると、内部電極層２０は、それぞれ、長さ方向Ｌ及び幅方向Ｗを有する長方形状となっており、長さ方向Ｌでみた長さＬ０は例えば６．０ｍｍ、幅方向Ｗでみた幅Ｗ０は例えば１．２ｍｍとなっている。これらの内部電極層２０は、長さ方向Ｌ及び幅方向Ｗに沿って行列状に配置されている。余白領域Ｓ１は、幅方向Ｗに延びる帯状の領域であり、長さ方向Ｌでみた幅Ｌ１は例えば０．４ｍｍとなっている。また、余白領域Ｓ２は、長さ方向Ｌに延びる帯状の領域であり、幅方向Ｗでみた幅Ｗ２は例えば０．４ｍｍとなっている。

このような内部電極層２０は、導体粉末、溶剤及びバインダなどを混合した導体ペーストを、所定パターンで印刷することにより形成される。印刷手法としては、スクリーン印刷法、グラビア印刷法またはオフセット印刷法などが挙げられる。内部電極層２０の層厚については、先述した通りである。

図５は、図３及び図４に示した積層セラミックコンデンサの製造方法に含まれるもう一つのステップを示す図、図６は図５の６−６線に沿った端面図である。図５及び図６を参照すると、第２のセラミックグリーンシート１２が、支持体９２の一面に付着されている。第２のセラミックグリーンシート１２は、第１のセラミックグリーンシート１１と同様なセラミックペーストで構成され、一定の厚さとなっている。第２のセラミックグリーンシート１２の厚さは、例えば１．５μｍである。

次に、図５及び図６に示すように、第２のセラミックグリーンシート１２の一面に段差吸収層１４を形成する。段差吸収層１４は、長さ方向Ｌでみて、図３及び図４に示した余白領域Ｓ１と、追加的領域Ｓ３とを含むパターンで形成される。追加的領域Ｓ３は、長さ方向Ｌに隣り合う余白領域Ｓ１の間にそれぞれ設けられ、幅方向Ｗに延びる帯状の領域である。追加的領域Ｓ３は、長さ方向Ｌでみて余白領域Ｓ１と同じ幅Ｌ１を有する。追加的領域Ｓ３と余白領域Ｓ１との間の間隔Ｌ２は、例えば２．８ｍｍである。

また、段差吸収層１４は、幅方向Ｗでみて、図３に示した余白領域Ｓ２を含むパターンで形成される。

このような段差吸収層１４は、セラミックペーストを所定のパターンで印刷することにより形成される。印刷手法としては、スクリーン印刷法、グラビア印刷法またはオフセット印刷法などが挙げられる。段差吸収層１４は、基本的には、第２のセラミックグリーンシート１２と同様な構成のセラミックペーストで構成される。

段差吸収層１４の層厚は、積層セラミックコンデンサの製造工程における各種数値、例えば、段差吸収層を有する第２のセラミックグリーンシートの積層数、内部電極層の層厚及び層数などを考慮して定められる。段差吸収層の層厚について数値例を挙げると、段差吸収層を有する第２のセラミックグリーンシートの積層数が４０、内部電極層の層厚および層数がそれぞれ１．０μｍ、４００のとき、段差吸収層の層厚を３．０μｍとすることができる。

図３、図４に示したステップ及び図５、図６に示したステップの間で時間的な順序関係は任意である。例えば、図３、図４のステップを行った後に図５、図６のステップを行ってもよいし、図５、図６のステップを行った後に図３、図４のステップを行ってもよい。または、図３、図４のステップと、図５、図６のステップとを同時に行ってもよい。

次に、図７に示すように、複数層（ｎ層）の第１のセラミックグリーンシート１１の外側に第２のセラミックグリーンシート１２を少なくとも一層備えたシート積層体を作製する。詳しくは、内部電極層２０及び余白領域Ｓ１が備えられた第１のセラミックグリーンシート１１を、単位層６１〜６ｎとしてシート積層体を作製する。更にこれらの単位層６１〜６ｎに加え、段差吸収層１４が備えられた第２のセラミックグリーンシート１２を、上層単位層５１〜５ｍ及び下層単位層７１〜７ｍとしてシート積層体を作製する。上層単位層５１〜５ｍ及び下層単位層７１〜７ｍは、それぞれ、単位層６１〜６ｎから積層方向Ｔでみて、上層及び下層に位置する。

シート積層体の作製において、単位層６１〜６ｎは、長さ方向Ｌでみた位置を交互にずらして配置される。具体的には、単位層６１〜６ｎは、積層方向Ｔでみて内部電極層２０のみが位置する部分８１のほかに、内部電極層２０と余白領域Ｓ１とが交互に位置する部分８２が生じるように配置される。更に具体的には、積層方向Ｔでみて内部電極層２０のみが位置する部分８１は、長さ方向Ｌでみた内部電極層２０の両端部に在る。積層方向Ｔでみて内部電極層２０と余白領域Ｓ１とが交互に位置する部分８２は、長さ方向Ｌでみた内部電極層２０の中央部に在る。

上層単位層５１〜５ｍは、長さ方向Ｌ及び幅方向Ｗに関し、単位層６１〜６ｎの位置に基づいて配置される。具体的に、長さ方向Ｌに関する配置位置について説明すると、上層単位層５１〜５ｍは、積層方向Ｔでみて内部電極層２０と余白領域Ｓ１とが交互に位置する部分８２に段差吸収層１４を重ねるような位置に配置される。また、幅方向Ｗに関する配置位置について説明すると、上層単位層５１〜５ｍは、幅方向Ｗでみた内部電極層２０の間の余白領域Ｓ２（図３参照）に段差吸収層１４を重ねるような位置に配置される。

下層単位層７１〜７ｍも、長さ方向Ｌ及び幅方向Ｗに関し、単位層６１〜６ｎの位置に基づいて配置される。詳細については、上層単位層５１〜５ｍと同様であり、重複説明を省略する。

図示実施形態では、シート積層体を作製するための手法として、内部電極層２０を備えた第１のセラミックグリーンシート１１を単位層６１〜６ｎとして用意し、段差吸収層１４を備えた第２のセラミックグリーンシート１２を上層単位層５１〜５ｍ及び下層単位層７１〜７ｍとして用意した後、これらの単位層５１〜５ｍ、６１〜６ｎ及び７１〜７ｍを順次に積層台９３上で積層する手法が採用されているが、本発明は、かかる手法に限定されない。例えば、上層単位層５１〜５ｍの一次積層体、単位層６１〜６ｎの一次積層体及び下層単位層７１〜７ｍの一次積層体を作製した後、これらの一次積層体を積層してシート積層体を作製する手法を採用してもよい。また、セラミックグリーンシートの形成工程や、内部電極層及び段差吸収層の印刷工程などを、必要な回数だけ可撓性支持体上で繰り返することによりシート積層体を作製する手法を採用してもよい。

このようにして得られたシート積層体を加圧した後、一チップ領域に裁断すると、積層グリーンチップが得られる。更に脱バインダ、焼成及び端子電極形成等の工程を行うと、図１及び図２に示した積層セラミックコンデンサが得られる。

本発明に係る積層セラミックコンデンサの製造方法においては、図３及び図４に示すように、第１のセラミックグリーンシート１１の一面に複数の内部電極層２０を、互いに余白領域Ｓ１を隔てて形成する。更に、図７に示すように、第１のセラミックグリーンシート１１を複数層（ｎ層）備えたシート積層体を作製する。従って、積層セラミックコンデンサの基本的構造が得られることになる。

本発明の特徴としては、図５及び図６に示すように、一面に段差吸収層１４が形成され、内部電極層を有しない第２のセラミックグリーンシート１２を用意する。更に、図７に示すように、複数層の第１のセラミックグリーンシート１１の外側に第２のセラミックグリーンシート１２を少なくとも一層備えたシート積層体を、その積層方向Ｔでみて内部電極層２０と余白領域Ｓ１とが交互に位置する部分８２に段差吸収層１４を重ねるように作製する。

かような段差吸収構造によれば、積層方向Ｔでみて内部電極層２０のみが位置する部分８１と、内部電極層２０と余白領域Ｓ１とが交互に位置する部分８２との間に生じ得る段差を吸収することができる。従って、シート積層体を裁断して得られるセラミック基体の寸法歪みを解消することができる。よって、積層セラミックコンデンサの実装時における装着不良を防止することができる。

しかも、上記段差吸収構造によれば、第１のセラミックグリーンシート１１の一面で内部電極層２０の周囲に段差吸収用のセラミックペーストを印刷する工程が不要となる。よって、積層セラミックコンデンサの製造工程が簡略化される。

更に、第１のセラミックグリーンシート１１の一面で内部電極層２０の周囲に段差吸収用のセラミックペーストを印刷する工程が不要であるから、シートアタックが防止される。

図７を参照すると、図示実施形態では、シート積層体の構成として、第２のセラミックグリーンシート１２が複数層の第１のセラミックグリーンシート１１からみて上層及び下層の両方に備えられた構成が採用されているが、本発明は、かかる構成に限定されない。この点については、例えば、第２のセラミックグリーンシート１２が複数層の第１のセラミックグリーンシート１１からみて下層にしか備えられていない構成でも、同様な作用効果が得られることから明らかであろう。

また、図示実施形態では、シート積層体の構成として、第２のセラミックグリーンシート１２が複数層備えられた構成が採用されているが、本発明は、そのような構成に限定されることはなく、第２のセラミックグリーンシート１２の層数は任意である。この点については、例えば、第２のセラミックグリーンシート１２が一層しか備えられていない構成でも、基本的な作用効果が得られることから明らかであろう。

本発明に係る積層セラミックコンデンサの一実施形態を示す断面図である。図１の２−２線に沿った端面図である。本発明に係る積層セラミックコンデンサの製造方法の一実施形態に含まれるステップを示す図である。図３の４−４線に沿った端面図である。図３及び図４に示した積層セラミックコンデンサの製造方法に含まれるもう一つのステップを示す図である。図５の６−６線に沿った端面図である。図３、図４に示したステップ及び図５、図６に示したステップの後のステップを示す図である。

符号の説明

１セラミック基体
２１〜２ｎ内部電極層

Claims

セラミック基体と、複数の内部電極とを備える積層セラミックコンデンサであって、
前記セラミック基体は、長さ方向、幅方向及び厚さ方向で定義される形状であり、
前記複数の内部電極は、前記セラミック基体の内部で厚さ方向に間隔を隔てて積層され、前記セラミック基体の、長さ方向でみた両端部に交互に導出されており、
前記セラミック基体は、厚さ方向に相対する両面のうち一面が平面状であり、前記一面から最外側内部電極までの距離について、長さ方向でみた端部における値Ｄｂが長さ方向でみた中央部における値Ｄａよりも大きく、比Ｄｂ／Ｄａが２．１以下である、
積層セラミックコンデンサ。
第１のセラミックグリーンシートの一面に複数の内部電極層を、互いに余白領域を隔てて形成し、前記第１のセラミックグリーンシートを複数備えたシート積層体を作製する積層セラミックコンデンサの製造方法であって、
一面に段差吸収層が形成され、内部電極層を有しない第２のセラミックグリーンシートを用意し、
前記複数の第１のセラミックグリーンシートの外側に前記第２のセラミックグリーンシートを少なくとも一層備えたシート積層体を、その積層方向でみて内部電極層と余白領域とが交互に位置する部分に段差吸収層を重ねるように作製する
積層セラミックコンデンサの製造方法。