KR100822956B1 - 적층 세라믹 콘덴서 및 그 제조방법 - Google Patents

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Abstract

세라믹 기체(基體)는, 길이 방향, 폭 방향 및 두께 방향으로 정의되는 형상이다. 복수의 내부 전극은, 세라믹 기체의 내부에서 두께 방향으로 간격을 두고 적층되어, 세라믹 기체의, 길이 방향에서 본 양 끝단부에 교대로 도출되고 있다. 세라믹 기체는, 두께 방향으로 마주 대하는 양면중의 한 면이 평면형상이며, 한 면으로부터 가장 바깥측 내부 전극까지의 거리에 대하여, 길이 방향에서 본 끝단부에 있어서의 값 Db가 길이 방향에서 본 중앙부에 있어서의 값 Da보다 크고, 비 Db/Da가 2.1 이하이다.

Description

적층 세라믹 콘덴서 및 그 제조방법{LAMINATED CERAMIC CAPACITOR AND MANUFACTURING METHOD THEREFOR}
도 1은 본 발명에 관한 적층 세라믹 콘덴서의 하나의 실시형태를 나타내는 단면도이다.
도 2는 도 1의 2-2선에 따른 단면도이다.
도 3은 본 발명에 관한 적층 세라믹 콘덴서의 제조방법의 하나의 실시형태에 포함되는 단계를 나타내는 평면도이다.
도 4는 도 3의 4-4선에 따른 단면도이다.
도 5는 도 3 및 도 4에 나타낸 적층 세라믹 콘덴서의 제조방법에 포함되는 또 하나의 단계를 나타내는 평면도이다.
도 6은 도 5의 6-6선에 따른 단면도이다.
도 7은 도 3, 도 4에 나타낸 단계 및 도 5, 도 6에 나타낸 단계후의 단계를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 세라믹 기체 21∼2n : 내부 전극
11 : 제 1 세라믹 그린 시트 12 : 제 2 세라믹 그린 시트
14 : 단차 흡수층 16, 17 : 끝단부
18 : 중앙부 20 : 내부 전극층
61∼6n : 단위층 51∼5m : 상층 단위층
71∼7m : 하층 단위층 S1, S2 : 여백 영역
본 발명은, 적층 세라믹 콘덴서 및 그 제조 방법에 관한 것이다.
일반적으로, 적층 세라믹 콘덴서는, 복수의 내부 전극이 세라믹층을 사이에 두고 적층되어, 세라믹 기체(基體)의 양 끝단부에 교대로 도출(導出)된 구조로 되어 있다. 이러한 적층 세라믹 콘덴서에서는, 세라믹 기체의 끝단부와 중앙부의 사이에서, 즉, 적층 방향에서 봤을 때 내부 전극과 여백 영역이 교대로 위치하는 부분과, 내부 전극만이 위치하는 부분의 사이에서, 내부 전극의 유무에 의한 단차가 생긴다. 이러한 단차는, 세라믹 기체의 치수 변형을 초래하여, 적층 세라믹 콘덴서의 실장(實裝)시에 있어서의 장착 불량의 원인이 된다.
상기 단차의 문제를 해소하기 위한 기술로서는, 내부 전극의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 기술이 알려져 있다(일본 특허공개공보 2001-358036호를 참조).
그러나, 내부 전극의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄할 경우, 세라믹 페이스트를 정확한 인쇄 패턴으로 인쇄해야만 하므로, 높은 인쇄 정밀도가 요구된다. 이러한 공정을 부가하는 것은, 제조 공정의 번잡화를 초래한다.
또한, 내부 전극의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄할 경우, 시트 어택의 문제를 발생시킨다. 즉, 세라믹 페이스트내의 용제가 그린 시트와 PET 필름과의 사이에까지 침투하여, 그린 시트가 PET 필름으로부터 박리해 버릴 우려가 있다.
본 발명의 과제는, 세라믹 기체의 치수의 변형을 해소하여 실장시에 있어서의 장착 불량을 방지하면서, 제조 공정을 간략화할 수 있고, 또한, 시트 어택을 방지할 수 있는, 적층 세라믹 콘덴서 및 그 제조방법을 제공하는 것이다.
<적층 세라믹 콘덴서>
상술한 과제를 해결하기 위해서, 본 발명에 관한 적층 세라믹 콘덴서는, 세라믹 기체와 복수의 내부 전극을 구비한다.
상기 세라믹 기체는, 길이 방향, 폭 방향 및 두께 방향으로 정의되는 형상이다. 상기 복수의 내부 전극은, 상기 세라믹 기체의 내부에서 두께 방향으로 간격을 두고 적층되어, 상기 세라믹 기체의, 길이 방향에서 본 양 끝단부에 교대로 도출되고 있다.
상기 세라믹 기체는, 두께 방향으로 마주 대하는 양면중의 한 면이 평면형상이며, 상기 한 면으로부터 가장 바깥측 내부 전극까지의 거리에 관하여, 길이 방향에서 본 끝단부에 있어서의 값 Db가 길이 방향에서 본 중앙부에 있어서의 값 Da보다 크고, 비 Db/Da가 2.1 이하이다.
상술한 본 발명과 관련된 적층 세라믹 콘덴서에서는, 복수의 내부 전극이, 세라믹 기체의 내부에서 두께 방향으로 간격을 두고 적층되어, 세라믹 기체의, 길이 방향에서 본 양 끝단부에 교대로 도출되고 있다. 따라서, 적층 세라믹 콘덴서의 기본적인 구조를 얻을 수 있다.
또한, 세라믹 기체는, 두께 방향으로 마주 대하는 양면중의 한 면이 평면형상이며, 상기 한 면으로부터 가장 바깥측 내부 전극까지의 거리에 관하여, 길이 방향에서 본 끝단부에 있어서의 값 Db가 길이 방향에서 본 중앙부에 있어서의 값 Da보다 크다. 이러한 구조에 의하면, 세라믹 기체의 끝단부 및 중앙부의 사이에 발생할 수 있는 내부 전극의 단차를 흡수하여, 세라믹 기체의 치수의 변형을 해소할 수 있다. 따라서, 적층 세라믹 콘덴서의 실장시에 있어서의 장착 불량(실장 불량)을 방지할 수 있다.
더구나, 상기 구조에 의하면, 적층 세라믹 콘덴서의 제조 공정에 있어서 내부 전극의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하게 된다. 따라서, 적층 세라믹 콘덴서의 제조 공정이 간략화된다.
또한, 내부 전극의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하기 때문에, 시트 어택이 방지된다.
또한 본 발명에서는, 세라믹 기체의 상기 한 면으로부터 가장 바깥측 내부 전극까지의 거리에 대해서, 끝단부에 있어서의 값 Db와 중앙부에 있어서의 값 Da와의 비 Db/Da를 2.1 이하로 하고 있다. 비 Db/Da를 2.1 이하로 하면, 적층 세라믹 콘덴서에 있어서의 실장 불량의 발생율 및 디라미네이션(delamination)의 발생율 을, 낮은 값으로 억제할 수 있다.
<적층 세라믹 콘덴서의 제조방법>
본 발명에 관한 적층 세라믹 콘덴서의 제조 방법에서는, 한 면에 복수의 내부 전극층이 서로 여백 영역을 두고 형성된 제 1 세라믹 그린 시트를 준비한다. 또한, 한 면에 단차 흡수층이 형성되고, 내부 전극층을 갖지 않는 제 2 세라믹 그린 시트를 준비한다.
그리고, 복수의 상기 제 1 세라믹 그린 시트의 바깥측에 상기 제 2 세라믹 그린 시트를 적어도 1층 구비한 시트 적층체를, 그 적층 방향에서 보아 내부 전극층과 여백 영역이 교대로 위치하는 부분에 단차 흡수층이 포개지도록 제작한다.
상술한 본 발명과 관련된 적층 세라믹 콘덴서의 제조방법에서는, 제 1 세라믹 그린 시트의 한 면에 복수의 내부 전극층을, 서로 여백 영역을 두고 형성하여, 상기 제 1 세라믹 그린 시트를 복수 구비한 시트 적층체를 제작한다. 따라서, 적층 세라믹 콘덴서의 기본적 구조를 얻을 수 있게 된다.
본 발명의 특징으로서는, 한 면에 단차 흡수층이 형성되고, 내부 전극층을 갖지 않는 제 2 세라믹 그린 시트를 준비한다. 또한, 상기 복수의 제 1 세라믹 그린 시트의 바깥측에 상기 제 2 세라믹 그린 시트를 적어도 1층 구비한 시트 적층체를, 그 적층 방향에서 보아 내부 전극층과 여백 영역이 교대로 위치하는 부분에 단차 흡수층이 포개지도록 제작한다. 이러한 단차 흡수 구조에 의하면, 적층 방향에서 봤을 때 내부 전극층만이 위치하는 부분과, 내부 전극층과 여백 영역이 교대로 위치하는 부분의 사이에 발생할 수 있는 단차를 흡수할 수 있다. 따라서, 시트 적 층체를 재단하여 얻어지는 세라믹 기체의 치수의 변형을 해소할 수 있다. 따라서, 적층 세라믹 콘덴서의 실장시에 있어서의 장착 불량을 방지할 수 있다.
더구나, 상기 단차 흡수 구조에 의하면, 제 1 세라믹 그린 시트의 한 면에서 내부 전극층의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하게 된다. 따라서, 적층 세라믹 콘덴서의 제조 공정이 간략화된다.
또한, 제 1 세라믹 그린 시트의 한 면에서 내부 전극층의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하기 때문에, 시트 어택이 방지된다.
이상 설명한 바와 같이, 본 발명에 의하면 세라믹 기체의 치수의 변형을 해소하여 실장시에 있어서의 장착 불량을 방지하면서, 제조 공정을 간략화할 수 있고, 또한, 시트 어택을 방지할 수 있는, 적층 세라믹 콘덴서 및 그 제조방법을 제공할 수 있다.
<적층 세라믹 콘덴서>
도 1은 본 발명과 관련된 적층 세라믹 콘덴서의 하나의 실시형태를 나타내는 단면도, 도 2는 도 1의 2-2선에 따른 단면도이다. 도시한 바와 같이, 본 발명과 관련된 적층 세라믹 콘덴서는, 세라믹 기체(1)와 n층의 내부 전극(21∼2n)을 구비한다.
세라믹 기체(1)는, 예를 들면 티탄산바륨을 주성분으로 하는 유전체 재료 등으로 구성된다. 세라믹 기체(1)는, 길이 방향 L, 폭 방향 W 및 두께 방향 T로 정의되는 형상이다. 구체적으로는, 세라믹 기체(1)는, 길이 방향 L, 폭 방향 W 및 두께 방향 T를 가진 대략 직방체 형상으로 되어 있다. 세라믹 기체(1)의 치수에 대하여 수치예를 들면, 길이 치수, 폭 치수 및 두께 치수가, 각각, 3.2mm, 1.6mm 및 1.6mm이다.
길이 방향 L에서 본 세라믹 기체(1)의 양 끝단면(160, 170)에는, 단자 전극 (41,42)이 설치되어 있다. 단자 전극(41,42)은, 예를 들면, Sn를 주성분으로 하는 바깥층, Ni를 주성분으로 하는 중간층 및 Cu를 주성분으로 하는 기초층으로 이루어지는 다층 구조로 구성할 수 있다.
내부 전극(21∼2n)은, 세라믹 기체(1)의 내부에서 두께 방향 T으로 간격을 두고 적층되어 있다. 상세하게는, 내부 전극(21∼2n)은, 각각, 두께 방향 T에 수직인 평면에서 봤을 때 길이 방향 L 및 폭 방향 W를 가진 장방형으로 되어 있으며, 유전체층을 사이에 두고 적층되어 있다.
또한, 내부 전극(21∼2n)은, 길이 방향 L에서 본 세라믹 기체(1)의 양 끝단부(16,17)에 교대로 도출되고 있다. 먼저, 내부 전극(21)은, 길이 방향 L에서 본 한쪽 끝단이, 세라믹 기체(1)의 끝단면(160)에 도출되어 단자 전극(41)에 접속되어 있으며, 길이 방향 L에서 본 다른 끝단이, 세라믹 기체(1)의 또 하나의 끝단면(170)으로부터 길이 방향 L로 간격을 두고 있다. 다음의 내부 전극(22)은, 길이 방향 L에서 본 한쪽 끝단이, 세라믹 기체(1)의 단면(160)으로부터 길이 방향 L로 간격을 두고 있으며, 길이 방향 L에서 본 다른 끝단이, 세라믹 기체(1)의 끝단면(170)에 도출되어 단자 전극(42)에 접속되고 있다. 나머지 내부 전극(23∼2n)에 대해서도 동일하다. 이러한 내부 전극의 도출 구조에 의해, 길이 방향 L에서 본 세라믹 기체(1)의 양 끝단부(16,17)에서는, 적층 방향 T에서 봤을 때 내부 전극과 여백 영역이 교대로 위치하게 된다. 또한, 길이 방향 L에서 본 세라믹 기체(1)의 중앙부(18)에서는, 적층 방향 T에서 봤을 때 내부 전극만이 위치하게 된다.
내부 전극(21∼2n)은, 예를 들면 Ni 또는 Cu 등으로 구성된다. 내부 전극(21∼2n)의 층두께 T1 및 층수 n은, 임의의 값으로 설정된다. 또한, 세라믹 기체(1)의 중앙부(18)에서 봤을 때 내부 전극사이에 끼워지는 유전체층의 층두께 T2(도 1 참조)도, 임의의 값으로 설정된다. 수치예를 들면, 내부 전극의 층수 n은 400, 내부 전극의 층두께 T1는 1.0㎛, 유전체층의 층두께 T2는 1.0㎛로 설정할 수 있다.
세라믹 기체(1) 및 내부 전극(21∼2n)의 기본적 구성은, 이상 설명한 바와 같다.
다음에, 본 발명의 특징적 구성에 대하여 설명한다.
세라믹 기체(1)는, 두께 방향 T로 마주 대하는 양 면(101,102) 중 한 면 (101)이 평면형상이 되고 있다. 평면형상이란, 적층 세라믹 콘덴서의 실장시에 장착 불량을 일으키는지의 여부의 관점에서 보아 평면형상이라는 취지로 해석할 수 있다.
또한, 세라믹 기체(1)는, 면(101)으로부터 가장 바깥측 내부 전극(2n)까지의 거리에 대해서, 길이 방향 L에서 본 끝단부(17)에 있어서의 값 Db가, 길이 방향 L에서 본 중앙부(18)에 있어서의 값 Da 보다 커지고 있다. 상세하게 설명하면, 중앙부(18)에서는, 상기 내부 전극(2n)이, 면(101)으로부터 두께 방향 T에서 봤을 때 거의 일정한 위치가 되고 있다. 끝단부(17)에서는, 내부 전극(2n)은, 두께 방향 T에서 봤을 때, 중앙부(18)에서의 위치보다 높은 위치가 되어 있으며, 값 Db는, 끝단면(170) 부근에서 본 값이다.
또한, 값 Db와 값 Da와의 비 Db/Da가 2.1 이하가 되고 있다. 따라서, 비 Db/Da의 범위에 대하여 정리하면, 다음과 같다.
1<Db/Da≤2.1 (1)
도시한 실시형태에서는, 세라믹 기체(1)의 또 하나의 면(102)도 평면형상이 되어 있다. 또한, 이 면(102)로부터 가장 바깥측 내부 전극(21)까지의 거리에 대해서도, 길이 방향 L에서 본 끝단부(16)에 있어서의 값이, 길이 방향 L에서 본 중앙부(18)에 있어서의 값보다 커지고 있다. 상세한 내용에 대해서는, 면(101)으로부터 내부 전극(2n)까지의 거리와 같고, 중복 설명을 생략한다.
도 1 및 도 2를 참조하여 설명한 바와 같이, 본 발명에 따른 적층 세라믹 콘덴서에서는, 내부 전극(21∼2n)이, 세라믹 기체(1)의 내부에서 두께 방향 T로 간격을 두고 적층되어, 길이 방향 L에서 본 세라믹 기체(1)의 양 끝단부(16,17)에 교대로 도출되고 있다. 따라서, 적층 세라믹 콘덴서의 기본적인 구조를 얻을 수 있다.
또한, 세라믹 기체(1)는, 두께 방향 T로 마주 대하는 양면(101,102) 중의 한 면(101)이 평면형상이며, 이 면(101)으로부터 가장 바깥측 내부 전극(2n)까지의 거리에 대해서, 길이 방향 L에서 본 끝단부(17)에 있어서의 값 Db가, 길이 방향 L에서 본 중앙부(18)에 있어서의 값 Da보다 크다. 이러한 구조에 의하면, 세라믹 기체(1)의 끝단부(17) 및 중앙부(18)의 사이에 발생할 수 있는 내부 전극(21∼2n)의 단차를 흡수하여, 세라믹 기체(1)의 치수의 변형을 해소할 수 있다. 따라서, 적층 세라믹 콘덴서의 실장시에 있어서의 장착 불량(실장 불량)을 방지할 수 있다.
더구나, 상기 구조에 의하면, 적층 세라믹 콘덴서의 제조 공정에 있어서 내부 전극(21∼2n)의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하게 된다. 따라서, 적층 세라믹 콘덴서의 제조 공정이 간략화된다.
또한, 내부 전극(21∼2n)의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하기 때문에, 시트 어택이 방지된다.
또한 본 발명에서는, 세라믹 기체의 면(101)으로부터 가장 바깥측 내부 전극(2n)까지의 거리에 대해서, 끝단부(17)에 있어서의 값 Db와 중앙부(18)에 있어서의 값 Da와의 비 Db/Da를 2.1 이하로 하고 있다. 비 Db/Da를 2.1 이하로 하면, 적층 세라믹 콘덴서에 있어서의 실장 불량의 발생율 및 디라미네이션의 발생율을, 낮은 값으로 억제할 수 있다.
이하, 표 1∼표 4를 참조하여, 실험 데이터를 예로 들어 설명한다. 표에서는, 각 샘플 No 마다, 내부 전극층의 층수 n, 내부 전극의 층두께 T1, 유전체층의 층두께 T2, 내부 전극의 층두께 T1와 유전체층의 층두께 T2와의 비 T1/T2, 외장(外裝) 두께, 세라믹 기체의 중앙부에 있어서의 값 Da, 끝단부에 있어서의 값 Db, 끝단부의 값 Db와 중앙부의 값 Da와의 비 Db/Da, 태고화율(太鼓化率), 실장 불량의 발생율, 및, 디라미네이션의 발생율을 나타낸다. 태고화율이란, 칩의 변형도를 표시하는 것으로, 수치가 클수록 변형이 크고, 실장 불량을 발생시키기 쉽다. 또한, 실장 불량의 발생율 및 디라미네이션의 발생율이란, 각 샘플 No 마다, 100000개의 적층 세라믹 콘덴서를 제작했을 때의 실장 불량의 발생율 및 디라미네이션의 발생율을 나타내고 있다.
먼저, 표 1은, 값 Da를 200㎛, 내부 전극층의 층두께 T1를 1.5㎛로 했을 때의 실험 데이터이다.
Figure 112006036354720-pat00001
표 1을 참조하면, 비 Db/Da가 2.10 이하의 영역에서는, 실장 불량의 발생율이 50ppm 이하로 억제된다. 또한, 디라미네이션의 발생율도 0.3% 이하로 억제된다.
이에 대해서, 비 Db/Da가 2.10을 넘으면, 실장 불량의 발생율이 50ppm를 넘어 급격하게 증대한다. 또한, 디라미네이션의 발생율도 0.3%를 넘어 급격하게 증대한다. 예를 들면, 비 Db/Da가 3.50일 때, 실장 불량의 발생율은 3000ppm가 되고, 디라미네이션의 발생율은 3.0%가 된다.
다음에, 표 2는, 값 Da를 200㎛, 내부 전극층의 층두께 T1를 1.0㎛로 했을 때의 실험 데이터이다.
Figure 112006036354720-pat00002
표 2를 참조하면, 비 Db/Da가 2.10 이하의 영역에서는, 실장 불량의 발생율이 50ppm 이하로 억제된다. 또한, 디라미네이션의 발생율도 0.3% 이하로 억제된다.
이에 대해서, 비 Db/Da가 2.10을 넘으면, 실장 불량의 발생율이 50ppm를 넘어 급격하게 증대한다. 또한, 디라미네이션의 발생율도 0.3%를 넘어 급격하게 증대한다. 예를 들면, 비 Db/Da가 3.00일 때, 실장 불량의 발생율은 800ppm이 되고, 디라미네이션의 발생율은 1.2%가 된다.
다음에, 표 3은, 값 Da를 100㎛, 내부전극층의 층두께 T1를 1.5㎛로 했을 때의 실험 데이터이다.
Figure 112006036354720-pat00003
표 3을 참조하면, 비 Db/Da가 2.10 이하의 영역에서는, 실장 불량의 발생율이 50ppm 이하로 억제된다. 또한, 디라미네이션의 발생율도 0.3% 이하로 억제된다.
이에 대해서, 비 Db/Da가 2.10을 넘으면, 실장 불량의 발생율이 50ppm를 넘어 급격하게 증대한다. 또한, 디라미네이션의 발생율도 0.3%를 넘어 급격하게 증대한다. 예를 들면, 비 Db/Da가 2.40일 때, 실장 불량의 발생율은 80ppm이 되고, 디라미네이션의 발생율은 0.4%가 된다.
마지막으로, 표 4는, 값 Da를 100㎛, 내부전극층의 층두께 T1를 1.0㎛로 했을 때의 실험 데이터이다.
Figure 112006036354720-pat00004
표 4를 참조하면, 비 Db/Da가 2.10 이하의 영역에서는, 실장 불량의 발생율이 50ppm 이하로 억제된다. 또한, 디라미네이션의 발생율도 0.3% 이하로 억제된다.
이에 대해서, 비 Db/Da가 2.10을 넘으면, 실장 불량의 발생율이 50ppm를 넘어 급격하게 증대한다. 또한, 디라미네이션의 발생율도 0.3%를 넘어 급격하게 증대한다. 예를 들면, 비 Db/Da가 2.40일 때, 실장 불량의 발생율은 100ppm이 되고, 디라미네이션의 발생율은 0.5%가 된다.
이상, 표 1∼표 4의 실험 데이터로부터, 비 Db/Da의 상한치를 2.10으로 설정할 수 있는 것이 이해될 것이다.
한편, 비 Db/Da의 하한치에 대해서는, 실질적으로, 비 Db/Da>1이라고 생각할 수 있다. 본 발명은, 적어도 1개의 내부 전극의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하지 않는 구성을 전제로 한 것으로, 값 Db는 값 Da보다 크다.
<적층 세라믹 콘덴서의 제조방법>
다음에, 본 발명과 관련된 적층 세라믹 콘덴서의 제조방법의 하나의 실시형태에 대하여 설명한다. 이 실시형태는, 도 1 및 도 2에 나타낸 적층 세라믹 콘덴서의 제조방법에 관한 것이다.
도 3은 본 발명에 따른 적층 세라믹 콘덴서의 제조방법의 하나의 실시형태에 포함되는 단계를 나타내는 도면, 도 4는 도 3의 4-4선에 따른 단면도이다. 도 3 및 도 4를 참조하면, 제 1 세라믹 그린 시트(미소성(未燒成) 세라믹 시트)(11)가, 지지체(91)의 한 면에 부착되어 있다. 제 1 세라믹 그린 시트(11)는, 세라믹 분말, 용제 및 바인더 등을 혼합한 세라믹 페이스트로 구성되어, 일정한 두께로 되어 있다. 제 1 세라믹 그린 시트(11)의 두께는, 예를 들면 1.5㎛이다. 또한, 지지체(91)는, 적당한 가요성 플라스틱 필름으로 구성된다.
다음에, 도 3 및 도 4에 나타낸 바와 같이, 제 1 세라믹 그린 시트(11)의 한 면에 복수의 내부 전극층(20)을 형성한다. 이들 내부 전극층(20)은, 제 1 세라믹 그린 시트(11)의 면 위에서 서로 길이 방향 L로 여백 영역(S1)을 두고, 또한, 폭방향 W로 여백 영역(S2)을 두도록 형성된다. 상세하게 설명하면, 내부 전극층(20)은, 각각, 길이 방향 L 및 폭 방향 W를 가진 장방형상으로 되어 있으며, 길이 방향 L에서 본 길이 L0는 예를 들면 6.0mm, 폭 방향 W에서 본 폭 W0는 예를 들면 1.2mm가 되고 있다. 이들 내부 전극층(20)은, 길이 방향 L 및 폭 방향 W을 따라서 행렬형상으로 배치되어 있다. 여백 영역(S1)은, 폭방향 W로 이어지는 띠모양의 영역이며, 길이 방향 L에서 본 폭 L1은 예를 들면 0.4mm가 되고 있다. 또한, 여백 영역(S2)은, 길이 방향 L로 이어지는 띠모양의 영역이며, 폭방향 W에서 본 폭 W2는 예를 들면 0.4mm가 되고 있다.
이러한 내부전극층(20)은, 도체 분말, 용제 및 바인더 등을 혼합한 도체 페이스트를, 소정 패턴으로 인쇄함으로써 형성된다. 인쇄 수법으로서는, 스크린 인쇄법, 그라비아 인쇄법 또는 오프셋 인쇄법 등을 들 수 있다. 내부 전극층(20)의 층두께에 대해서는, 상술한 바와 같다.
도 5는, 도 3 및 도 4에 나타낸 적층 세라믹 콘덴서의 제조방법에 포함되는 또 하나의 단계를 나타내는 도면, 도 6은 도 5의 6-6선에 따른 단면도이다. 도 5 및 도 6을 참조하면, 제 2 세라믹 그린 시트(12)가, 지지체(92)의 한 면에 부착되고 있다. 제 2 세라믹 그린 시트(12)는, 제 1 세라믹 그린 시트(11)와 같은 세라믹 페이스트로 구성되며, 일정한 두께로 되어 있다. 제 2 세라믹 그린 시트(12)의 두께는, 예를 들면 1.5㎛이다.
다음에, 도 5 및 도 6에 나타낸 바와 같이, 제 2 세라믹 그린 시트(12)의 한 면에 단차 흡수층(14)을 형성한다. 단차 흡수층(14)은, 길이 방향 L에서 보아, 도 3 및 도 4에 나타낸 여백 영역(S1)과 추가적 영역(S3)을 포함한 패턴으로 형성된다. 추가적 영역(S3)은, 길이 방향 L로 서로 인접한 여백 영역(S1)의 사이에 각각 형성되며, 폭 방향 W으로 이어지는 띠모양의 영역이다. 추가적 영역(S3)은, 길이 방향 L에서 보아 여백 영역(S1)과 같은 폭 L1을 가진다. 추가적 영역(S3)과 여백 영역(S1)의 사이의 간격 L2는, 예를 들면 2.8mm이다.
또한, 단차 흡수층(14)은, 폭방향 W에서 보아, 도 3에 나타낸 여백 영역(S2)을 포함한 패턴으로 형성된다.
이러한 단차 흡수층(14)은, 세라믹 페이스트를 소정의 패턴으로 인쇄함으로써 형성된다. 인쇄 수법으로서는, 스크린 인쇄법, 그라비아 인쇄법 또는 오프셋 인쇄법 등을 들 수 있다. 단차 흡수층(14)은, 기본적으로는, 제 2 세라믹 그린 시트(12)와 같은 구성의 세라믹 페이스트로 구성된다.
단차 흡수층(14)의 층두께는, 적층 세라믹 콘덴서의 제조공정에 있어서의 각종 수치, 예를 들면 단차 흡수층을 가진 제 2 세라믹 그린 시트의 적층수, 내부 전극층의 층두께 및 층수 등을 고려하여 정해진다. 단차 흡수층의 층두께에 대해서 수치예를 들면, 단차 흡수층을 가진 제 2 세라믹 그린 시트의 적층수가 40, 내부 전극층의 층두께나 층수가 각각 1.0㎛, 400일 때, 단차 흡수층의 층두께를 3. 0㎛로 할 수 있다.
도 3, 도 4에 나타낸 단계 및 도 5, 도 6에 나타낸 단계의 사이에 시간적인 순서 관계는 임의이다. 예를 들면, 도 3, 도 4의 스텝을 실시한 후에 도 5, 도 6의 단계를 실시해도 좋고, 도 5, 도 6의 단계를 실시한 후에 도 3, 도 4의 단계를 실시해도 좋다. 또는, 도 3, 도 4의 단계와 도 5, 도 6의 단계를 동시에 실시해도 좋다.
다음에, 도 7에 나타낸 바와 같이, 복수층(n층)의 제 1 세라믹 그린 시트(11)의 바깥측에 제 2 세라믹 그린 시트(12)를 적어도 한층 구비한 시트 적층체를 제작한다. 상세하게는, 내부 전극층(20) 및 여백 영역(S1)이 구비된 제 1 세라믹 그린 시트(11)를, 단위층(61∼6n)으로 하여 시트 적층체를 제작한다. 또한 이들 단위층(61∼6n)에 더하여 단차 흡수층(14)이 구비된 제 2 세라믹 그린 시트(12)를, 상층 단위층(51∼5m) 및 하층 단위층(71∼7m)으로 하여 시트 적층체를 제작한다. 상층 단위층(51∼5m) 및 하층 단위층(71∼7m)은, 각각, 단위층(61∼6n)으로부터 적층 방향 T에서 보아, 상층 및 하층에 위치한다.
시트 적층체의 제작에 있어서, 단위층(61∼6n)은, 길이 방향 L에서 본 위치를 교대로 어긋나게 하여 배치된다. 구체적으로는, 단위층(61∼6n)은, 적층 방향 T에서 보아 내부 전극층(20) 만이 위치하는 부분(81) 외에, 내부전극층(20)과 여백 영역(S1)이 교대로 위치하는 부분(82)이 생기도록 배치된다. 더욱 더 구체적으로는, 적층 방향 T에서 보아 내부 전극층(20)만이 위치하는 부분(81)은, 길이 방향 L에서 본 내부 전극층(20)의 양 끝단부에 있다. 적층 방향 T에서 보아 내부 전극층(20)과 여백 영역(S1)이 교대로 위치하는 부분(82)은, 길이 방향 L에서 본 내부 전극층(20)의 중앙부에 있다.
상층 단위층(51∼5m)은, 길이 방향 L 및 폭 방향 W에 관하여, 단위층(61∼6n)의 위치에 기초하여 배치된다. 구체적으로, 길이 방향 L에 관한 배치 위치에 대하여 설명하면, 상층 단위층(51∼5m)은, 적층 방향 T에서 보아 내부 전극층(20)과 여백 영역(S1)이 교대로 위치하는 부분(82)에 단차 흡수층(14)이 포개지도록 하는 위치에 배치된다. 또한, 폭방향 W에 관한 배치 위치에 대하여 설명하면, 상층 단위층(51∼5m)은, 폭방향 W에서 본 내부 전극층(20) 사이의 여백 영역(S2)(도 3 참조)에 단차 흡수층(14)이 포개지도록 하는 위치에 배치된다.
하층 단위층(71∼7m)도, 길이 방향 L 및 폭 방향 W에 관하여, 단위층(61∼6n)의 위치에 기초하여 배치된다. 상세한 내용에 대해서는, 상층 단위층(51∼5m)과 동일하고, 중복 설명을 생략한다.
도시한 실시형태에서는, 시트 적층체를 제작하기 위한 수법으로서, 내부 전극층(20)을 구비한 제 1 세라믹 그린 시트(11)를 단위층(61∼6n)으로서 준비하고, 단차 흡수층(14)을 구비한 제 2 세라믹 그린 시트(12)를 상층 단위층(51∼5m) 및 하층 단위층(71∼7m)으로서 준비한 후, 이들 단위층(51∼5m,61∼6n) 및 (71∼7m)을 차례로 적층대(93)상에서 적층하는 수법이 채택되고 있지만, 본 발명은, 이러한 수법에 한정되는 것은 아니다. 예를 들면, 상층 단위층(51∼5m)의 1차 적층체, 단위층(61∼6n)의 1차 적층체 및 하층 단위층(71∼7m)의 1차 적층체를 제작한 후, 이들 1차 적층체를 적층하여 시트 적층체를 제작하는 수법을 채택해도 좋다. 또한, 세라믹 그린 시트의 형성 공정이나, 내부 전극층 및 단차 흡수층의 인쇄공정 등을, 필요한 회수만큼 가요성 지지체상에서 반복함으로써 시트 적층체를 제작하는 수법을 채택해도 좋다.
이렇게 해서 얻어진 시트 적층체를 가압한 후, 1칩 영역으로 재단하면, 적층 그린 칩을 얻을 수 있다. 또한, 탈(脫)바인더, 소성 및 단자 전극 형성 등의 공정을 실시하면, 도 1 및 도 2에 나타낸 적층 세라믹 콘덴서를 얻을 수 있다.
본 발명에 따른 적층 세라믹 콘덴서의 제조 방법에 대해서는, 도 3 및 도 4에 나타낸 바와 같이, 제 1 세라믹 그린 시트(11)의 한 면에 복수의 내부 전극층(20)을, 서로 여백 영역(S1)을 두고 형성한다. 또한, 도 7에 나타낸 바와 같이, 제 1 세라믹 그린 시트(11)를 복수층(n층) 구비한 시트 적층체를 제작한다. 따라서, 적층 세라믹 콘덴서의 기본적 구조를 얻을 수 있게 된다.
본 발명의 특징으로서는, 도 5 및 도 6에 나타낸 바와 같이, 한 면에 단차 흡수층(14)이 형성되고, 내부 전극층을 갖지 않는 제 2 세라믹 그린 시트(12)를 준비한다. 또한, 도 7에 나타낸 바와 같이, 복수층의 제 1 세라믹 그린 시트(11)의 바깥측에 제 2 세라믹 그린 시트(12)를 적어도 1층 구비한 시트 적층체를, 그 적층 방향 T에서 보아 내부 전극층(20)과 여백 영역(S1)이 교대로 위치하는 부분(82)에 단차 흡수층(14)이 포개지도록 하여 제작한다.
이들 단차 흡수 구조에 의하면, 적층 방향 T에서 봤을 때 내부 전극층(20)만이 위치하는 부분(81)과 내부 전극층(20)과 여백 영역(S1)이 교대로 위치하는 부분(82)과의 사이에 발생할 수 있는 단차를 흡수할 수 있다. 따라서, 시트 적층체를 재단하여 얻어지는 세라믹 기체의 치수 변형을 해소할 수 있다. 따라서, 적층 세라믹 콘덴서의 실장시에 있어서의 장착 불량을 방지할 수 있다.
게다가, 상기 단차 흡수 구조에 의하면, 제 1 세라믹 그린 시트(11)의 한 면에서 내부 전극층(20)의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하다. 따라서, 적층 세라믹 콘덴서의 제조 공정이 간략화된다.
또한, 제 1 세라믹 그린 시트(11)의 한 면에서 내부 전극층(20)의 주위에 단차 흡수용의 세라믹 페이스트를 인쇄하는 공정이 불필요하기 때문에, 시트 어택이 방지된다.
도 7을 참조하면, 도시한 실시형태에서는, 시트 적층체의 구성으로서 제 2 세라믹 그린 시트(12)가 복수층의 제 1 세라믹 그린 시트(11)에서 봤을 때 상층 및 하층의 양쪽 모두에 구비된 구성이 채택되고 있으나, 본 발명은, 이러한 구성에 한정되지 않는다. 이 점에 대해서는, 예를 들면, 제 2 세라믹 그린 시트(12)가 복수층의 제 1 세라믹 그린 시트(11)에서 봤을 때 하층밖에 구비되어 있지 않은 구성이라 하더라도, 동일한 작용 효과를 얻을 수 있는 것이 명백하다.
또한, 도시한 실시형태에서는, 시트 적층체의 구성으로서, 제 2 세라믹 그린 시트(12)가 복수층 구비된 구성이 채택되고 있지만, 본 발명은, 그들 구성에 한정되는 것은 아니며, 제 2 세라믹 그린 시트(12)의 층수는 임의이다. 이 점에 대해서는, 예를 들면, 제 2 세라믹 그린 시트(12)가 1층 밖에 구비되어 있지 않은 구성이라 하더라도, 기본적인 작용 효과를 얻을 수 있는 점에서 명백하다.
이상 설명한 바와 같이, 본 발명의 적층 세라믹 콘덴서 및 그 제조방법에 의하면, 세라믹 기체의 치수의 변형을 해소하여 실장시에 있어서의 장착 불량을 방지하면서, 제조 공정을 간략화할 수 있고, 또한, 시트 어택을 방지할 수 있는 효과가 있다.

Claims (3)

  1. 세라믹 기체(基體)와, 복수의 내부 전극을 구비한 적층 세라믹 콘덴서로서,
    상기 세라믹 기체는, 길이 방향, 폭 방향 및 두께 방향으로 정의되는 형상이며,
    상기 복수의 내부 전극은, 상기 세라믹 기체의 내부에서 두께 방향으로 간격을 두고 적층되어, 상기 세라믹 기체의, 길이 방향에서 본 양 끝단부에 교대로 도출되고 있으며,
    상기 세라믹 기체는, 두께 방향으로 마주 대하는 양면중의 한 면이 평면형상이고, 상기 한 면으로부터 가장 바깥측 내부 전극까지의 거리에 대해서, 길이 방향에서 본 끝단부에 있어서의 값 Db가 길이 방향에서 본 중앙부에 있어서의 값 Da보다 크고, 비 Db/Da가 2.1 이하인 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 적층 세라믹 콘덴서의 제조방법으로서,
    제 1 세라믹 그린 시트의 한 면에 복수의 내부 전극층을 서로 여백 영역을 두고 형성하는 단계와,
    제 2 세라믹 그린 시트의 한 면에 단차 흡수층을 형성하는 것에 의하여, 한면에 단차 흡수층이 형성되고 내부전극층을 갖지 않는 제 2 세라믹 그린 시트를 제조하는 단계와,
    복수의 상기 제 1 세라믹 그린 시트의 바깥측에, 그 적층 방향에서 봤을 때 내부 전극층과 여백 영역이 교대로 위치하는 부분에 단차 흡수층이 포개지도록 적어도 1층의 상기 제 2 세라믹 그린 시트를 적층하는 단계를 포함하여 구성되는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  3. 제2항에 있어서,
    상기 복수의 제 1 세라믹 그린 시트는, 하나의 제 1 세라믹 그린 시트의 여백영역이 다른 제 1 세라믹 그린 시트의 내부전극층 상에 위치하도록 복수의 제 1 세라믹 그린 시트를 교대로 어긋나게 적층하는 것에 의하여 제 1 세라믹 그린 시트 적층체로 형성되고,
    상기 적어도 1층의 제 2 세라믹 그린 시트를 적층하는 단계에서는, 상기 제1 세라믹 그린 시트 적층체의 상부 또는 하부의 적어도 한 쪽에 있어서의 내부 전극층과 여백 영역이 교대로 위치하는 부분에, 상기 제 2 세라믹 그린 시트의 단차 흡수층이 포개지도록 적어도 1층의 제 2 세라믹 그린 시트를 상기 제 1 세라믹 그린 시트 적층체 상에 적층하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
KR1020060046514A 2005-05-25 2006-05-24 적층 세라믹 콘덴서 및 그 제조방법 KR100822956B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101070068B1 (ko) * 2009-12-24 2011-10-04 삼성전기주식회사 적층 세라믹 커패시터

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4855308B2 (ja) * 2006-03-28 2012-01-18 富士フイルム株式会社 ピペットチップ、液体受構造、及び、液体供給装置
US20080174931A1 (en) * 2007-01-18 2008-07-24 Skamser Daniel J Vertical electrode layer design to minimize flex cracks in capacitors
JP4760857B2 (ja) * 2008-05-29 2011-08-31 Tdk株式会社 積層型電子部品の製造方法
JP5245645B2 (ja) * 2008-08-25 2013-07-24 株式会社村田製作所 積層型コイル部品の製造方法
KR20110072938A (ko) * 2009-12-23 2011-06-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR20120043501A (ko) * 2010-10-26 2012-05-04 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR101141417B1 (ko) * 2010-11-22 2012-05-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101946259B1 (ko) 2011-05-31 2019-02-12 삼성전기 주식회사 적층 세라믹 전자부품
KR101843182B1 (ko) 2011-05-31 2018-03-28 삼성전기주식회사 적층 세라믹 전자부품
KR102029469B1 (ko) 2012-02-17 2019-10-07 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
KR20140080291A (ko) 2012-12-20 2014-06-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR101452074B1 (ko) * 2012-12-27 2014-10-16 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101474152B1 (ko) * 2013-07-17 2014-12-23 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR101499723B1 (ko) * 2013-08-14 2015-03-06 삼성전기주식회사 적층 세라믹 커패시터의 실장 기판
JP2015026841A (ja) * 2013-10-25 2015-02-05 株式会社村田製作所 積層セラミックコンデンサ
KR101762032B1 (ko) * 2015-11-27 2017-07-26 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
TWI814730B (zh) 2017-07-19 2023-09-11 日商太陽誘電股份有限公司 積層陶瓷電容器及其製造方法
JP7231340B2 (ja) * 2018-06-05 2023-03-01 太陽誘電株式会社 セラミック電子部品およびその製造方法
JP2021019018A (ja) * 2019-07-17 2021-02-15 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP2021086972A (ja) * 2019-11-29 2021-06-03 株式会社村田製作所 積層セラミックコンデンサ
JP2022181894A (ja) * 2021-05-27 2022-12-08 Tdk株式会社 積層コンデンサ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229324A (ja) 2002-02-01 2003-08-15 Kyocera Corp 積層セラミックコンデンサおよびその製造方法
JP2003264119A (ja) 2002-03-08 2003-09-19 Tdk Corp 積層セラミック電子部品、積層セラミック電子部品の製造方法、及び、積層セラミック電子部品の製造装置
JP2003347146A (ja) 2002-05-29 2003-12-05 Kyocera Corp 積層セラミックコンデンサおよびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4297773A (en) * 1978-11-16 1981-11-03 Avx Corporation Method of manufacturing a monolithic ceramic capacitor
JPH0752698B2 (ja) 1989-01-20 1995-06-05 太陽誘電株式会社 積層セラミックコンデンサの製造方法
JPH08316093A (ja) 1995-05-19 1996-11-29 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JPH09260193A (ja) 1996-03-26 1997-10-03 Taiyo Yuden Co Ltd 積層コンデンサ
JPH11162781A (ja) 1997-11-21 1999-06-18 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JP3466524B2 (ja) 1999-11-30 2003-11-10 京セラ株式会社 積層型電子部品およびその製法
JP4714996B2 (ja) 2000-04-10 2011-07-06 株式会社村田製作所 積層型セラミック電子部品およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229324A (ja) 2002-02-01 2003-08-15 Kyocera Corp 積層セラミックコンデンサおよびその製造方法
JP2003264119A (ja) 2002-03-08 2003-09-19 Tdk Corp 積層セラミック電子部品、積層セラミック電子部品の製造方法、及び、積層セラミック電子部品の製造装置
JP2003347146A (ja) 2002-05-29 2003-12-05 Kyocera Corp 積層セラミックコンデンサおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101070068B1 (ko) * 2009-12-24 2011-10-04 삼성전기주식회사 적층 세라믹 커패시터

Also Published As

Publication number Publication date
TW200707484A (en) 2007-02-16
US20060256504A1 (en) 2006-11-16
TWI299172B (en) 2008-07-21
CN1870190A (zh) 2006-11-29
US7394644B2 (en) 2008-07-01
JP2006332285A (ja) 2006-12-07
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