KR20150050421A - 적층 세라믹 콘덴서 - Google Patents

적층 세라믹 콘덴서 Download PDF

Info

Publication number
KR20150050421A
KR20150050421A KR1020140147285A KR20140147285A KR20150050421A KR 20150050421 A KR20150050421 A KR 20150050421A KR 1020140147285 A KR1020140147285 A KR 1020140147285A KR 20140147285 A KR20140147285 A KR 20140147285A KR 20150050421 A KR20150050421 A KR 20150050421A
Authority
KR
South Korea
Prior art keywords
conductor
layer
thickness direction
longitudinal
density
Prior art date
Application number
KR1020140147285A
Other languages
English (en)
Other versions
KR101645399B1 (ko
Inventor
히로카즈 타카시마
사토키 사카이
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20150050421A publication Critical patent/KR20150050421A/ko
Application granted granted Critical
Publication of KR101645399B1 publication Critical patent/KR101645399B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

적층 세라믹 콘덴서는 두께방향 T를 따라 번갈아 적층된 복수의 도전체층 및 복수의 세라믹 유전체층으로 구성된 적층부를 내부에 포함하는 소체와, 소체의 외부에 마련된 제1외부전극 및 제2외부전극을 포함한다. 소체는 두께방향 T에 있어서, 두께방향 제1외층부와, 두께방향 제2외층부와, 이들의 사이에 위치하면서 적층부를 포함하는 두께방향 내층부로 구분된다. 복수의 도전체층 중 최외층인 제1도전체층 및 제2도전체층에서의 도전체 밀도는, 각각 다른 도전체층에서의 도전체 밀도 중 어느 하나보다도 낮다.

Description

적층 세라믹 콘덴서{MONOLITHIC CERAMIC CAPACITOR}
본 발명은 콘덴서 소자의 일종인, 유전체층이 세라믹 유전체 재료에 의해 구성된 적층 세라믹 콘덴서에 관한 것이다.
일반적으로, 콘덴서 소자는 도전체층과 유전체층이 번갈아 적층된 소체와, 상기 소체의 외표면(外表面)에 마련된 외부전극을 포함하고 있고, 적층 세라믹 콘덴서는, 이 중의 유전체층이 세라믹 유전체 재료에 의해 구성된 것이다.
통상, 적층 세라믹 콘덴서는 내부전극층으로서의 복수의 도전체층과 복수의 세라믹 유전체층이 번갈아 빽빽하게 적층되어 이루어지는 대략 직방체형상의 적층부를 내부에 가지고 있고, 세라믹 유전체층으로 이루어지는 외층부(外層部)와, 비교적 소수의 도전체층이 배선부로서 세라믹 유전체층의 내부에 포함되어 이루어지는 외층부가, 상기 적층부를 덮도록 마련됨으로써 상술한 소체가 형성되어 있다.
적층 세라믹 콘덴서를 대용량화하기 위해서는 적층부에 포함된 서로 이웃하는 도전체층 사이에서의 대향면적을 증가시킬 필요가 있다. 그러기 위해서는 도전체층이 위치하는 부분의 도전체 재료의 밀도, 즉 도전체 밀도(일반적으로 내부전극 밀도라고도 칭함)를 높이는 것이 효과적이며, 이로 인해 도전체층의 연속성이 높아짐으로써 상술한 대향면적이 증가하게 되어서, 대용량의 적층 세라믹 콘덴서로 할 수 있다.
상기 도전체층의 연속성이 높아진 적층 세라믹 콘덴서가 개시된 문헌으로는, 예를 들면 일본국 공개특허공보 2013-12418호(특허문헌 1)가 있다.
일본국 공개특허공보 2013-12418호
그러나, 도전체층의 연속성이 높아진 경우에는 층간 박리(delamination)가 발생하기 쉬워지는 문제가 있다. 여기서 층간 박리란, 도전체층의 수축의 용이함과 세라믹 유전체층의 수축의 용이함에 큰 차이가 있는 것에 기인하여 발생하는 박리 현상이며, 열이력(熱履歷)이 추가됨으로써 세라믹 유전체층과 도전체층의 경계부에 있어서 이것이 전단력(剪斷力; shear force)으로서 작용함으로써 발생한다.
특히, 층간 박리는 도전체층과 세라믹 유전체층이 빽빽하게 적층되어 이루어지는 적층부와 상술한 외층부의 사이에 있어서 발생하기 쉽고, 제품으로서의 신뢰성이 저하되는 원인이 되거나, 제조 과정에서의 수율의 악화를 초래한다.
따라서, 본 발명은 상술한 문제를 해소하기 위해 실시된 것이며, 층간 박리가 발생하는 것을 억제할 수 있는 대용량의 적층 세라믹 콘덴서를 제공하는 것을 목적으로 한다.
본 발명에 기초하는 적층 세라믹 콘덴서는, 두께방향을 따라 번갈아 적층된 복수의 도전체층 및 복수의 세라믹 유전체층으로 구성된 적층부를 내부에 포함하는 소체와, 상기 소체의 외부에 마련된 외부전극을 포함하고 있다. 상기 소체의 외표면은, 상기 두께방향에 있어서 마주하여 위치하는 제1주면(主面) 및 제2주면과, 상기 두께방향과 직교하는 길이방향에 있어서 마주하여 위치하는 제1단면(端面) 및 제2단면과, 상기 두께방향 및 상기 길이방향 모두에 직교하는 폭방향에 있어서 마주하여 위치하는 제1측면 및 제2측면에 의해 구성되어 있다. 상기 소체는, 상기 두께방향에 있어서, 세라믹 유전체층으로 구성되면서 상기 제1주면을 규정하는 두께방향 제1외층부와, 세라믹 유전체층으로 구성되면서 상기 제2주면을 규정하는 두께방향 제2외층부와, 상기 적층부를 포함하면서 상기 두께방향 제1외층부 및 상기 두께방향 제2외층부의 사이에 위치하는 두께방향 내층부로 구분된다. 상기 두께방향 내층부에 포함되는 상기 복수의 도전체층 중, 상기 제1주면에 가장 가까운 위치에 배치된 제1도전체층은 상기 두께방향 제1외층부를 구성하는 세라믹 유전체층에 인접하여 마련되어 있고, 상기 두께방향 내층부에 포함되는 상기 복수의 도전체층 중, 상기 제2주면에 가장 가까운 위치에 배치된 제2도전체층은 상기 두께방향 제2외층부를 구성하는 세라믹 유전체층에 인접하여 마련되어 있다. 상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 제1도전체층에서의 도전체 밀도 및 상기 제2도전체층에서의 도전체 밀도가, 상기 제1도전체층 및 상기 제2도전체층의 사이에 위치하는 다른 도전체층에서의 도전체 밀도 중 어느 하나보다도 낮게 구성되어 있다.
상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 제1도전체층 및 상기 제2도전체층이, 상기 두께방향에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있어도 되고, 그 경우에는 상기 복수의 관통구멍이 세라믹 유전체 재료에 의해 채워져 있는 것이 바람직하다.
상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 외부전극이, 상기 제1단면을 덮도록 마련된 제1외부전극과, 상기 제2단면을 덮도록 마련된 제2외부전극을 포함하고 있어도 되고, 그 경우에는 상기 복수의 도전체층 중 일부가 상기 적층부에서 상기 제1단면측을 향하여 연장된 제1배선부를 통해서 상기 제1외부전극에 접속되어 있음과 동시에, 상기 복수의 도전체층 중 다른 일부가 상기 적층부에서 상기 제2단면측을 향하여 연장된 제2배선부를 통해서 상기 제2외부전극에 접속되어 있는 것이 바람직하다.
상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 소체가 상기 길이방향에 있어서, 상기 제1배선부에 해당하는 부분의 상기 도전체층 및 세라믹 유전체층으로 구성되면서 상기 제1단면을 규정하는 길이방향 제1외층부와, 상기 제2배선부에 해당하는 부분의 상기 도전체층 및 세라믹 유전체층으로 구성되면서 상기 제2단면을 규정하는 길이방향 제2외층부와, 상기 적층부를 포함하면서 상기 길이방향 제1외층부 및 상기 길이방향 제2외층부의 사이에 위치하는 길이방향 내층부로 구분되어도 된다. 그 경우에는, 상기 적층부 내의 상기 제1단면측에 위치하는 길이방향 제1단부(端部) 영역에서의 도전체 밀도 및 상기 적층부 내의 상기 제2단면측에 위치하는 길이방향 제2단부 영역에서의 도전체 밀도가, 모두 상기 적층부 내의 상기 길이방향을 따른 중앙에 위치하는 길이방향 중앙부 영역에서의 도전체 밀도보다도 낮게 구성되어 있는 것이 바람직하다.
상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 복수의 도전체층 중 상기 제2외부전극에 접속된 도전체층의 상기 길이방향 제1단부 영역에 포함되는 부분, 및 상기 복수의 도전체층 중 상기 제1외부전극에 접속된 도전체층의 상기 길이방향 제2단부 영역에 포함되는 부분이, 모두 상기 두께방향에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있어도 되고, 그 경우에는 상기 복수의 관통구멍이 세라믹 유전체 재료에 의해 채워져 있는 것이 바람직하다.
상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 소체가 상기 폭방향에 있어서, 세라믹 유전체층으로 구성되면서 상기 제1측면을 규정하는 폭방향 제1외층부와, 세라믹 유전체층으로 구성되면서 상기 제2측면을 규정하는 폭방향 제2외층부와, 상기 적층부를 포함하면서 상기 폭방향 제1외층부 및 상기 폭방향 제2외층부의 사이에 위치하는 폭방향 내층부로 구분되어도 된다. 그 경우에는 상기 적층부 내의 상기 제1측면측에 위치하는 폭방향 제1단부 영역에서의 도전체 밀도 및 상기 적층부 내의 상기 제2측면측에 위치하는 폭방향 제2단부 영역에서의 도전체 밀도가, 모두 상기 적층부 내의 상기 폭방향을 따른 중앙에 위치하는 폭방향 중앙부 영역에서의 도전체 밀도보다도 낮게 구성되어 있는 것이 바람직하다.
상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 복수의 도전체층 중 상기 폭방향 제1단부 영역 및 상기 폭방향 제2단부 영역에 포함되는 부분이, 모두 상기 두께방향에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있어도 되고, 그 경우에는 상기 복수의 관통구멍이 세라믹 유전체 재료에 의해 채워져 있는 것이 바람직하다.
상기 본 발명에 기초하는 적층 세라믹 콘덴서에 있어서는, 상기 제1도전체층 및 상기 제2도전체층이 상기 외부전극에 비접속인 부유(浮遊) 도전체층이어도 된다.
본 발명에 의하면, 층간 박리가 발생하는 것을 억제할 수 있는 대용량의 적층 세라믹 콘덴서로 할 수 있다.
도 1은 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서의 개략 사시도(斜視圖)이다.
도 2는 도 1 중에 나타내는 II-II선을 따른 모식 단면도이다.
도 3은 도 1 중에 나타내는 III-III선을 따른 모식 단면도이다.
도 4는 도 2 중에 나타내는 영역 IV의 확대도이다.
도 5는 도 1에 도시하는 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
도 6은 도 1에 도시하는 적층 세라믹 콘덴서의 제조 흐름을 나타내는 도면이다.
도 7은 본 발명의 실시형태 1에 기초한 변형예에 따른 적층 세라믹 콘덴서의 모식 단면도이다.
도 8은 본 발명의 실시형태 2에서의 적층 세라믹 콘덴서의 모식 단면도이다.
도 9는 도 8 중에 나타내는 영역 IX의 확대도이다.
도 10은 도 8 중에 나타내는 영역 X의 확대도이다.
도 11은 도 8에 도시하는 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
도 12는 본 발명의 실시형태 3에서의 적층 세라믹 콘덴서의 모식 단면도이다.
도 13은 도 12 중에 나타내는 영역 XIII의 확대도이다.
도 14는 도 12 중에 나타내는 영역 XIV의 확대도이다.
도 15는 도 12에 도시하는 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
도 16은 본 발명의 실시형태 4에서의 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
도 17은 본 발명의 실시형태 5에서의 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
이하, 본 발명의 실시형태에 대해서, 도면을 참조하여 상세하게 설명한다. 한편, 이하에 나타내는 실시형태에 있어서는 동일 또는 공통되는 부분에 대해서 도면 중 동일한 부호를 첨부하고, 그 설명은 반복하지 않는다.
(실시형태 1)
도 1은 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서의 개략 사시도이다. 또, 도 2 및 도 3은 각각 도 1 중에 나타내는 II-II선 및 III-III선을 따른 모식 단면도이며, 도 4는 도 2 중에 나타내는 영역 IV의 확대도이다. 먼저, 이들 도 1 내지 도 4를 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1A)의 구성에 대해서 설명한다.
도 1 내지 도 3에 도시하는 바와 같이, 적층 세라믹 콘덴서(1A)는 전체적으로 대략 직방체형상을 가지는 전자부품이며, 소체(2)와, 한 쌍의 외부전극인 제1외부전극(5a) 및 제2외부전극(5b)을 가지고 있다.
도 2 및 도 3에 도시하는 바와 같이, 소체(2)는 대략 직방체형상을 가지고 있고, 소정의 방향을 따라 번갈아 적층된 세라믹 유전체층(3)과 도전체층으로서의 내부전극층(4)에 의해 구성되어 있다. 세라믹 유전체층(3)은 예를 들면 티탄산 바륨을 주성분으로 하는 세라믹 유전체 재료로 형성되어 있다. 또, 세라믹 유전체층(3)은 후술하는 세라믹 그린 시트의 원료가 되는 세라믹 분말의 부성분으로서의 Mn화합물, Mg화합물, Si화합물, Co화합물, Ni화합물, 희토류화합물 등이나, 소결 조제(助劑)로서 Al, Si 등을 포함하고 있어도 된다. 한편, 내부전극층(4)은 예를 들면 Ni, Cu 등에 대표되는 비(卑)금속재료로 형성되어 있다.
소체(2)는 세라믹 유전체층(3)이 되는 세라믹 그린 시트의 표면에 내부전극층(4)이 되는 도전 패턴이 인쇄된 원료 시트를 복수 준비하고, 이들 복수의 원료 시트를 적층하여 압착함으로써 머더 블록(mother block)을 제작하고, 상기 머더 블록을 분단함으로써 복수의 적층체 칩에 개편화된 후에 이들이 소성됨으로써 제작된다.
한편, 세라믹 유전체층(3)의 재질은 상술한 티탄산 바륨을 주성분으로 하는 세라믹 유전체 재료에 한정되지 않고, 다른 고유전율의 세라믹 유전체 재료(예를 들면, CaZrO3, CaTiO3, SrTiO3 등을 주성분으로 하는 것)를 세라믹 유전체층(3)의 재질로서 선택해도 된다. 또, 내부전극층(4)의 재질도 상술한 비금속 재료에 한정되지 않고, 다른 도전체 재료를 내부전극층(4)의 재질로서 선택해도 된다.
도 1 및 도 2에 도시하는 바와 같이, 제1외부전극(5a) 및 제2외부전극(5b)은 소체(2)의 소정방향의 양 단부에 위치하는 외표면을 덮도록 서로 이간(離間)하여 마련되어 있다. 제1외부전극(5a) 및 제2외부전극(5b)은 각각 도전막으로 구성되어 있다.
제1외부전극(5a) 및 제2외부전극(5b)은 예를 들면 소결 금속층과 도금층의 적층막으로 구성된다. 소결 금속층은 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd합금, Au 등의 도전체 페이스트 혹은 이들 재료로 이루어지는 금속분말을 포함하는 도전성 수지 페이스트를 베이킹함으로써 형성된다. 도금층은 예를 들면 Ni도금층과 이것을 덮는 Sn도금층에 의해 구성된다. 도금층은 이것 대신에 Cu도금층이나 Au도금층이어도 된다. 또, 제1외부전극(5a) 및 제2외부전극(5b)은 도금층만으로 구성되어 있어도 된다.
도 2에 도시하는 바와 같이, 적층방향을 따라 세라믹 유전체층(3)을 끼고 서로 이웃하는 한 쌍의 내부전극층(4) 중 한쪽은 적층 세라믹 콘덴서(1A)의 내부에 있어서 제1외부전극(5a)에 제1배선부(4c1)를 통해서 접속되어 있고, 적층방향을 따라 세라믹 유전체층(3)을 끼고 서로 이웃하는 한 쌍의 내부전극층(4) 중 다른쪽은 적층 세라믹 콘덴서(1A)의 내부에 있어서 제2외부전극(5b)에 제2배선부(4c2)를 통해서 접속되어 있다. 이로 인해, 제1외부전극(5a)과 제2외부전극(5b)의 사이는 복수의 콘덴서 요소가 전기적으로 병렬로 접속된 구조로 되어 있다.
도 2 및 도 3에 도시하는 바와 같이 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 상술한 복수의 내부전극층(4) 중, 제1배선부(4c1) 및 제2배선부(4c2)를 제외한 부분이 상기 적층 세라믹 콘덴서(1A)의 용량을 결정하는 부위(이른바 유효영역)로 되어 있고, 상기 용량을 결정하는 부분의 복수의 내부전극층(4)과 이들 사이에 위치하는 세라믹 유전체층(3)에 의해 구성되는 부분이, 세라믹 유전체층(3)과 내부전극층(4)이 두께방향을 따라 빽빽하게 적층된 적층부(9)를 형성하고 있다.
여기서, 도 1 내지 도 3을 참조하여 적층 세라믹 콘덴서(1A)의 방향을 나타내는 용어로서, 세라믹 유전체층(3)과 내부전극층(4)의 적층방향을 두께방향 T로 정의하고, 제1외부전극(5a) 및 제2외부전극(5b)이 정렬된 방향을 길이방향 L로 정의하고, 이들 두께방향 T 및 길이방향 L 모두에 직교하는 방향을 폭방향 W로 정의하여, 이하의 설명에 있어서는 이들 용어를 사용한다.
또, 도 2 및 도 3을 참조하여, 대략 직방체형상의 소체(2)의 6개 외표면 중, 두께방향 T에 있어서 마주하여 위치하는 한 쌍의 외표면을 각각 제1주면(2a1) 및 제2주면(2a2)으로 정의하고, 길이방향 L에 있어서 마주하여 위치하는 한 쌍의 외표면을 각각 제1단면(2b1) 및 제2단면(2b2)으로 정의하고, 폭방향 W에 있어서 마주하여 위치하는 한 쌍의 외표면을 각각 제1측면(2c1) 및 제2측면(2c2)으로 정의하여, 이하의 설명에 있어서는 이들 용어를 사용한다.
한편, 도 1 내지 도 3에 도시하는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1A)는 길이방향 L을 따른 외형치수가 가장 길어지도록 구성된 가늘고 긴 대략 직방체형상을 가지고 있다. 상기 적층 세라믹 콘덴서(1A)의 길이방향 L의 외형치수 및 폭방향 W의 외형치수(통상, 두께방향 T의 외형치수는 폭방향 W의 외형치수와 동등함)의 대표값으로는, 예를 들면 3.2[㎜]×1.6[㎜], 2.0[㎜]×1.25[㎜], 1.6[㎜]×0.8[㎜], 1.0[㎜]×0.5[㎜], 0.8[㎜]×0.4[㎜], 0.6[㎜]×0.3[㎜], 0.4[㎜]×0.2[㎜], 0.2[㎜]×0.1[㎜] 등을 들 수 있다.
도 2 및 도 3에 도시하는 바와 같이, 소체(2)는 두께방향 T에 있어서 두께방향 내층부(6a)와, 두께방향 제1외층부(6b1), 두께방향 제2외층부(6b2)로 구분된다.
두께방향 내층부(6a)는 상술한 적층부(9)를 포함하고 있고, 세라믹 유전체층(3)과 내부전극층(4)에 의해 구성되어 있다. 이 중, 두께방향 내층부(6a)를 구성하는 내부전극층(4)은 적층부(9)에 포함되는 부분의 내부전극층(4)과, 적층부(9)에 포함되는 내부전극층(4) 중 일부에서 제1단면(2b1)측을 향하여 연장됨으로써 제1외부전극(5a)에 접속된 상기 제1배선부(4c1)를 구성하는 부분의 내부전극층(4)과, 적층부(9)에 포함되는 내부전극층(4) 중 다른 일부에서 제2단면(2b2)측을 향하여 연장됨으로써 제2외부전극(5b)에 접속된 상기 제2배선부(4c2)를 구성하는 부분의 내부전극층(4)을 포함하고 있다.
두께방향 제1외층부(6b1)는 세라믹 유전체층(3)에 의해 구성되어 있고, 내부전극층(4)을 포함하고 있지 않다. 두께방향 제1외층부(6b1)는 제1주면(2a1)이 위치하는 쪽의 두께방향 내층부(6a)의 표면을 덮고 있고, 이로 인해 두께방향 제1외층부(6b1)는 소체(2)의 제1주면(2a1)을 규정하고 있다.
두께방향 제2외층부(6b2)는 세라믹 유전체층(3)에 의해 구성되어 있고, 내부전극층(4)을 포함하고 있지 않다. 두께방향 제2외층부(6b2)는 제2주면(2a2)이 위치하는 쪽의 두께방향 내층부(6a)의 표면을 덮고 있고, 이로 인해 두께방향 제2외층부(6b2)는 소체(2)의 제2주면(2a2)을 규정하고 있다.
이상으로 인해 두께방향 내층부(6a)는, 두께방향 T에 있어서 두께방향 제1외층부(6b1)와 두께방향 제2외층부(6b2)에 의해 끼인 상태로 되어 있다. 한편, 두께방향 내층부(6a)에 포함되는 내부전극층(4) 중, 제1주면(2a1)측에 가장 가까운 위치에 배치된 제1도전체층으로서의 제1최외층(最外層)(4a)은 상술한 두께방향 제1외층부(6b1)를 구성하는 세라믹 유전체층(3)에 인접하여 마련되고, 두께방향 내층부(6a)에 포함되는 내부전극층(4) 중, 제2주면(2a2)측에 가장 가까운 위치에 배치된 제2도전체층으로서의 제2최외층(4b)은 상술한 두께방향 제2외층부(6b2)을 구성하는 세라믹 유전체층(3)에 인접하여 마련되어 있다.
또, 도 2에 도시하는 바와 같이, 소체(2)는 길이방향 L에 있어서 길이방향 내층부(7a)와, 길이방향 제1외층부(7b1)와, 길이방향 제2외층부(7b2)로 구분된다.
길이방향 내층부(7a)는 상술한 적층부(9)를 포함하고 있고, 복수의 세라믹 유전체층(3)과 복수의 내부전극층(4)에 의해 구성되어 있다. 이 중, 길이방향 내층부(7a)를 구성하는 복수의 내부전극층(4)은 적층부(9)에 포함되는 부분의 내부전극층(4)만을 포함하고 있다.
길이방향 제1외층부(7b1)는 상기 제1배선부(4c1)를 구성하는 부분의 내부전극층(4)과 세라믹 유전체층(3)에 의해 구성되어 있다. 길이방향 제1외층부(7b1)는 제1단면(2b1)이 위치하는 쪽의 길이방향 내층부(7a)의 표면을 덮고 있고, 이로 인해 길이방향 제1외층부(7b1)는 소체(2)의 제1단면(2b1)을 규정하고 있다.
길이방향 제2외층부(7b2)는 상기 제2배선부(4c2)를 구성하는 부분의 내부전극층(4)과 세라믹 유전체층(3)에 의해 구성되어 있다. 길이방향 제2외층부(7b2)는 제2단면(2b2)이 위치하는 쪽의 길이방향 내층부(7a)의 표면을 덮고 있고, 이로 인해 길이방향 제2외층부(7b2)는 소체(2)의 제2단면(2b2)을 규정하고 있다.
이상으로 인해 길이방향 내층부(7a)는, 길이방향 L에 있어서 길이방향 제1외층부(7b1)와 길이방향 제2외층부(7b2)에 의해 끼인 상태로 되어 있다.
또한, 도 3에 도시하는 바와 같이, 소체(2)는 폭방향 W에 있어서, 폭방향 내층부(8a)와, 폭방향 제1외층부(8b1)와, 폭방향 제2외층부(8b2)로 구분된다.
폭방향 내층부(8a)는 상술한 적층부(9)를 포함하고 있고, 복수의 세라믹 유전체층(3)과 복수의 내부전극층(4)에 의해 구성되어 있다. 이 중, 폭방향 내층부(8a)를 구성하는 내부전극층(4)은 적층부(9)에 포함되는 부분의 내부전극층(4)과, 제1배선부(4c1)를 구성하는 부분의 내부전극층(4)과, 제2배선부(4c2)를 구성하는 부분의 내부전극층(4)을 포함하고 있다.
폭방향 제1외층부(8b1)는 세라믹 유전체층(3)에 의해 구성되어 있고, 내부전극층(4)을 포함하고 있지 않다. 폭방향 제1외층부(8b1)는 제1측면(2c1)이 위치하는 쪽의 폭방향 내층부(8a)의 표면을 덮고 있고, 이로 인해 폭방향 제1외층부(8b1)는 소체(2)의 제1측면(2c1)을 규정하고 있다.
폭방향 제2외층부(8b2)는 세라믹 유전체층(3)에 의해 구성되어 있고, 내부전극층(4)을 포함하고 있지 않다. 폭방향 제2외층부(8b2)는 제2측면(2c2)이 위치하는 쪽의 폭방향 내층부(8a)의 표면을 덮고 있고, 이로 인해 폭방향 제2외층부(8b2)는 소체(2)의 제2측면(2c2)을 규정하고 있다.
이상으로 인해 폭방향 내층부(8a)는, 폭방향 W에 있어서 폭방향 제1외층부(8b1)와 폭방향 제2외층부(8b2)에 의해 끼인 상태로 되어 있다.
이렇게, 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 복수의 내부전극층(4)과 복수의 세라믹 유전체층(3)이 번갈아 빽빽하게 적층되어 이루어지는 대략 직방체형상의 적층부(9)를 소체(2)의 내부에 포함하고 있고, 세라믹 유전체층(3)으로 이루어지는 외층부(즉, 두께방향 제1외층부(6b1), 두께방향 제2외층부(6b2), 폭방향 제1외층부(8b1) 및 폭방향 제2외층부(8b2))와, 비교적 소수의 내부전극층(4)이 배선부로서 세라믹 유전체층(3)의 내부에 포함되어 이루어지는 외층부(즉, 길이방향 제1외층부(7b1) 및 길이방향 제2외층부(7b2))가, 상기 적층부(9)를 덮도록 마련됨으로써 소체(2)가 형성되어 있다.
여기서, 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 제1최외층(4a)에서의 도전체 밀도 및 제2최외층(4b)에서의 도전체 밀도가, 이들 제1최외층(4a) 및 제2최외층(4b)의 사이에 위치하는 다른 내부전극층(4)에서의 도전체 밀도 중 어느 하나보다도 낮게 구성되어 있다. 이렇게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모할 수 있다. 이하, 그 상세한 내용에 대해서 설명한다.
도 4에 도시하는 바와 같이, 제1최외층(4a)은 소정의 두께를 가지는 도전체 재료의 막에 의해 형성되어 있다. 상기 제1최외층(4a)은 두께방향 T에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있고, 상기 관통구멍이 세라믹 유전체 재료로 이루어지는 필링부(filling portion)(3a)에 의해 채워져 있다. 이로 인해, 제1최외층(4a)은 두께방향 T에 평행한 임의의 단면(斷面)에 있어서 불연속성을 가지게 되어서 도전체 밀도가 비교적 낮은 것으로 되어 있다. 한편, 도시되어 있지 않지만, 제2최외층(4b)에 대해서도 제1최외층(4a)과 동일한 구성을 가지고 있다.
이렇게 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 비교적 낮게 구성함으로써, 상술한 세라믹 유전체 재료로 이루어지는 필링부(3a)가 이들 제1최외층(4a) 및 제2최외층(4b)을 끼우는 부분의 세라믹 유전체층(3)끼리를 연결하는 일종의 지주(支柱)(앵커(anchor))로서 기능하게 되기 때문에, 제1최외층(4a) 및 제2최외층(4b)과 이들의 외측에 위치하는 세라믹 유전체층(3) 사이에서의 고착력이 높게 유지되게 되어서, 두께방향 내층부(6a)와 두께방향 제1외층부(6b1)의 경계부 및 두께방향 내층부(6a)와 두께방향 제2외층부(6b2)의 경계부에 있어서 층간 박리가 발생하는 것을 효과적으로 억제할 수 있다.
한편, 제1최외층(4a) 및 제2최외층(4b)의 사이에 위치하는 다른 내부전극층(4)도, 소정의 두께를 가지는 도전체 재료의 막에 의해 형성되어 있지만, 두께방향 T에 평행한 임의의 단면에 있어서 비교적 높은 연속성을 가지고 있어서, 도전체 밀도가 비교적 높은 것으로 되어 있다.
이렇게, 제1최외층(4a) 및 제2최외층(4b)의 사이에 위치하는 다른 내부전극층(4)에서의 도전체 밀도를 비교적 높게 구성함으로써, 이들 내부전극층(4) 중 서로 이웃하는 내부전극층(4) 사이에서의 대향면적이 증가하게 되어서 용량을 크게 할 수 있다.
따라서, 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 이들의 사이에 위치하는 어느 하나의 내부전극층(4)의 도전체 밀도보다도 낮게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모할 수 있게 된다. 한편, 내부전극층(4)은 일반적으로 수백층정도 적층되는 것이기 때문에, 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 저하시킴으로써 생기는 용량의 저하는 층간 박리를 억제할 수 있는 효과에 비해 무시할 수 있을 정도의 것이다.
여기서, 바람직하게는 제1최외층(4a)에서의 도전체 밀도 및 제2최외층(4b)에서의 도전체 밀도는 이들의 사이에 위치하는 내부전극층(4)에서의 도전체 밀도보다도 5[%]~10[%]정도 낮게 구성된다. 예를 들면, 제1최외층(4a)과 제2최외층(4b) 사이에 위치하는 내부전극층(4)에서의 도전체 밀도가 70[%]~90[%]정도일 경우에는, 제1최외층(4a)에서의 도전체 밀도 및 제2최외층(4b)에서의 도전체 밀도는 모두 60[%]~85[%]정도로 할 수 있다.
한편, 제1최외층(4a)에서의 도전체 밀도, 제2최외층(4b)에서의 도전체 밀도, 이들 제1최외층(4a) 및 제2최외층(4b)의 사이에 위치하는 내부전극층(4)의 도전체 밀도는 예를 들면 이하의 순서에 의해 측정할 수 있다.
먼저, 측정 대상이 되는 적층 세라믹 콘덴서를 봉지(封止)수지로 봉지하고, 상기 봉지수지채로 적층 세라믹 콘덴서를 연마한다. 여기서, 상기 연마는 적층 세라믹 콘덴서의 두께방향 T를 따라 진행하도록 실시한다. 그때, 제1최외층이 노출된 시점, 두께방향 T에 있어서 중앙부에 위치하는 내부전극층이 노출된 시점, 및 제2최외층이 노출된 시점에 연마를 각각 정지하고, 이들 연마를 정지한 시점에서의 단면의 촬상을 실시한다. 단면의 촬상에는 전자현미경(예를 들면 SEM(scanning electron microscope)) 등을 이용하고, 그 배율은 500배에서 1000배의 범위로 하는 것이 바람직하다. 그리고, 촬상한 화상으로부터 측정해야 할 범위의 화상을 추출하고, 이것을 또한 이치화(二値化) 처리 등 함으로써 도전체 재료에 해당하는 부분의 면적과 도전체 재료에 해당하지 않는 부분의 면적을 각각 측정하고, 이들 측정한 면적에 기초하여 각 층에서의 도전체 밀도를 산출한다. 이렇게 하여 산출한 각 층에서의 도전체 밀도를 비교함으로써, 각 층의 밀도차이를 특정할 수 있다.
여기서, 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 이들의 사이에 위치하는 어느 하나의 내부전극층(4)의 도전체 밀도보다도 낮게 구성하는 구체적인 수법의 일례에 대하여 이하에서 설명한다. 도 5는 도 1에 도시하는 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
도 5에 도시하는 바와 같이, 소체(2)는 구성이 다른 복수의 소재 시트(11A, 11B1, 11B2, 11C1, 11C2)로 이루어지는 소재 시트군(10A)을 재료로 하여 제작되고, 보다 상세하게는 이들 구성이 다른 복수의 소재 시트(11A, 11B1, 11B2, 11C1, 11C2)가 소정의 순번으로 적층되어서 압착 및 소성됨으로써 제작된다.
소재 시트(11A)는 그 표면에 도전 패턴이 형성되어 있지 않은 세라믹 베이스(ceramic base)(12)만으로 이루어지는 것이다. 소재 시트(11A)는 소성 후에 있어서 두께방향 제1외층부(6b1) 또는 두께방향 제2외층부(6b2)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
소재 시트(11B1, 11B2)는 세라믹 베이스(12)의 표면에 소정 형상의 도전 패턴(13a)이 형성된 것이다. 소재 시트(11B1, 11B2) 중 도전 패턴(13a)은 소성 후에 있어서 내부전극층(4) 중 제1최외층(4a) 및 제2최외층(4b)을 제외한 부분이 된다. 또, 소재 시트(11B1, 11B2) 중 세라믹 베이스(12)는 소성 후에 있어서 두께방향 내층부(6a)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
소재 시트(11C1, 11C2)는 세라믹 베이스(12)의 표면에 소정 형상의 도전 패턴(13b)이 형성된 것이다. 소재 시트(11C1, 11C2) 중 도전 패턴(13b)은 소성 후에 있어서 내부전극층(4) 중 제1최외층(4a) 및 제2최외층(4b)이 된다. 또, 소재 시트(11C1) 중 세라믹 베이스(12)는 소성 후에 있어서 두께방향 내층부(6a)를 구성하는 부분의 세라믹 유전체층(3)이 되고, 소재 시트(11C2) 중 세라믹 베이스(12)는 소성 후에 있어서 두께방향 제2외층부(6b2)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
여기서, 상술한 도전 패턴(13a, 13b)은 모두 세라믹 베이스(12)의 표면에 스크린 인쇄법 또는 그라비어 인쇄법 등을 이용하여 도전체 페이스트를 부착시킴으로써 형성할 수 있다. 그때, 소성 후에 있어서 내부전극층(4) 중 제1최외층(4a) 및 제2최외층(4b)을 제외한 부분이 되는 도전 패턴(13a)에 대해서는, 부착시키는 도전체 페이스트의 두께를 비교적 두껍게 하고, 소성 후에 있어서 내부전극층(4) 중 제1최외층(4a) 및 제2최외층(4b)이 되는 도전 패턴(13b)에 대해서는 부착시키는 도전체 페이스트의 두께를 비교적 얇게 한다.
이로 인해, 소성 시에 있어서 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 이들 사이에 위치하는 어느 하나의 내부전극층(4)의 도전체 밀도보다도 낮게 구성할 수 있게 되고, 상술한 필링부(3a)가 제1최외층(4a) 및 제2최외층(4b) 내에 다수 형성되게 된다.
한편, 세라믹 베이스(12)에 부착시키는 도전체 페이스트의 두께를 다르게 하는 수법으로, 스크린 인쇄법의 경우에는 스크린 인쇄판에 마련하는 메쉬(mesh)의 크기(즉 구멍의 크기)를 조정함으로 인해 세라믹 베이스(12)에 전사(轉寫)되는 도전체 페이스트의 양을 조절함으로써 실현할 수 있고, 그라비어 인쇄법의 경우에는 그라비어판의 패턴의 크기를 조정하면서 도전체 페이스트의 점도를 조정함으로 인해 세라믹 베이스(12)에 전사되는 도전체 페이스트의 양을 조절함으로써 실현할 수 있다.
도 6은 도 1에 도시하는 적층 세라믹 콘덴서의 제조 흐름을 나타내는 도면이다. 다음으로, 이 도 6을 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1A)의 제조 흐름에 대해서 설명한다. 한편, 이하에 나타내는 적층 세라믹 콘덴서(1A)의 제조 흐름은, 제조 과정의 도중 단계까지 일괄하여 가공 처리함으로써 머더 블록을 제작하고, 그 후에 이것을 분단하여 개편화하고, 개편화 후의 칩에 가공 처리를 더 실시함으로써 복수의 적층 세라믹 콘덴서(1A)를 동시에 대량으로 생산하는 것이다.
도 6에 나타내는 바와 같이, 상술한 적층 세라믹 콘덴서(1A)를 제조할 때에는 먼저, 세라믹 슬러리의 조제가 실시된다(공정 S1). 구체적으로는 세라믹스 분말, 바인더 및 용제 등이 소정의 배합 비율로 혼합되고, 이로 인해 세라믹 슬러리가 형성된다.
다음으로, 세라믹 그린 시트가 형성된다(공정 S2). 구체적으로는 세라믹 슬러리가 캐리어 필름 위에 있어서 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등을 이용하여 시트형상으로 성형됨으로써 세라믹 그린 시트가 제작된다.
다음으로, 원료 시트가 형성된다(공정 S3). 구체적으로는 세라믹 그린 시트에 도전체 페이스트가 소정의 패턴을 가지도록 스크린 인쇄법 또는 그라비어 인쇄법 등을 이용하여 인쇄됨으로써, 세라믹 그린 시트 위에 소정의 도전 패턴이 마련된 원료 시트가 형성된다.
여기서, 제작되는 원료 시트는 도 5에 있어서 도시한 소재 시트(11B1, 11B2, 11C1, 11C2)의 각각에 대하여, 그 각각의 소재 시트를 단위 유닛으로서 동일한 형상을 갖는 복수의 소재 시트가 평면상에서 매트릭스형상으로 정렬되는 레이아웃을 가지는 것이다.
한편, 소재 시트(11B1)와 소재 시트(11B2)는 동일한 형상이기 때문에, 이들을 포함하는 원료 시트로는 동일한 도전 패턴을 가지는 것을 사용할 수 있고, 후술하는 원료 시트의 적층공정에 있어서 동일한 도전 패턴을 가지는 원료 시트를 반 피치씩 비켜서 적층함으로써, 도 5에 있어서 도시한 바와 같은 소재 시트(11B1, 11B2)의 적층구조를 얻을 수 있다.
또, 소재 시트(11C1)와 소재 시트(11C2)도 동일한 형상이기 때문에, 이들을 포함하는 원료 시트로는 동일한 도전 패턴을 가지는 것을 사용할 수 있고, 후술하는 원료 시트의 적층공정에 있어서 동일한 도전 패턴을 가지는 원료 시트를 반 피치 비켜서 적층함으로써, 도 6에 있어서 나타낸 바와 같은 소재 시트(11C1, 11C2)의 적층구조를 얻을 수 있다.
여기서, 소재 시트(11B1, 11B2)를 포함하는 원료 시트에 있어서는, 상술한 바와 같이 그 두께가 비교적 두꺼워지도록 도전 패턴(13a)이 형성되고, 소재 시트(11C1, 11C2)를 포함하는 원료 시트에 있어서는, 상술한 바와 같이 그 두께가 비교적 얇아지도록 도전 패턴(13b)이 형성된다.
한편, 원료 시트로는 상술한 도전 패턴(13a, 13b)을 가지는 것 이외에도, 상기 공정 S3을 거치지 않고 제작된 세라믹 그린 시트만으로 이루어지는 것도 준비된다.
다음으로, 원료 시트가 적층된다(공정 S4). 구체적으로는 상술한 복수의 원료 시트가 소정의 룰에 따라서 적층됨으로써, 적층 후의 원료 시트군의 내부에 있어서, 상술한 단위 유닛이 각각 적층방향에 있어서 도 5에서 도시한 적층구조를 가지도록 배치된다.
다음으로, 원료 시트군이 압착된다(공정 S5). 구체적으로는 예를 들면 정수압 프레스법 등을 이용하여 원료 시트군이 그 적층방향을 따라 가압됨으로써 압착된다. 이로 인해, 상술한 머더 블록이 제작되게 된다.
다음으로, 머더 블록이 분단된다(공정 S6). 구체적으로는 프레스 컷팅(press-cutting)이나 다이싱(dicing)이 실시됨으로써 머더 블록이 행렬형상으로 분단되고, 이로 인해 상술한 칩이 잘린다. 여기서, 잘린 칩은 도 5에 있어서 도시한 바와 같은 적층구조를 가지는 것이 된다.
다음으로, 칩의 소성이 실시된다(공정 S7). 구체적으로는 잘린 칩이 소정의 온도로 가열되고, 이로 인해 세라믹 유전체 재료 및 도전체 재료의 소결 처리가 실시된다. 여기서, 산화 분위기 하에서 칩의 소성을 실시하는 것으로 하면, 상술한 제1최외층(4a) 및 제2최외층(4b) 중에 있어서 보다 많은 필링부(3a)가 형성되게 되어서 층간 박리의 발생을 보다 확실하게 억제할 수 있게 된다.
다음으로, 칩의 배럴 연마가 실시된다(공정 S8). 구체적으로는 소성 후의 칩이, 배럴이라고 불리는 작은 상자 내에 세라믹 재료보다도 경도가 높은 미디어 볼과 함께 봉입되어, 상기 배럴을 회전시킴으로써 칩의 연마가 실시된다. 이로 인해, 칩의 외표면(특히 모퉁이부나 코너부)에 곡면형상의 둥그스름함이 주어지게 됨으로써 상술한 소체(2)가 형성된다.
다음으로, 외부전극이 형성된다(공정 S9). 구체적으로는 소체(2)의 제1단면(2b1)을 포함하는 부분의 단부 및 제2단면(2b2)을 포함하는 부분의 단부에 도전체 페이스트가 도포됨으로써 금속막이 형성되고, 형성된 금속막의 소결 처리가 실시된 후에 상기 금속막에 Ni도금, Sn도금이 순서대로 입혀짐으로써 소체(2)의 외표면 위에 제1외부전극(5a) 및 제2외부전극(5b)이 형성된다.
상술한 일련의 공정을 거침으로써, 도 1 내지 도 3에 도시한 구조를 가지는 적층 세라믹 콘덴서(1A)의 제조가 완료된다.
이상에 있어서 설명한 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 이들 사이에 위치하는 어느 하나의 내부전극층(4)의 도전체 밀도보다도 낮게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 실현하고 있다. 따라서, 제품으로서의 신뢰성의 향상이 도모됨과 동시에, 제조 과정에서의 수율의 악화를 방지할 수 있게 된다.
도 7은 본 실시형태에 기초한 변형예에 따른 적층 세라믹 콘덴서의 모식 단면도이다. 다음으로, 이 도 7을 참조하여 본 실시형태에 기초한 변형예에 따른 적층 세라믹 콘덴서(1B)에 대해서 설명한다.
도 7에 도시하는 바와 같이, 본 변형예에 따른 적층 세라믹 콘덴서(1B)는 상술한 본 실시형태에서의 적층 세라믹 콘덴서(1A)와 비교한 경우에, 제1최외층(4a) 및 제2최외층(4b)이 각각 제1외부전극(5a) 및 제2외부전극(5b)에 접속되어 있지 않고, 이들 제1최외층(4a) 및 제2최외층(4b)이 모두 부유 도전체층으로 구성되어 있는 점에 있어서 상이하다.
이렇게 구성한 경우에도, 상술한 본 실시형태에서의 적층 세라믹 콘덴서(1A)의 경우와 동일하게, 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 이들 사이에 위치하는 어느 하나의 내부전극층(4)의 도전체 밀도보다도 낮게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모할 수 있게 된다. 한편, 상술한 바와 같이, 내부전극층(4)은 일반적으로 수백층정도 적층되는 것이기 때문에, 제1최외층(4a) 및 제2최외층(4b)을 부유 도전체층으로 한 경우에 생기는 용량의 저하도, 층간 박리를 억제할 수 있는 효과에 비해서 무시할 수 있을 정도의 것이다.
(실시형태 2)
도 8은 본 발명의 실시형태 2에서의 적층 세라믹 콘덴서의 모식 단면도이다. 또, 도 9 및 도 10은 각각 도 8 중에 나타내는 영역 IX 및 영역 X의 확대도이다. 먼저, 이들 도 8 내지 도 10을 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1C)의 구성에 대해서 설명한다.
도 8 내지 도 10에 도시하는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1C)는, 상술한 실시형태 1에서의 적층 세라믹 콘덴서(1A)와 비교한 경우에, 내부전극층(4)의 구성에 있어서 상이하고, 보다 구체적으로는 복수의 내부전극층(4) 중 도전체 밀도가 다른 부분과 비교하여 낮게 되어 있는 부분이, 상술한 실시형태 1에서의 적층 세라믹 콘덴서(1A)와 상이하다.
본 실시형태에서의 적층 세라믹 콘덴서(1C)에 있어서는, 상술한 실시형태 1에서의 적층 세라믹 콘덴서(1A)와 달리, 제1최외층(4a)에서의 도전체 밀도 및 제2최외층(4b)에서의 도전체 밀도가, 모두 이들 사이에 위치하는 다른 내부전극층(4)에서의 도전재료의 밀도와 동등해지도록 구성되어 있는 반면, 이들 제1최외층(4a) 및 제2최외층(4b)을 포함하는 모든 내부전극층(4)에서의 도전체 밀도가, 길이방향 L에 있어서 변화되도록 구성되어 있다.
보다 상세하게는 적층부(9) 내의 제1단면(2b1)측에 위치하는 길이방향 제1단부 영역(9b1)에서의 도전체 밀도 및 적층부(9) 내의 제2단면(2b2)측에 위치하는 길이방향 제2단부 영역(9b2)에서의 도전체 밀도가 모두 적층부(9) 내의 남은 영역인, 적층부(9) 내의 길이방향 L을 따른 중앙에 위치하는 길이방향 중앙부 영역(9a)에서의 도전체 밀도보다도 낮게 구성되어 있다. 이렇게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모할 수 있다. 이하, 그 상세한 내용에 대해서 설명한다.
도 9에 도시하는 바와 같이, 길이방향 제1단부 영역(9b1)에 있어서는 복수의 내부전극층(4) 중, 제2외부전극(5b)에 접속된 내부전극층(4)이 두께방향 T에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있고, 상기 관통구멍이 세라믹 유전체 재료로 이루어지는 필링부(3a)에 의해 채워져 있다. 이로 인해, 상기 제2외부전극(5b)에 접속된 내부전극층(4) 중 길이방향 제1단부 영역(9b1)에 포함되는 부분은 두께방향 T에 평행한 임의의 단면에 있어서 불연속성을 가지게 되어서 도전체 밀도가 비교적 낮은 것으로 되어 있다.
또, 그 도시는 생략하지만, 길이방향 제2단부 영역(9b2)에 있어서는 복수의 내부전극층(4) 중, 제1외부전극(5a)에 접속된 내부전극층(4)이 두께방향 T에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있고, 상기 관통구멍이 세라믹 유전체 재료로 이루어지는 필링부(3a)에 의해 채워져 있다. 이로 인해, 상기 제1외부전극(5a)에 접속된 내부전극층(4) 중 길이방향 제2단부 영역(9b2)에 포함되는 부분은 두께방향 T에 평행한 임의의 단면에 있어서 불연속성을 가지게 되어서 도전체 밀도가 비교적 낮은 것으로 되어 있다.
이렇게, 길이방향 제1단부 영역(9b1) 및 길이방향 제2단부 영역(9b2)에 포함되는 부분의 내부전극층(4)의 일부에서의 도전체 밀도를 비교적 낮게 구성함으로써, 상술한 세라믹 유전체 재료로 이루어지는 필링부(3a)가 상기 부분의 내부전극층(4)을 끼우는 부분의 세라믹 유전체층(3)끼리를 연결하는 일종의 지주(앵커)로서 기능하게 되기 때문에, 상기 부분의 내부전극층(4)과 이것을 끼우는 부분의 세라믹 유전체층(3) 사이에서의 고착력이 높게 유지되게 되어서, 길이방향 내층부(7a)와 길이방향 제1외층부(7b1)의 경계부 및 길이방향 내층부(7a)와 길이방향 제2외층부(7b2)의 경계부를 기점으로 하는 층간 박리의 발생을 효과적으로 억제할 수 있다.
여기서, 제2외부전극(5b)에 접속된 내부전극층(4) 중 도전체 밀도가 다른 부분과 비교하여 낮게 되어야 할 부분을 포함하는 영역인 상기 길이방향 제1단부 영역(9b1)의 길이방향 L에서의 크기는 특별히 한정되는 것이 아니지만, 상기 크기를 상기 제2외부전극(5b)에 접속된 내부전극층(4)의 제1단면(2b1)측의 단부로부터의 거리를 대략 10[㎛] 이내의 범위로 함으로써, 길이방향 내층부(7a)와 길이방향 제1외층부(7b1)의 경계부를 기점으로 하는 층간 박리의 발생을 보다 확실하게 억제할 수 있다.
또, 제1외부전극(5a)에 접속된 내부전극층(4) 중 도전체 밀도가 다른 부분과 비교하여 낮게 되어야 할 부분을 포함하는 영역인 상기 길이방향 제2단부 영역(9b2)의 길이방향 L에서의 크기는 특별히 한정되는 것이 아니지만, 상기 크기를 상기 제1외부전극(5a)에 접속된 내부전극층(4)의 제2단면(2b2)측의 단부로부터의 거리를 대략 10[㎛] 이내의 범위로 함으로써, 길이방향 내층부(7a)와 길이방향 제2외층부(7b2)의 경계부를 기점으로 하는 층간 박리의 발생을 보다 확실하게 억제할 수 있다.
한편 도 10에 도시하는 바와 같이, 길이방향 중앙부 영역(9a)에 있어서는 복수의 내부전극층(4) 모두가 두께방향 T에 평행한 임의의 단면에 있어서 비교적 높은 연속성을 가지고 있어서 도전체 밀도가 비교적 높은 것으로 되어 있다.
이렇게, 길이방향 중앙부 영역(9a)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도를 비교적 높게 구성함으로써, 이들 내부전극층(4) 중 서로 이웃하는 내부전극층(4) 사이에서의 대향면적이 증가되게 되어서 용량을 크게 할 수 있다.
따라서, 길이방향 제1단부 영역(9b1)에서의 도전체 밀도 및 길이방향 제2단부 영역(9b2)에서의 도전체 밀도를 모두 길이방향 중앙부 영역(9a)에서의 도전체 밀도보다도 낮게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모할 수 있게 된다. 여기서, 길이방향 제1단부 영역(9b1) 및 길이방향 제2단부 영역(9b2)의 크기는 상술한 바와 같이 아주 작은 것으로 충분하기 때문에, 상기 부분에 포함되는 일부의 내부전극층(4)에서의 도전체 밀도를 저하시킴으로써 생기는 용량의 저하는 층간 박리를 억제할 수 있는 효과에 비해서 무시할 수 있을 정도의 것이다.
여기서, 바람직하게는 제2외부전극(5b)에 접속된 내부전극층(4) 중 길이방향 제1단부 영역(9b1)에 포함되는 부분에서의 도전체 밀도 및 제1외부전극(5a)에 접속된 내부전극층(4) 중 길이방향 제2단부 영역(9b2)에 포함되는 부분에서의 도전체 밀도는 길이방향 중앙부 영역(9a)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도보다도 5[%]~10[%]정도 낮게 구성된다. 예를 들면, 길이방향 중앙부 영역(9a)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도가 70[%]~90[%]정도인 경우에는, 제2외부전극(5b)에 접속된 내부전극층(4) 중 길이방향 제1단부 영역(9b1)에 포함되는 부분에서의 도전체 밀도 및 제1외부전극(5a)에 접속된 내부전극층(4) 중 길이방향 제2단부 영역(9b2)에 포함되는 부분에서의 도전체 밀도는 모두 60[%]~85[%]정도로 할 수 있다.
한편, 제2외부전극(5b)에 접속된 내부전극층(4) 중 길이방향 제1단부 영역(9b1)에 포함되는 부분에서의 도전체 밀도, 제1외부전극(5a)에 접속된 내부전극층(4) 중 길이방향 제2단부 영역(9b2)에 포함되는 부분에서의 도전체 밀도, 길이방향 중앙부 영역(9a)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도는, 상술한 실시형태 1에 있어서 설명한 전자현미경을 이용한 측정 방법에 준하여 측정할 수 있고, 보다 구체적으로는 연마시에 노출시키는 단면을, 길이방향 제1단부 영역(9b1)을 포함하는 단면, 길이방향 중앙부 영역(9a)를 포함하는 단면, 길이방향 제2단부 영역(9b2)을 포함하는 단면으로 각각 설정하거나, 혹은 이들 길이방향 제1단부 영역(9b1), 길이방향 중앙부 영역(9a) 및 길이방향 제2단부 영역(9b2)을 일괄하여 포함하는 단면으로 설정함으로써 측정할 수 있다.
여기서, 길이방향 제1단부 영역(9b1)에서의 도전체 밀도 및 길이방향 제2단부 영역(9b2)에서의 도전체 밀도를 모두 길이방향 중앙부 영역(9a)에서의 도전체 밀도보다도 낮게 구성하는 구체적인 수법의 일례에 대하여 이하에서 설명한다. 도 11은 도 8에 도시하는 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
도 11에 도시하는 바와 같이, 소체(2)는 구성이 다른 복수의 소재 시트(11A, 11D1, 11D2)로 이루어지는 소재 시트군(10C)을 재료로 하여 제작되고, 보다 상세하게는 이들 구성이 다른 복수의 소재 시트(11A, 11D1, 11D2)가 소정의 순번으로 적층되어서 압착 및 소성됨으로써 제작된다.
소재 시트(11A)는 그 표면에 도전 패턴이 형성되어 있지 않은 세라믹 베이스(12)만으로 이루어지는 것이다. 소재 시트(11A)는 소성 후에 있어서 두께방향 제1외층부(6b1) 또는 두께방향 제2외층부(6b2)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
소재 시트(11D1, 11D2)는 세라믹 베이스(12)의 표면에 소정 형상의 도전 패턴(13a, 13b)이 형성된 것이다. 여기서, 도전 패턴(13a)은 소성 후에 있어서 주로 길이방향 중앙부 영역(9a) 및 제1배선부(4c1) 또는 제2배선부(4c2)에 포함되게 되는 부분의 도전 패턴이며, 길이방향 L을 따라 연장되도록 띠형상으로 형성되어 있다. 도전 패턴(13b)은 소성 후에 있어서 주로 길이방향 제1단부 영역(9b1) 또는 길이방향 제2단부 영역(9b2)에 포함되게 되는 부분의 도전 패턴이며, 길이방향 L을 따라 연장되도록 형성된 도전 패턴(13a)의 한쪽 단부측에 위치하고 있다. 또, 소재 시트(11D1, 11D2) 중 세라믹 베이스(12)는 소성 후에 있어서 두께방향 내층부(6a) 또는 두께방향 제2외층부(6b2)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
여기서, 상술한 도전 패턴(13a, 13b)은 상술한 실시형태 1의 경우와 동일하게, 세라믹 베이스(12)에 부착시키는 도전체 페이스트의 양을 조정함으로써 그 두께가 다르도록 구성한 것이며, 이로 인해 소성 시에 있어서 길이방향 제1단부 영역(9b1)에서의 도전체 밀도 및 길이방향 제2단부 영역(9b2)에서의 도전체 밀도를 모두 길이방향 중앙부 영역(9a)에서의 도전체 밀도보다도 낮게 구성할 수 있게 된다.
이상에 있어서 설명한 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1C)에 있어서는, 길이방향 제1단부 영역(9b1)에서의 도전체 밀도 및 길이방향 제2단부 영역(9b2)에서의 도전체 밀도를 모두 길이방향 중앙부 영역(9a)에서의 도전체 밀도보다도 낮게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 실현하고 있다. 따라서, 제품으로서의 신뢰성의 향상이 도모됨과 동시에 제조 과정에서의 수율의 악화를 방지할 수 있게 된다.
(실시형태 3)
도 12는 본 발명의 실시형태 3에서의 적층 세라믹 콘덴서의 모식 단면도이다. 또, 도 13 및 도 14는 각각 도 12 중에 나타내는 영역 XIII 및 영역 XIV의 확대도이다. 먼저, 이들 도 12 내지 도 14를 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1D)의 구성에 대해서 설명한다.
도 12 내지 도 14에 도시하는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1D)는 상술한 실시형태 1에서의 적층 세라믹 콘덴서(1A)와 비교한 경우에 내부전극층(4)의 구성에 있어서 상이하고, 보다 구체적으로는 복수의 내부전극층(4) 중 도전체 밀도가 다른 부분과 비교하여 낮게 되어 있는 부분이, 상술한 실시형태 1에서의 적층 세라믹 콘덴서(1A)와 상이하다.
본 실시형태에서의 적층 세라믹 콘덴서(1D)에 있어서는 상술한 실시형태 1에서의 적층 세라믹 콘덴서(1A)와 달리, 제1최외층(4a)에서의 도전체 밀도 및 제2최외층(4b)에서의 도전체 밀도가 모두 이들 사이에 위치하는 다른 내부전극층(4)에서의 도전재료의 밀도와 동등해지도록 구성되어 있는 반면, 이들 제1최외층(4a) 및 제2최외층(4b)을 포함하는 모든 내부전극층(4)에서의 도전체 밀도가 폭방향 W에 있어서 변화되도록 구성되어 있다.
보다 상세하게는 적층부(9) 내의 제1측면(2c1)측에 위치하는 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 적층부(9) 내의 제2측면(2c2)측에 위치하는 폭방향 제2단부 영역(9d2)에서의 도전체 밀도가 모두 적층부(9) 내의 남은 영역인, 적층부(9) 내의 폭방향 W를 따른 중앙에 위치하는 폭방향 중앙부 영역(9c)에서의 도전체 밀도보다도 낮게 구성되어 있다. 이렇게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모할 수 있다. 이하, 그 상세한 내용에 대해서 설명한다.
도 13에 도시하는 바와 같이, 폭방향 제1단부 영역(9d1)에 있어서는 복수의 내부전극층(4)이 두께방향 T에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있고, 상기 관통구멍이 세라믹 유전체 재료로 이루어지는 필링부(3a)에 의해 채워져 있다. 이로 인해, 내부전극층(4) 중 폭방향 제1단부 영역(9d1)에 포함되는 부분은 두께방향 T에 평행한 임의의 단면에 있어서 불연속성을 가지게 되어서 도전체 밀도가 비교적 낮은 것으로 되어 있다.
또, 그 도시는 생략하지만, 폭방향 제2단부 영역(9d2)에 있어서는 복수의 내부전극층(4)이 두께방향 T에 있어서 관통하는 미세한 복수의 관통구멍을 가지고 있고, 상기 관통구멍이 세라믹 유전체 재료로 이루어지는 필링부(3a)에 의해 채워져 있다. 이로 인해, 내부전극층(4) 중 폭방향 제2단부 영역(9d2)에 포함되는 부분은 두께방향 T에 평행한 임의의 단면에 있어서 불연속성을 가지게 되어서 도전체 밀도가 비교적 낮은 것으로 되어 있다.
이렇게, 폭방향 제1단부 영역(9d1) 및 폭방향 제2단부 영역(9d2)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도를 비교적 낮게 구성함으로써, 상술한 세라믹 유전체 재료로 이루어지는 필링부(3a)가 상기 부분의 내부전극층(4)을 끼우는 부분의 세라믹 유전체층(3)끼리를 연결하는 일종의 지주(앵커)로서 기능하게 되기 때문에, 상기 부분의 내부전극층(4)과 이것을 끼우는 부분의 세라믹 유전체층(3) 사이에서의 고착력이 높게 유지되게 되어서, 폭방향 내층부(8a)와 폭방향 제1외층부(8b1)의 경계부 및 폭방향 내층부(8a)와 폭방향 제2외층부(8b2)의 경계부를 기점으로 하는 층간 박리의 발생을 효과적으로 억제할 수 있다.
여기서, 내부전극층(4) 중 도전체 밀도가 다른 부분과 비교하여 낮게 되어야 할 부분을 포함하는 영역인 상기 폭방향 제1단부 영역(9d1)의 폭방향 W에서의 크기는 특별히 한정되는 것이 아니지만, 상기 크기를 상기 내부전극층(4)의 제1측면(2c1)측의 단부로부터의 거리를 대략 10[㎛] 이내의 범위로 함으로써, 폭방향 내층부(8a)와 폭방향 제1외층부(8b1)의 경계부를 기점으로 하는 층간 박리의 발생을 보다 확실하게 억제할 수 있다.
또, 내부전극층(4) 중 도전체 밀도가 다른 부분과 비교하여 낮게 되어야 할 부분을 포함하는 영역인 상기 폭방향 제2단부 영역(9d2)의 폭방향 W에서의 크기는 특별히 한정되는 것이 아니지만, 상기 크기를 상기 내부전극층(4)의 제2측면(2c2)측의 단부로부터의 거리를 대략 10[㎛] 이내의 범위로 함으로써, 폭방향 내층부(8a)와 폭방향 제2외층부(8b2)의 경계부를 기점으로 하는 층간 박리의 발생을 보다 확실하게 억제할 수 있다.
한편, 도 14에 도시하는 바와 같이, 폭방향 중앙부 영역(9c)에 있어서는 복수의 내부전극층(4)의 모두가 두께방향 T에 평행한 임의의 단면에 있어서 비교적 높은 연속성을 가지고 있어서 도전체 밀도가 비교적 높은 것으로 되어 있다.
이렇게, 폭방향 중앙부 영역(9c)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도를 비교적 높게 구성함으로써, 이들 내부전극층(4) 중 서로 이웃하는 내부전극층(4) 사이에서의 대향면적이 증가하게 되어서 용량을 크게 할 수 있다.
따라서, 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 폭방향 제2단부 영역(9d2)에서의 도전체 밀도를 모두 폭방향 중앙부 영역(9c)에서의 도전체 밀도보다도 낮게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모할 수 있게 된다. 여기서, 폭방향 제1단부 영역(9d1) 및 폭방향 제2단부 영역(9d2)의 크기는 상술한 바와 같이 아주 작은 것으로 충분하기 때문에, 상기 부분에 포함되는 내부전극층(4)에서의 도전체 밀도를 저하시킴으로써 생기는 용량의 저하는 층간 박리를 억제할 수 있는 효과에 비해서 무시할 수 있을 정도의 것이다.
여기서, 바람직하게는 내부전극층(4) 중 폭방향 제1단부 영역(9d1)에 포함되는 부분에서의 도전체 밀도 및 내부전극층(4) 중 폭방향 제2단부 영역(9d2)에 포함되는 부분에서의 도전체 밀도는 폭방향 중앙부 영역(9c)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도보다도 5[%]~10[%]정도 낮게 구성된다. 예를 들면, 폭방향 중앙부 영역(9c)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도가 70[%]~90[%]정도인 경우에, 내부전극층(4) 중 폭방향 제1단부 영역(9d1)에 포함되는 부분에서의 도전체 밀도 및 내부전극층(4) 중 폭방향 제2단부 영역(9d2)에 포함되는 부분에서의 도전체 밀도는 모두 60[%]~85[%]정도로 할 수 있다.
한편, 내부전극층(4) 중 폭방향 제1단부 영역(9d1)에 포함되는 부분에서의 도전체 밀도, 내부전극층(4) 중 폭방향 제2단부 영역(9d2)에 포함되는 부분에서의 도전체 밀도, 폭방향 중앙부 영역(9c)에 포함되는 부분의 내부전극층(4)에서의 도전체 밀도는, 상술한 실시형태 1에 있어서 설명한 전자현미경을 이용한 측정 방법에 준하여 측정할 수 있고, 보다 구체적으로는 연마시에 노출시키는 단면을, 폭방향 제1단부 영역(9d1)을 포함하는 단면, 폭방향 중앙부 영역(9c)을 포함하는 단면, 폭방향 제2단부 영역(9d2)을 포함하는 단면으로 각각 설정하거나, 혹은 이들 폭방향 제1단부 영역(9d1), 폭방향 중앙부 영역(9c) 및 폭방향 제2단부 영역(9d2)을 일괄하여 포함하는 단면으로 설정함으로써 측정할 수 있다.
여기서, 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 폭방향 제2단부 영역(9d2)에서의 도전체 밀도를 모두 폭방향 중앙부 영역(9c)에서의 도전체 밀도보다도 낮게 구성하는 구체적인 수법의 일례에 대하여 이하에서 설명한다. 도 15는 도 12에 도시하는 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다.
도 15에 도시하는 바와 같이, 소체(2)는 구성이 다른 복수의 소재 시트(11A, 11E1, 11E2)로 이루어지는 소재 시트군(10D)을 재료로 하여 제작되고, 보다 상세하게는 이들 구성이 다른 복수의 소재 시트(11A, 11E1, 11E2)가 소정의 순번으로 적층되어서 압착 및 소성됨으로써 제작된다.
소재 시트(11A)는 그 표면에 도전 패턴이 형성되어 있지 않은 세라믹 베이스(12)만으로 이루어지는 것이다. 소재 시트(11A)는 소성 후에 있어서 두께방향 제1외층부(6b1) 또는 두께방향 제2외층부(6b2)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
소재 시트(11E1, 11E2)는 세라믹 베이스(12)의 표면에 소정 형상의 도전 패턴(13a, 13b)이 형성된 것이다. 여기서, 도전 패턴(13a)은 소성 후에 있어서 주로 폭방향 중앙부 영역(9c)에 포함되게 되는 부분의 도전 패턴이며, 폭방향 W에서의 중앙부에 있어서 길이방향 L을 따라 연장되도록 띠형상으로 형성되어 있다. 도전 패턴(13b)은 소성 후에 있어서 주로 폭방향 제1단부 영역(9d1) 및 폭방향 제2단부 영역(9d2)에 포함되게 되는 부분의 도전 패턴이며, 폭방향 W에서의 양 단부에 있어서 각각 길이방향 L을 따라 연장되도록 띠형상으로 형성되어 있다. 또, 소재 시트(11E1, 11E2) 중 세라믹 베이스(12)는 소성 후에 있어서 두께방향 내층부(6a) 또는 두께방향 제2외층부(6b2)을 구성하는 부분의 세라믹 유전체층(3)이 된다.
여기서, 상술한 도전 패턴(13a, 13b)은 상술한 실시형태 1의 경우와 마찬가지로, 세라믹 베이스(12)에 부착시키는 도전체 페이스트의 양을 조정함으로써 그 두께가 다르도록 구성한 것이며, 이로 인해, 소성 시에 있어서 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 폭방향 제2단부 영역(9d2)에서의 도전체 밀도를 모두 폭방향 중앙부 영역(9c)에서의 도전체 밀도보다도 낮게 구성할 수 있게 된다.
이상에 있어서 설명한 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1D)에 있어서는, 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 폭방향 제2단부 영역(9d2)에서의 도전체 밀도를 모두 폭방향 중앙부 영역(9c)에서의 도전체 밀도보다도 낮게 구성함으로써, 층간 박리가 발생하는 것을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 도모하는 것이 실현되고 있다. 따라서, 제품으로서의 신뢰성의 향상이 도모됨과 동시에, 제조 과정에서의 수율의 악화를 방지할 수 있다.
(실시형태 4)
도 16은 본 발명의 실시형태 4에서의 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다. 이하, 이 도 16을 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1E)의 구성에 대해서 설명한다.
도 16에 도시하는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1E)는 상술한 실시형태 2 및 3에 있어서 설명한 특징적인 구성을 서로 조합시킨 것이다.
즉, 본 실시형태에서의 적층 세라믹 콘덴서(1E)는 적층부(9) 내의 제1단면(2b1)측에 위치하는 길이방향 제1단부 영역(9b1)에서의 도전체 밀도 및 적층부(9) 내의 제2단면(2b2)측에 위치하는 길이방향 제2단부 영역(9b2)에서의 도전체 밀도가 모두 적층부(9) 내의 남은 영역인, 적층부(9) 내의 길이방향 L을 따른 중앙에 위치하는 길이방향 중앙부 영역(9a)에서의 도전체 밀도보다도 낮게 구성되어 있음과 동시에, 적층부(9) 내의 제1측면(2c1)측에 위치하는 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 적층부(9) 내의 제2측면(2c2)측에 위치하는 폭방향 제2단부 영역(9d2)에서의 도전체 밀도가 모두 적층부(9) 내의 남은 영역인, 적층부(9) 내의 폭방향 W를 따른 중앙에 위치하는 폭방향 중앙부 영역(9c)에서의 도전체 밀도보다도 낮게 구성되어 있는 것이다.
여기서, 이러한 구성의 적층 세라믹 콘덴서(1E)는 도 16에 도시하는 바와 같은 소재 시트의 적층구조를 채용함으로써 실현할 수 있다.
도 16에 도시하는 바와 같이, 소체(2)는 구성이 다른 복수의 소재 시트(11A, 11F1, 11F2)로 이루어지는 소재 시트군(10E)을 재료로 하여 제작되고, 보다 상세하게는 이들 구성이 다른 복수의 소재 시트(11A, 11F1, 11F2)가 소정의 순번으로 적층되어서 압착 및 소성됨으로써 제작된다.
소재 시트(11A)는 그 표면에 도전 패턴이 형성되어 있지 않은 세라믹 베이스(12)만으로 이루어지는 것이다. 소재 시트(11A)는 소성 후에 있어서 두께방향 제1외층부(6b1) 또는 두께방향 제2외층부(6b2)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
소재 시트(11F1, 11F2)는 세라믹 베이스(12)의 표면에 소정 형상의 도전 패턴(13a, 13b)이 형성된 것이다. 여기서 그 두께가 두껍게 구성된 도전 패턴(13a)는, 상술한 도전체 밀도가 비교적 높게 구성된 부분의 내부전극층(4)이 되는 것이며, 길이방향 L을 따라 연장되도록 띠형상으로 형성되어 있다. 또 그 두께가 얇게 구성된 도전 패턴(13b)은, 상술한 도전체 밀도가 비교적 낮게 구성된 부분의 내부전극층(4)이 되는 것이며, 상기 도전 패턴(13a)의 길이방향 L에서의 한쪽 단부와 폭방향 W에서의 양 단부의 가장자리를 두르도록 마련되어 있다. 또, 소재 시트(11F1, 11F2) 중 세라믹 베이스(12)는 소성 후에 있어서 두께방향 내층부(6a) 또는 두께방향 제2외층부(6b2)를 구성하는 부분의 세라믹 유전체층(3)이 된다.
이렇게 구성함으로써, 본 실시형태에서의 적층 세라믹 콘덴서(1E)에 있어서는, 길이방향 L 및 폭방향 W에 있어서 위치하는 적층부(9)의 표면을 기점으로 한 층간 박리의 발생을 동시에 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 실현하고 있다. 따라서, 제품으로서의 신뢰성의 향상이 더욱 도모됨과 동시에, 제조 과정에서의 수율의 악화를 보다 효율적으로 방지할 수 있게 된다.
(실시형태 5)
도 17은 본 발명의 실시형태 5에서의 적층 세라믹 콘덴서에 포함되는 소체의 적층구조를 나타내는 분해도이다. 이하, 이 도 17을 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1F)의 구성에 대해서 설명한다.
도 17에 도시하는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1F)는 상술한 실시형태 1 및 4에 있어서 설명한 특징적인 구성을 서로 조합시킨 것이다.
즉, 본 실시형태에서의 적층 세라믹 콘덴서(1F)는 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도가, 이들 사이에 위치하는 어느 하나의 내부전극층(4)의 도전체 밀도보다도 낮게 구성되어 있을 뿐만 아니라, 적층부(9) 내의 제1단면(2b1)측에 위치하는 길이방향 제1단부 영역(9b1)에서의 도전체 밀도 및 적층부(9) 내의 제2단면(2b2)측에 위치하는 길이방향 제2단부 영역(9b2)에서의 도전체 밀도가 모두 적층부(9) 내의 남은 영역인, 적층부(9) 내의 길이방향 L을 따른 중앙에 위치하는 길이방향 중앙부 영역(9a)에서의 도전체 밀도보다도 낮게 구성되어 있음과 동시에, 적층부(9) 내의 제1측면(2c1)측에 위치하는 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 적층부(9) 내의 제2측면(2c2)측에 위치하는 폭방향 제2단부 영역(9d2)에서의 도전체 밀도가 모두 적층부(9) 내의 남은 영역인, 적층부(9) 내의 폭방향 W를 따른 중앙에 위치하는 폭방향 중앙부 영역(9c)에서의 도전체 밀도보다도 낮게 구성되어 있는 것이다.
여기서, 이러한 구성의 적층 세라믹 콘덴서(1F)는 도 17에 도시하는 바와 같은 소재 시트의 적층구조를 채용함으로써 실현할 수 있다.
도 17에 도시하는 바와 같이, 소체(2)는 구성이 다른 복수의 소재 시트(11A, 11C1, 11C2, 11F1, 11F2)로 이루어지는 소재 시트군(10F)을 재료로 하여 제작되고, 보다 상세하게는 이들 구성이 다른 복수의 소재 시트(11A, 11C1, 11C2, 11F1, 11F2)가 소정의 순번으로 적층되어서 압착 및 소성됨으로써 제작된다. 한편, 이들 복수의 소재 시트(11A, 11C1, 11C2, 11F1, 11F2)의 구성은 이미 기술한 대로이기 때문에, 여기서는 그 설명을 반복하지 않는다.
이렇게 구성함으로써, 본 실시형태에서의 적층 세라믹 콘덴서(1F)에 있어서는, 두께방향 T에 있어서 위치하는 적층부(9)의 표면에서의 층간 박리의 발생을 방지할 수 있을 뿐만 아니라, 길이방향 L 및 폭방향 W에 있어서 위치하는 적층부(9)의 표면을 기점으로 한 층간 박리의 발생을 효과적으로 억제하면서 적층 세라믹 콘덴서의 대용량화를 실현하고 있다. 따라서, 제품으로서의 신뢰성의 향상이 더욱 도모됨과 동시에, 제조 과정에서의 수율의 악화를 보다 효율적으로 방지할 수 있게 된다.
한편, 본 실시형태에서의 적층 세라믹 콘덴서(1F)에 있어서는, 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도가, 적층부(9) 내의 제1단면(2b1)측에 위치하는 길이방향 제1단부 영역(9b1)에서의 도전체 밀도, 적층부(9) 내의 제2단면(2b2)측에 위치하는 길이방향 제2단부 영역(9b2)에서의 도전체 밀도, 적층부(9) 내의 제1측면(2c1)측에 위치하는 폭방향 제1단부 영역(9d1)에서의 도전체 밀도 및 적층부(9) 내의 제2측면(2c2)측에 위치하는 폭방향 제2단부 영역(9d2)에서의 도전체 밀도보다도 낮게 구성되어 있는 것이 바람직하다.
이것은 적층부(9)에서 봤을 때, 길이방향 제1외층부(7b1), 길이방향 제2외층부(7b2), 폭방향 제1외층부(8b1) 및 폭방향 제2외층부(8b2)가 위치하는 쪽보다도, 두께방향 제1외층부(6b1) 및 두께방향 제2외층부(6b2)가 위치하는 쪽에 있어서, 소성시에서의 유전체층과 도전체층의 수축률 차이에 기인하는 박리가 발생하기 쉽기 때문이며, 특히 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 낮게 함으로써 이들 제1최외층(4a) 및 두께방향 제1외층부(6b1) 사이의 고착력 및 제2최외층(4b)과 두께방향 제2외층부(6b2) 사이의 고착력이 높아지게 되어서 신뢰성 및 수율 향상의 효과가 현저해지기 때문이다.
여기서, 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도는, 길이방향 제1단부 영역(9b1), 길이방향 제2단부 영역(9b2), 폭방향 제1단부 영역(9d1) 및 폭방향 제2단부 영역(9d2)에서의 도전체 밀도보다도 10[%] 이내의 범위에서 더 낮게 구성되어 있는 것이 바람직하다. 이것은 제1최외층(4a) 및 제2최외층(4b)에서의 도전체 밀도를 상기의 범위를 초과하여 극단적으로 낮게 한 경우에, 이들 제1최외층(4a) 및 제2최외층(4b)이 실질적으로 존재하고 있는 않은 상황과 거의 같아져서, 이들 제1최외층(4a) 및 제2최외층(4b)의 각각 가장 가까운 위치에 있는 내부전극층(4)과 유전체층 사이에 있어서 별도 박리가 발생할 우려가 생기기 때문이다.
다음으로, 본 실시형태에서의 적층 세라믹 콘덴서(1F)를 실제로 시작(試作)하고, 층간 박리하는지 여부를 검증한 검증 시험의 결과에 대해서 설명한다.
검증 시험에 있어서는, 실시예로서 소체 크기의 설계값이 길이 1.0[㎜], 폭 0.5[㎜], 두께 0.5[㎜]인 적층 세라믹 콘덴서를 20개 제조했다. 상기 실시예에 따른 적층 세라믹 콘덴서에 있어서는, 내부전극층 사이의 거리(즉 유전체층의 두께)의 설계값을 1.0[㎛]로 하고, 내부전극층의 두께의 설계값을 1.0[㎛]로 하고, 내부전극층의 적층수를 350으로 하고, 외부전극의 소결 금속층의 두께의 설계값을 28[㎛]로 하고, 외부전극의 Ni도금층 및 Sn도금층의 두께의 설계값을 각각 3[㎛]로 했다.
또, 실시예에 따른 적층 세라믹 콘덴서에 있어서는 그라비어 인쇄법을 이용하여, 도 17에 도시하는 바와 같은 레이아웃으로 두께가 두꺼운 도전 패턴(13a)과 두께가 얇은 도전 패턴(13b)을 각각 세라믹 베이스(12)에 인쇄했다. 이로 인해, 실시예에 따른 적층 세라믹 콘덴서에 있어서는 소성공정을 거침으로써 두께가 얇은 도전 패턴(13b)에 대응하여 형성된 부분의 내부전극층에서의 도전체 밀도가, 두께가 두꺼운 도전 패턴(13a)에 대응하여 형성된 부분의 내부전극층에서의 도전체 밀도보다도, 대략 5[%]~10[%]정도 낮은 것이 되었다.
한편 비교를 위해서, 비교예로서 모든 도전 패턴의 두께가 실시예에서의 도전 패턴(13a)과 동일한 두께가 되도록 형성된 적층 세라믹 콘덴서를 20개 제조했다. 한편, 비교예에 따른 적층 세라믹 콘덴서의 제조 조건은 상술한 도전 패턴의 두께가 균일하게 두꺼운 점을 제외하고, 실시예에 따른 적층 세라믹 콘덴서와 완전히 동일하게 했다. 이로 인해, 비교예에 따른 적층 세라믹 콘덴서에 있어서는 소성공정을 거침으로써 형성된 내부전극층이 전역(全域)에 있어서 동등한 도전체 밀도인 것이 되었다.
그 결과, 실시예에 따른 적층 세라믹 콘덴서(즉, 적층체의 바깥가장자리부에서의 도전체 밀도가 그 일부에 있어서 낮아지도록 설계한 적층 세라믹 콘덴서)에 있어서는, 제조한 20개 모두에 있어서 층간 박리의 발생은 확인되지 않고, 비교예에 따른 적층 세라믹 콘덴서(즉, 적층체의 전역에 있어서 도전체 밀도가 균일해 지도록 설계한 적층 세라믹 콘덴서)에 있어서는 제조한 20개 중 1개에 있어서 층간 박리가 발생했다.
한편, 이들 실시예에 따른 적층 세라믹 콘덴서 모두 및 비교예에 따른 적층 세라믹 콘덴서 모두에 대해서, 상술한 실시형태 1 내지 3에 있어서 설명한 순서에 따라서 각 부분의 도전체 밀도를 측정한 결과, 이들 각 부분에서의 도전체 밀도가 당초 설계한 대로 되어 있는 것도 확인되었다.
이상의 결과로부터, 본 발명에 기초한 적층 세라믹 콘덴서로 함으로써 층간 박리를 효과적으로 억제할 수 있는 것이 실험적으로도 확인되었다.
이상에 있어서 설명한 본 발명의 실시형태에 있어서는, 상술한 실시형태 2 및 3에 있어서 설명한 특징적인 구성을 서로 조합시킨 경우와, 상술한 실시형태 1 내지 3에 있어서 설명한 특징적인 구성을 서로 조합시킨 경우를, 각각 실시형태 4 및 5로서 예시했지만, 상술한 실시형태 1에 기초한 변형예에 있어서 설명한 특징적인 구성을 포함하여, 당연히 상술한 특징적인 구성의 다른 남는 조합을 채용하는 것으로 해도 된다.
이번에 개시한 상기 실시형태 및 그 변형예는 모든 점에서 예시이며, 제한적인 것이 아니다. 본 발명의 기술적 범위는 특허청구범위에 의해 획정(劃定)되고, 또 특허청구범위의 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
1A~1F: 적층 세라믹 콘덴서, 2: 소체,
2a1: 제1주면, 2a2: 제2주면,
2b1: 제1단면, 2b2: 제2단면,
2c1: 제1측면, 2c2: 제2측면,
3: 세라믹 유전체층, 3a: 필링부,
4: 내부전극층, 4a: 제1최외층,
4b: 제2최외층, 4c1: 제1배선부,
4c2: 제2배선부, 5a: 제1외부전극,
5b: 제2외부전극, 6a: 두께방향 내층부,
6b1: 두께방향 제1외층부, 6b2: 두께방향 제2외층부,
7a: 길이방향 내층부, 7b1: 길이방향 제1외층부,
7b2: 길이방향 제2외층부, 8a: 폭방향 내층부,
8b1: 폭방향 제1외층부, 8b2: 폭방향 제2외층부,
9: 적층부, 9a: 길이방향 중앙부 영역,
9b1: 길이방향 제1단부 영역, 9b2: 길이방향 제2단부 영역,
9c: 폭방향 중앙부 영역, 9d1: 폭방향 제1단부 영역,
9d2: 폭방향 제2단부 영역, 10A, 10C~10F: 소재 시트군,
11A, 11B1, 11B2, 11C1, 11C2, 11D1, 11D2, 11E1, 11E2, 11F1, 11F2: 소재 시트,
12: 세라믹 베이스, 13a, 13b: 도전 패턴

Claims (8)

  1. 두께방향을 따라 번갈아 적층된 복수의 도전체층 및 복수의 세라믹 유전체층으로 구성된 적층부를 내부에 포함하는 소체와, 상기 소체의 외부에 마련된 외부전극을 포함한 적층 세라믹 콘덴서로서,
    상기 소체의 외표면(外表面)은, 상기 두께방향에 있어서 마주하여 위치하는 제1주면(主面) 및 제2주면과, 상기 두께방향과 직교하는 길이방향에 있어서 마주하여 위치하는 제1단면(端面) 및 제2단면과, 상기 두께방향 및 상기 길이방향 모두에 직교하는 폭방향에 있어서 마주하여 위치하는 제1측면 및 제2측면에 의해 구성되며,
    상기 두께방향에 있어서, 상기 소체는 세라믹 유전체층으로 구성되면서 상기 제1주면을 규정하는 두께방향 제1외층부(外層部)와, 세라믹 유전체층으로 구성되면서 상기 제2주면을 규정하는 두께방향 제2외층부와, 상기 적층부를 포함하면서 상기 두께방향 제1외층부 및 상기 두께방향 제2외층부의 사이에 위치하는 두께방향 내층부로 구분되고,
    상기 두께방향 내층부에 포함되는 상기 복수의 도전체층 중, 상기 제1주면에 가장 가까운 위치에 배치된 제1도전체층은 상기 두께방향 제1외층부를 구성하는 세라믹 유전체층에 인접하여 마련되고,
    상기 두께방향 내층부에 포함되는 상기 복수의 도전체층 중, 상기 제2주면에 가장 가까운 위치에 배치된 제2도전체층은 상기 두께방향 제2외층부를 구성하는 세라믹 유전체층에 인접하여 마련되고,
    상기 제1도전체층에서의 도전체 밀도 및 상기 제2도전체층에서의 도전체 밀도가, 상기 제1도전체층 및 상기 제2도전체층의 사이에 위치하는 다른 도전체층에서의 도전체 밀도 중 어느 하나보다도 낮게 구성되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 제1항에 있어서,
    상기 제1도전체층 및 상기 제2도전체층은, 상기 두께방향에 있어서 관통하는 미세한 복수의 관통구멍을 가지고,
    상기 복수의 관통구멍이, 세라믹 유전체 재료에 의해 채워져 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  3. 제1항 또는 제2항에 있어서,
    상기 외부전극은, 상기 제1단면을 덮도록 마련된 제1외부전극과, 상기 제2단면을 덮도록 마련된 제2외부전극을 포함하고,
    상기 복수의 도전체층 중 일부가, 상기 적층부에서 상기 제1단면측을 향하여 연장된 제1배선부를 통해서 상기 제1외부전극에 접속되고,
    상기 복수의 도전체층 중 다른 일부가, 상기 적층부에서 상기 제2단면측을 향하여 연장된 제2배선부를 통해서 상기 제2외부전극에 접속되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  4. 제3항에 있어서,
    상기 길이방향에 있어서, 상기 소체는 상기 제1배선부에 해당하는 부분의 상기 도전체층 및 세라믹 유전체층으로 구성되면서 상기 제1단면을 규정하는 길이방향 제1외층부와, 상기 제2배선부에 해당하는 부분의 상기 도전체층 및 세라믹 유전체층으로 구성되면서 상기 제2단면을 규정하는 길이방향 제2외층부와, 상기 적층부를 포함하면서 상기 길이방향 제1외층부 및 상기 길이방향 제2외층부의 사이에 위치하는 길이방향 내층부로 구분되고,
    상기 적층부 내의 상기 제1단면측에 위치하는 길이방향 제1단부(端部) 영역에서의 도전체 밀도 및 상기 적층부 내의 상기 제2단면측에 위치하는 길이방향 제2단부 영역에서의 도전체 밀도가, 모두 상기 적층부 내의 상기 길이방향을 따른 중앙에 위치하는 길이방향 중앙부 영역에서의 도전체 밀도보다도도 낮게 구성되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  5. 제4항에 있어서,
    상기 복수의 도전체층 중 상기 제2외부전극에 접속된 도전체층의 상기 길이방향 제1단부 영역에 포함되는 부분, 및 상기 복수의 도전체층 중 상기 제1외부전극에 접속된 도전체층의 상기 길이방향 제2단부 영역에 포함되는 부분은 모두 상기 두께방향에 있어서 관통하는 미세한 복수의 관통구멍을 가지고,
    상기 복수의 관통구멍이, 세라믹 유전체 재료에 의해 채워져 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  6. 제3항에 있어서,
    상기 폭방향에 있어서, 상기 소체는 세라믹 유전체층으로 구성되면서 상기 제1측면을 규정하는 폭방향 제1외층부와, 세라믹 유전체층으로 구성되면서 상기 제2측면을 규정하는 폭방향 제2외층부와, 상기 적층부를 포함하면서 상기 폭방향 제1외층부 및 상기 폭방향 제2외층부의 사이에 위치하는 폭방향 내층부로 구분되고,
    상기 적층부 내의 상기 제1측면측에 위치하는 폭방향 제1단부 영역에서의 도전체 밀도 및 상기 적층부 내의 상기 제2측면측에 위치하는 폭방향 제2단부 영역에서의 도전체 밀도가, 모두 상기 적층부 내의 상기 폭방향을 따른 중앙에 위치하는 폭방향 중앙부 영역에서의 도전체 밀도보다도 낮게 구성되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  7. 제6항에 있어서,
    상기 복수의 도전체층 중 상기 폭방향 제1단부 영역 및 상기 폭방향 제2단부 영역에 포함되는 부분은 모두 상기 두께방향에 있어서 관통하는 미세한 복수의 관통구멍을 가지고,
    상기 복수의 관통구멍이, 세라믹 유전체 재료에 의해 채워져 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  8. 제1항 또는 제2항에 있어서,
    상기 제1도전체층 및 상기 제2도전체층이, 상기 외부전극에 비접속인 부유(浮遊) 도전체층인 것을 특징으로 하는 적층 세라믹 콘덴서.
KR1020140147285A 2013-10-29 2014-10-28 적층 세라믹 콘덴서 KR101645399B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013224114 2013-10-29
JPJP-P-2013-224114 2013-10-29
JPJP-P-2014-154901 2014-07-30
JP2014154901A JP2015111651A (ja) 2013-10-29 2014-07-30 積層セラミックコンデンサ

Publications (2)

Publication Number Publication Date
KR20150050421A true KR20150050421A (ko) 2015-05-08
KR101645399B1 KR101645399B1 (ko) 2016-08-03

Family

ID=52995163

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140147285A KR101645399B1 (ko) 2013-10-29 2014-10-28 적층 세라믹 콘덴서

Country Status (4)

Country Link
US (2) US9640322B2 (ko)
JP (1) JP2015111651A (ko)
KR (1) KR101645399B1 (ko)
CN (1) CN104576055A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990284B2 (en) 2021-05-25 2024-05-21 Samsung Electro-Mechanics Co., Ltd. Multilayered electronic component
US12002623B2 (en) 2021-12-29 2024-06-04 Samsung Electro-Mechanics Co., Ltd. Multilayered electronic component

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015111651A (ja) * 2013-10-29 2015-06-18 株式会社村田製作所 積層セラミックコンデンサ
JP2016152379A (ja) * 2015-02-19 2016-08-22 株式会社村田製作所 積層コンデンサおよびその製造方法
US10008327B2 (en) * 2015-07-17 2018-06-26 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
JP2017069417A (ja) * 2015-09-30 2017-04-06 株式会社村田製作所 積層コンデンサ
JP6747057B2 (ja) * 2016-05-24 2020-08-26 Tdk株式会社 積層セラミックコンデンサ
JP7019946B2 (ja) * 2016-12-05 2022-02-16 株式会社村田製作所 積層コンデンサ内蔵基板
JP7131897B2 (ja) * 2017-09-27 2022-09-06 太陽誘電株式会社 セラミック電子部品およびその製造方法
DE102018115085B4 (de) 2018-06-22 2021-03-25 Tdk Electronics Ag Keramisches Vielschichtbauelement und Verfahren zur Herstellung eines keramischen Vielschichtbauelements
US10854392B2 (en) * 2018-08-23 2020-12-01 Taiyo Yuden Co., Ltd. Multi-layer ceramic electronic component, multi-layer ceramic electronic component mounting substrate, multi-layer ceramic electronic component package, and method of producing a multi-layer ceramic electronic component
KR102584973B1 (ko) * 2018-09-28 2023-10-05 삼성전기주식회사 복합 전자부품
KR102121580B1 (ko) * 2018-10-02 2020-06-10 삼성전기주식회사 적층 세라믹 커패시터
JP2020149996A (ja) * 2019-03-11 2020-09-17 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
JP2020167283A (ja) * 2019-03-29 2020-10-08 株式会社村田製作所 積層セラミックコンデンサ
JP2020184555A (ja) 2019-04-26 2020-11-12 株式会社村田製作所 積層セラミックコンデンサ
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
KR20190116144A (ko) * 2019-07-29 2019-10-14 삼성전기주식회사 적층형 전자 부품
JP7196810B2 (ja) 2019-10-04 2022-12-27 株式会社村田製作所 積層セラミックコンデンサ
JP7283357B2 (ja) * 2019-11-13 2023-05-30 株式会社村田製作所 積層セラミックコンデンサ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060103860A (ko) * 2005-03-28 2006-10-04 티디케이가부시기가이샤 적층세라믹 전자부품
KR20080005444A (ko) * 2005-05-26 2008-01-11 가부시키가이샤 무라타 세이사쿠쇼 적층세라믹 전자부품
KR20110073989A (ko) * 2009-12-24 2011-06-30 삼성전기주식회사 적층 세라믹 커패시터
JP2013012418A (ja) 2011-06-30 2013-01-17 Tdk Corp 酸化物導電体を用いた酸化物導電体ペースト及びそれを用いた積層電子部品

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08298227A (ja) * 1995-04-25 1996-11-12 Taiyo Yuden Co Ltd 積層コンデンサ
JPH1126295A (ja) * 1997-06-30 1999-01-29 Taiyo Yuden Co Ltd 積層チップ部品
JP3918851B2 (ja) * 2005-06-03 2007-05-23 株式会社村田製作所 積層型電子部品および積層型電子部品の製造方法
JP4779615B2 (ja) * 2005-12-08 2011-09-28 Ｔｄｋ株式会社 積層型電子部品およびその製造方法
JP4761062B2 (ja) * 2006-06-16 2011-08-31 Ｔｄｋ株式会社 積層セラミックコンデンサ
JP5297011B2 (ja) * 2007-07-26 2013-09-25 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP5293379B2 (ja) * 2009-04-24 2013-09-18 株式会社村田製作所 積層セラミック電子部品
KR101141417B1 (ko) * 2010-11-22 2012-05-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP6079040B2 (ja) * 2012-08-10 2017-02-15 Tdk株式会社 積層コンデンサ
KR20140030872A (ko) * 2012-09-04 2014-03-12 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP2015111651A (ja) * 2013-10-29 2015-06-18 株式会社村田製作所 積層セラミックコンデンサ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060103860A (ko) * 2005-03-28 2006-10-04 티디케이가부시기가이샤 적층세라믹 전자부품
KR20080005444A (ko) * 2005-05-26 2008-01-11 가부시키가이샤 무라타 세이사쿠쇼 적층세라믹 전자부품
KR20110073989A (ko) * 2009-12-24 2011-06-30 삼성전기주식회사 적층 세라믹 커패시터
JP2013012418A (ja) 2011-06-30 2013-01-17 Tdk Corp 酸化物導電体を用いた酸化物導電体ペースト及びそれを用いた積層電子部品

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990284B2 (en) 2021-05-25 2024-05-21 Samsung Electro-Mechanics Co., Ltd. Multilayered electronic component
US12002623B2 (en) 2021-12-29 2024-06-04 Samsung Electro-Mechanics Co., Ltd. Multilayered electronic component

Also Published As

Publication number Publication date
US20170092425A1 (en) 2017-03-30
CN104576055A (zh) 2015-04-29
US9640322B2 (en) 2017-05-02
US20150116898A1 (en) 2015-04-30
JP2015111651A (ja) 2015-06-18
US9881740B2 (en) 2018-01-30
KR101645399B1 (ko) 2016-08-03

Similar Documents

Publication Publication Date Title
KR101645399B1 (ko) 적층 세라믹 콘덴서
JP5332475B2 (ja) 積層セラミック電子部品およびその製造方法
US11094464B2 (en) Electronic component
KR101839528B1 (ko) 적층 콘덴서
KR20150048046A (ko) 적층 세라믹 콘덴서
US11239030B2 (en) Electronic component
KR101642636B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장기판
US11289274B2 (en) Multilayer ceramic capacitor
JP2020102608A (ja) キャパシタ部品
US11682524B2 (en) Multilayer ceramic capacitor including side margin portion having dielectric composition different than cover portion
US7799409B2 (en) Ceramic green sheet structure and method for manufacturing laminated ceramic electronic component
JP2020068227A (ja) 積層セラミック電子部品
KR101973442B1 (ko) 적층 세라믹 커패시터 및 그의 제조 방법
KR20140125111A (ko) 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
JP2000340448A (ja) 積層セラミックコンデンサ
CN107578921B (zh) 层叠陶瓷电容器及层叠陶瓷电容器的制造方法
JP2022092035A (ja) 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
KR101813366B1 (ko) 적층 전자부품 및 그 제조방법
KR20160053682A (ko) 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판
KR101771737B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR100846079B1 (ko) 적층 콘덴서의 제조 방법 및 적층 콘덴서
JP2009224503A (ja) 積層コンデンサ
KR20150012075A (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판
KR102067178B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant