JP5293379B2 - 積層セラミック電子部品 - Google Patents

Description

この発明は、積層セラミック電子部品に関するもので、特に、外部端子電極が複数の内部導体と電気的に接続されるようにして直接めっきにより形成された積層セラミック電子部品に関するものである。

近年、携帯電話、ノートパソコン、デジタルカメラ、デジタルオーディオ機器等の小型携帯電子機器の市場が拡大している。これらの携帯電子機器では、小型化が進んでいる一方で、高性能化も同時に進んでいる。携帯電子機器には多数の積層セラミック電子部品が搭載されているが、積層セラミック電子部品についても、小型化・高性能化が要求されており、たとえば、積層セラミックコンデンサにおいては、小型化・大容量化が要求されている。

積層セラミックコンデンサを小型化・大容量化する手段としては、誘電体セラミック層を薄層化することが有効であり、最近では、誘電体セラミック層の厚みが３μｍ以下のものが実用化されている。現在、さらなる薄層化が指向されているが、誘電体セラミック層を薄層化すればするほど、内部電極間の短絡が生じやすくなるため、品質確保が難しくなるという課題がある。

別の手段としては、内部電極の有効面積を広くすることが有効である。しかし、積層セラミックコンデンサを量産する際には、内部電極とセラミック素体側面とのサイドマージンや、内部電極とセラミック素体端面とのエンドマージンをある程度確保する必要があるため、内部電極の有効面積を広げることには制約がある。

所定のマージンを確保しながら内部電極の有効面積を広げるためには、誘電体セラミック層の面積を広くする必要がある。しかし、決められた寸法規格内で誘電体セラミック層の面積を広げることには限界があり、その上、外部端子電極の厚みが妨げとなる。

従来、積層セラミックコンデンサの外部端子電極は、典型的には、セラミック素体端部に導電性ペーストを塗布し、焼き付けることにより形成されてきた。導電性ペーストの塗布方法としては、ペースト槽にセラミック素体端部を浸漬して引き上げるというものが主流であるが、この方法では、導電性ペーストの粘性が影響して、セラミック素体端面中央部に導電性ペーストが厚く付着しやすい。このため、外部端子電極が部分的に厚くなる（具体的には３０μｍを超える）分、誘電体セラミック層の面積を小さくせざるを得なかった。

これを受けて、外部端子電極を直接めっきにより形成する方法が提案されている（たとえば、特許文献１参照）。この方法では、セラミック素体端面における内部電極の露出部を核としてめっき膜が析出し、めっき膜が成長することにより、隣り合う内部電極の露出部同士が接続される。この方法によれば、従来の導電性ペーストによる方法に比べて、薄くフラットな電極膜を形成することが可能となる。

通常、積層セラミックコンデンサをはじめとするセラミック電子部品では、割れ・欠け防止のためにセラミック素体に丸みがつけられている。この丸みをつけるためには、セラミック素体に対して、たとえばバレル研磨などの研磨処理を施すが、この研磨処理時に内部電極の構成金属がセラミック素体端面上に飛散する。そして、セラミック素体の特に外層部はよく削られるので、金属が飛散しやすい。

上述のように飛散した金属を核にめっき膜が成長すると、このめっき膜をもって形成された外部端子電極は、意図せず、外層部分で部分的に幅広な形状となってしまう場合があった。図１８には、積層セラミック電子部品１に備えるセラミック素体２における外部端子電極３が形成される側面４が示されている。図１８に示すように、外部端子電極３は、セラミック素体２の外層部分で部分的に幅広な形状となることがある。

図１８に示すような形状の外部端子電極３が形成されると、実装時に隣接する外部端子電極３同士が半田によりつながってしまう半田ブリッジという不具合が生じることがある。

国際公開第２００７／０４９４５６号パンフレット

そこで、この発明の目的は、上述した問題を解決し得る、積層セラミック電子部品を提供しようとすることである。

この発明は、複数のセラミック層が積層されてなり、互いに対向する２つの主面と、２つの主面間を結ぶ４つの側面とを有し、隣接する各主面および各側面の間に位置する稜線部および角部が丸められている、セラミック素体と、セラミック素体の内部に配置され、少なくとも１つの側面上に露出した露出部を有する、複数の内部導体と、側面上に配置され、複数の内部導体と電気的に接続されるようにして直接めっきにより形成された、外部端子電極とを備え、複数の内部導体の各露出部は、セラミック層の積層方向に沿って隣接して露出し、最上部の露出部の上辺を上限としかつ最下部の露出部の下辺を下限とする露出エリアを構成している、積層セラミック電子部品に向けられるものであって、上述した技術的課題を解決するため、セラミック層の積層方向で見て、上記露出エリアの端部における露出部の面積割合が露出エリアの中央部における露出部の面積割合よりも小さくなっていることを特徴とするものであるが、この特徴的構成を実現するため、この発明の第１の局面では、露出エリアの端部における内部導体の露出部の幅を、露出エリアの中央部における内部導体の露出部の幅よりも小さくすることが行なわれ、第２の局面では、露出エリアの端部における内部導体の露出部間の間隔を、露出エリアの中央部における内部導体の露出部間の間隔よりも広くすることが行なわれる。

この発明において、第１の実施態様では、露出エリアの上限と下限とを結ぶ距離をＤとしたとき、各主面側から０．１５Ｄの距離までの部分が上述の露出エリアの端部として定義され、残りの部分が上述の露出エリアの中央部として定義される。

この発明において、第２の実施態様では、複数の内部導体が、セラミック層の積層方向で見て、セラミック素体の中央部に配置され、電気的特性の発現に実質的に寄与する有効内部導体を含む、中央部内部導体と、セラミック層の積層方向で見て、セラミック素体の端部に配置され、有効内部導体と同じ高さ位置には配置されず、電気的特性の発現に実質的に寄与しない、端部ダミー内部導体とからなる。そして、上記中央部内部導体の各露出部がセラミック層の積層方向に沿って隣接して露出し、最上部の露出部の上辺を上限とし最下部の露出部の下辺を下限とする部分が前述の露出エリアの中央部として定義され、上記端部ダミー内部導体の各露出部がセラミック層の積層方向に沿って隣接して露出し、最上部の露出部の上辺を上限とし最下部の露出部の下辺を下限とする部分が前述の露出エリアの端部として定義される。

この発明において、前述したように、露出エリアの端部における露出部の面積割合を露出エリアの中央部における露出部の面積割合よりも小さくするため、第１の局面では、露出エリアの端部における内部導体の露出部の幅を、露出エリアの中央部における内部導体の露出部の幅よりも小さくすることが行なわれ、第２の局面では、露出エリアの端部における内部導体の露出部間の間隔を、露出エリアの中央部における内部導体の露出部間の間隔よりも広くすることが行なわれるが、これら第１の局面による実施態様と第２の局面による実施態様とが同時に実施されても、あるいは、第１の局面による実施態様および第２の局面による実施態様の少なくとも一方と、露出エリアの端部における内部導体の露出部の厚みを、露出エリアの中央部における内部導体の露出部の厚みよりも薄くする実施態様とが同時に実施されてもよい。

この発明によれば、複数の内部導体の露出部によって構成される露出エリアのうち、研磨処理時に内部電極の構成金属が飛散する量が多くなる傾向のある露出エリアの端部における露出部の面積割合が、露出エリアの中央部における露出部の面積割合よりも小さくされるので、露出エリアの端部での金属飛散量を相対的に減じることができる。理想的には、金属飛散量を、セラミック素体の積層方向に関して実質的に均等とすることができる。

したがって、研磨処理時に飛散した金属を核にめっき膜が成長しても、このめっき膜をもって形成された外部端子電極が、外層部分で部分的に幅広な形状となることを抑制することができる。よって、積層セラミック電子部品に備えるセラミック素体の１つの側面上に複数の外部端子電極が並んで形成される場合であっても、実装時に隣接する外部端子電極同士が半田によりつながってしまう半田ブリッジという不具合を生じさせにくくすることができる。

この発明の第１の実施形態による積層セラミック電子部品の外観を示す斜視図である。 図１の線Ａ−Ａに沿う断面図である。 図１に示した積層セラミック電子部品に備えるセラミック素体の内部構造を示す平面図であり、（ａ）〜（ｆ）の順序は複数のセラミック層の積層順序を示している。 図１に示した積層セラミック電子部品における、外部端子電極を形成する前の段階にあるセラミック素体の側面を示す図であって、複数の内部導体の露出部によって構成される露出エリアを示している。 図４に示した露出エリアを、その端部と中央部とに区分するための第１の方法を説明するための図である。 図４に示した露出エリアを、その端部と中央部とに区分するための第２の方法を説明するための図である。 図４に示した露出エリア上の外部端子電極を形成した後の状態を示すセラミック素体の側面図である。 図７に対応する図であって、外部端子電極の形状について許容され得る変形例を示す図である。 この発明の範囲外のものであるが、この発明に関連する参考例を説明するための図４に対応する図である。 この発明の第２の実施形態を説明するための図４に対応する図である。 この発明の第３の実施形態を説明するためのもので、（ａ）は複数の内部電極の露出部を示す側面図であり、（ｂ）は露出エリア端部に位置する端部ダミー内部導体を示す平面図である。 この発明の第４の実施形態を説明するためのもので、複数の内部電極の露出部を示す側面図である。 この発明の第５の実施形態を説明するためのもので、（ａ）は複数の内部電極の露出部を示す側面図であり、（ｂ）は露出エリア端部に位置する端部ダミー内部導体を示す平面図である。 この発明の第６の実施形態を説明するための図２に対応する図である。 この発明の第７の実施形態を説明するための図３の一部に対応する図である。 この発明の第８の実施形態を説明するための図３の一部に対応する図である。 この発明の第９の実施形態を説明するための図３の一部に対応する図であり、外部端子電極を形成した後のセラミック素体を示している。 この発明が解決しようとする課題を説明するためのもので、不具合な形状をもって外部端子電極が形成されたセラミック素体の側面図である。

図１ないし図７を参照して、この発明の第１の実施形態による積層セラミック電子部品１１について説明する。

図１ないし図３に示すように、積層セラミック電子部品１１に備えるセラミック素体１２は、積層された複数のセラミック層１３を備えている。また、セラミック素体１２は、互いに対向する第１の主面１４および第２の主面１５と、それらの間を結ぶ第１ないし第４の側面１６〜１９とを有している。第１の側面１６と第２の側面１７とは互いに対向し、第３の側面１８と第４の側面１９とは互いに対向している。

図１ないし図４および図７からわかるように、セラミック素体２の主面１４および１５ならびに側面１６〜１９といった面のうちの隣接する面の間に位置する稜線部および角部は、丸められている。

図１によく示されるように、積層セラミック電子部品１１は複数の素子を構成するアレイタイプのものであり、第１の側面１６上には複数の第１の外部端子電極２０が形成され、第２の側面上１７には複数の第２の外部端子電極２１が形成されている。第１の外部端子電極２０と第２の外部端子電極２１とは互いに電気的に絶縁されているとともに、複数の第１の外部端子電極２０同士および複数の第２の外部端子電極２１同士も電気的に絶縁されている。

セラミック素体１２の内部には、図２および図３に示すように、側面１６〜１９のうちの少なくとも１つ上に露出した露出部２２をそれぞれ有する複数の内部導体２３が配置されている。この実施形態では、内部導体２３は、セラミック層１３の積層方向に見て、セラミック素体１２の中央部に配置される中央部内部導体２４と、セラミック素体１２の端部に配置される端部内部導体２５および２６とからなる。

このような中央部内部導体２４ならびに端部内部導体２５および２６からなる複数の内部導体２３は、前述した第１および第２の外部端子電極２０および２１のいずれかに電気的に接続されるが、以下の説明において、第１の外部端子電極２０に接続されるものと第２の外部端子電極２１に接続されるものとを区別する必要があるとき、第１の外部端子電極２０に接続されるものについては、「第１の」の文言を付し、第２の外部端子電極２１に接続されるものについては、「第２の」の文言を付すことにする。

上記中央部内部導体２４は、電気的特性の発現に実質的に寄与する第１の有効内部導体２７および第２の有効内部導体２８と、電気的特性の発現に実質的に寄与しない第１の中央部ダミー内部導体２９および第２の中央部ダミー内部導体３０とがある。第１の中央部ダミー内部導体２９は第２の有効内部導体２８と同じ高さ位置に配置され、第２の中央部ダミー内部導体３０は第１の有効内部導体２７と同じ高さ位置に配置される。

また、前述の端部内部導体２５および２６は、有効内部導体２７および２８のいずれとも同じ高さ位置には配置されず、電気的特性の発現には実質的に寄与しない。したがって、端部内部導体２５および２６は、以下において、「端部ダミー内部導体」と呼ぶことにする。また、前述した第１および第２の外部端子電極２０および２１との関係で言えば、端部ダミー内部導体２５は「第１の端部ダミー内部導体」であり、端部ダミー内部導体２６は「第２の端部ダミー内部導体」である。

なお、端部ダミー内部導体２５および２６のうち、たとえば有効内部導体２７または２８に最も近いものは、有効内部導体２７または２８との間で浮遊容量等といった形でわずかながら電気的特性を発現させる場合があり得るが、このような場合は、「電気的特性の発現に実質的に寄与する」という定義には含めない。また、中央部ダミー内部導体２９および３０についても、たとえば同じ高さ位置にある有効内部導体２７または２８との間で浮遊容量等といった形でわずかながら電気的特性を発現させる場合があり得るが、このような場合についても、「電気的特性の発現に実質的に寄与する」という定義には含めない。

端部ダミー内部導体２５および２６ならびに中央部ダミー内部導体２９および３０は、外部端子電極２０および２１をめっきにより形成するに際して、各々の露出部２２がめっき金属の析出の核となるように機能し、外部端子電極２０および２１の固着力の向上に寄与する。特に、端部ダミー内部導体２５および２６は、積層セラミック電子部品１１の強度向上にも寄与する。

なお、電気的特性を発現する有効領域の設計に応じて、ダミー内部導体２５および２６ならびに２９および３０は形成されないこともある。

この積層セラミック電子部品１１において、セラミック層１３を構成する材料しては、たとえば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。その他、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミック、フェライトなどの磁性体セラミックなどを用いることもできる。

セラミック層１３を構成する材料として、誘電体セラミックを用いた場合は、積層セラミック電子部品１１はコンデンサとして機能し、圧電体セラミックを用いた場合は、圧電部品として機能し、半導体セラミックを用いた場合は、サーミスタとして機能し、磁性体セラミックを用いた場合には、コイル系部品として機能する。セラミック層１３の焼成後の厚みは、０．５〜１０μｍであることが好ましい。

この積層セラミック電子部品１１がたとえばコンデンサ、圧電部品またはサーミスタを構成する場合、有効内部導体２７および２８は、図３に示されるように、対向部３１と、対向部３１から側面１６または１７にまで引き出される引出し部３２とからなり、対向部３１同士が特定のセラミック層１３を挟んで対向することにより、所定の電気的特性が発現される。

他方、この発明に係る積層セラミック電子部品がインダクタなどのコイル系部品を構成する場合、有効内部導体は、所定のパターンのコイル導体と、コイル導体を立体的に接続するビア導体とにより構成され、セラミック素体の内部においてコイルが形成される。

複数の内部導体２３の露出部２２は、図４にセラミック素体１２の側面１６側の構成を示すように、セラミック素体１２の側面１６において、セラミック層１３の積層方向に沿って隣接して露出し、最上部の露出部２２の上辺を上限３４としかつ最下部の露出部２２の下辺を下限３５とする露出エリア３３を構成する。

なお、上述の図４ばかりでなく、後述する図５ないし図１３についても、セラミック素体１２の一方の側面１６側の構成が図示されていて、それぞれの図面を参照しての説明も、側面１６側について行なうが、図示されない側面１６に対向する側面１７側の構成は、側面１６側と実質的に同様であるので、側面１６側の説明をもって側面１７側の説明を援用することにする。

露出エリア３３を特定するにあたっては便宜的な手法を用いるのが好都合であり、最終的に四角形となるように取り決めるものとする。画像処理により面積割合を求めやすくするためである。

たとえば、上限３４および下限３５は、それぞれ、露出部２２の上辺の中点を通る直線および露出部２２の下辺の中点を通る直線によって規定するものとする。ここで、上記２本の直線は互いに平行である。

また、左限３６および右限３７は、たとえば、露出部２２の中で幅が比較的広い露出部群の各々の左端および右端の各点の座標をそれぞれ取り、各々の平均座標位置をそれぞれ通る互いに平行な２本の直線によって規定するものとする。なお、これら２本の直線は、前述の上限３４および下限３５を規定する直線と直交する。

上記左限３６および右限３７に関して、より具体的に説明すると、この実施形態では、図４に示すように、中央部内部導体２４の露出部２２が比較的幅広で、端部ダミー内部導体２５の露出部２２が比較的幅狭な場合、左限３６および右限３７の基準としては、中央部内部導体２４の左限および右限が採用される。たとえば、左限３６を決める際には、中央部内部導体２４の各左端点の座標位置を取り、これらの平均位置を求め、この平均位置を通過する直線をもって左限３６とする。内部導体２３の枚数が多い場合は、各露出部群の最上部、中央部、最下部の３つの端点についての平均座標を求め、これによって、左限３６および右限３７を決定してもよい。

以上のように特定された露出エリア３３について、その端部と中央部とに区分するための方法の一例を挙げると、図５に示すように、露出エリア３３の上限３４および下限３５を結ぶ距離をＤとしたとき、主面１４および１５（図４参照）の各々側から０.１５Ｄの距離までの部分が露出エリア端部３３ａとして定義され、残りの部分が露出エリア中央部３３ｂとして定義される。この区分方法で用いられる「０．１５」の値は、研磨処理における内部導体の飛散状態から経験的に定められたものである。

なお、上記の区分方法に従った場合、露出エリア端部３３ａを構成する露出部２２の一部については、中央部内部導体２４の露出部２２によって与えられることもあり得、また、露出エリア中央部３３ｂを構成する露出部２２の一部については、端部ダミー内部導体２５または２６の露出部２２によって与えられることもあり得る。

区分方法の他の例を挙げると、図６に示すように、中央部内部導体２３の各露出部２２がセラミック層１３の積層方向に沿って隣接して露出し、最上部の露出部２２の上辺を上限とし最下部の露出部２２の下辺を下限とする部分が露出エリア中央部３３ｂとして定義される。他方、第１の端部ダミー内部導体２５の各露出部２２がセラミック層１３の積層方向に沿って隣接して露出し、最上部の露出部の上辺を上限とし最下部の露出部の下辺を下限とする部分が露出エリア端部３３ａとして定義される。

このとき、露出エリア中央部３３ｂおよび露出エリア端部３３ａの各々の限界については、前述した露出エリア３３の限界を決定するための手法にならって便宜的に定めるとよい。また、露出エリア中央部３３ｂおよび露出エリア端部３３ａの各々の左右限３６および３７については、露出部群が幅広な露出エリアを通る直線とするとよい。

以上のような露出エリア３３において、セラミック層１３の積層方向で見て、露出エリア端部３３ａにおける露出部２２の面積割合が露出エリア中央部３３ｂにおける露出部２２の面積割合よりも小さくなっていることが、この発明の特徴的構成である。特に、この実施形態においては、露出エリア端部３３ａにおける露出部２２の幅が露出エリア中央部３３ｂにおける露出部２２の幅よりも小さくなっている。

内部導体２３に含まれる導電材料としては、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕなどを用いることができる。内部導体２３の厚みは、０.３〜２.０μｍであることが好ましい。

外部端子電極２０および２１は、内部導体２３と電気的に接続されるようにして直接めっきにより形成される。すなわち、外部端子電極２０および２１の少なくとも下地層が、セラミック素体１２および内部導体２３の露出部２２と接するようにめっきにより形成される。

外部端子電極２０および２１の形状としては、外部端子電極２０について図７に示すように、ストレートの帯状であることが理想的である。しかし、図８に示すように、主面１４および１５に近づくに従って幅狭になる形状も許容される。

外部端子電極２０および２１の下地層を構成する金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕなどを用いることができる。

外部端子電極２０および２１の下地層の表面には、上層めっき膜が形成されてもよい。この場合、上層めっき膜を構成する金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕなどを用いることができる。

下地層や上層めっき膜の１層あたりの厚みは、１〜１０μｍであることが好ましい。

また、下地層と上層めっき膜との間に、応力緩和用の導電性樹脂層が形成されてもよい。

次に、上述した積層セラミック電子部品１１の製造方法の一例について説明する。

まず、セラミック層１３となるべきセラミックグリーンシート、および内部導体２３のための導電性ペーストがそれぞれ準備される。これらセラミックグリーンシートおよび導電性ペーストには、バインダおよび溶剤が含まれるが、これらバインダおよび溶剤としては、それぞれ、公知の有機バインダおよび有機溶剤を用いることができる。

次に、セラミックグリーンシート上に、たとえばスクリーン印刷法などにより所定のパターンをもって導電性ペーストが印刷される。これによって、内部導体２３となるべき内部導体パターンが形成される。

次に、内部導体パターンが印刷されていない外層用セラミックグリーンシートが所定枚数積層され、その上に、端部ダミー内部導体２５および２６となるべき内部導体パターンが印刷された所定枚数のセラミックグリーンシート、中央部内部導体２４となるべき内部導体パターンが印刷された所定枚数のセラミックグリーンシート、端部ダミー内部導体２５および２６となるべき内部導体パターンが印刷された所定枚数のセラミックグリーンシートが順次積層され、その上に、外層用セラミックグリーンシートが所定枚数積層される。これによって、マザー積層体が得られる。

次に、マザー積層体が静水圧プレスなどの手段により積層方向にプレスされる。

次に、マザー積層体が所定のサイズにカットされ、生のセラミック素体が切り出される。

次に、生のセラミック素体が焼成される。焼成温度は、セラミックグリーンシートに含まれていたセラミック材料や内部導体パターンに含まれていた金属材料にもよるが、９００〜１３００℃であることが好ましい。

次に、焼結したセラミック素体１２に対して、バレル研磨などの研磨処理が施され、セラミック素体１２の稜線部および角部が丸められる。このとき、各内部導体２３の露出部２２から微小な金属片が周囲に飛散し、セラミック素体１２の側面１６および１７上に付着する。セラミック素体１２の外層部付近は特によく削られるため、金属片の飛散量が多くなる傾向があるが、露出エリア端部３３ａにおける露出部２２の面積割合が、露出エリア中央部３３ｂにおける露出部２２の面積割合よりも小さくされるので、露出エリア端部３３ａでの金属飛散量を相対的に減じることができる。

次に、セラミック素体１２の側面１６および１７に、直接めっきにより外部端子電極２０および２１の下地層が形成される。めっきは、電解めっきおよび無電解めっきのいずれを用いてもよい。前述のように、露出エリア端部３３ａでの金属飛散量が相対的に減じられているので、このめっき工程において、飛散した金属を核にめっき膜が成長しても、このめっき膜をもって形成された外部端子電極２０および２１が、セラミック素体１２の外層部分で部分的に幅広な形状となることを抑制することができる。

次に、必要に応じて、上層めっき膜が形成される。

このようにして、積層セラミック電子部品１１が得られる。

以下、この発明の他の実施形態およびこの発明に関連する参考例について説明する。なお、他の実施形態および参考例の説明のために参照する図面において、図１ないし図８に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

この発明の参考例では、露出エリア端部３３ａにおける露出部２２の面積割合を露出エリア中央部３３ｂにおける露出部２２の面積割合よりも小さくするため、図９に示すように、露出エリア端部３３ａにおける内部導体２３の露出部２２の厚みが、露出エリア中央部３３ｂにおける内部導体２３の露出部２２の厚みよりも小さくなっている。

第２の実施形態では、露出エリア端部３３ａにおける露出部２２の面積割合を露出エリア中央部３３ｂにおける露出部２２の面積割合よりも小さくするため、図１０に示すように、露出エリア端部３３ａにおける複数の内部導体２３の各露出部２２間の間隔が、露出エリア中央部３３ｂにおける複数の内部導体２３の各露出部２２間の間隔よりも広くなっている。

第３の実施形態では、露出エリア端部３３ａにおける露出部２２の面積割合を露出エリア中央部３３ｂにおける露出部２２の面積割合よりも小さくするため、図１１（ａ）に示すように、露出エリア端部３３ａにおける内部導体２３の露出部２２が２箇所に分かれて分布しており、この結果、露出エリア端部３３ａにおける内部導体２３の露出部２２の幅が、露出エリア中央部３３ｂにおける内部導体２３の露出部２２の幅よりも小さくなっている。このような構成は、たとえば、図１１（ｂ）に示すように、端部ダミー内部導体２５の引出し部を二股にすることにより実現することができる。

第４の実施形態では、露出エリア端部３３ａにおける露出部２２の面積割合を露出エリア中央部３３ｂにおける露出部２２の面積割合よりも小さくするため、図１２に示すように、露出エリア端部３３ａにおける内部導体２３の露出部２２の連続性を、露出エリア中央部３３ｂにおける内部導体２３の露出部２２の連続性よりも低下させることにより、前者の幅を後者の幅よりも小さくしている。たとえば、端部ダミー内部導体２５を形成するために用いる導電性ペーストとして収縮度合いの高いものを選択すると、中央部内部導体２４に比べて端部ダミー内部導体２５がセラミック素体１２内部へ引っ込みやすくなり、上記構成を実現することができる。

第５の実施形態では、図１３（ａ）に示すように、露出エリア端部３３ａにおける内部導体２３の露出部２２が円形状の散在分布状態となっており、これによって、露出エリア端部３３ａにおける露出部２２の面積割合が露出エリア中央部３３ｂにおける露出部２２の面積割合よりも小さくなっている。図１３（ｂ）に示すように、たとえば、セラミック素体１２の側面１６にレーザー光を照射して半貫通ビア４１を形成し、その内部に導電性ペーストを充填してから焼成を行なうことにより、上記構成を実現することができる。

第６の実施形態に係る積層セラミック電子部品１１ａでは、図１４に示すように、セラミック素体１２の主面１４および１５上に方形状の表面導体４３を形成しておき、直接めっきで形成される外部端子電極２０および２１を主面１４および１５側まで回り込ませやすくしている。

第７の実施形態に係る積層セラミック電子部品に備えるセラミック素体１２ａは、図１５に示すように、１つの対向部４５と４つの引出し部４６〜４９とを有する有効内部導体５０と、１つの対向部５１と４つの引出し部５２〜５５とを有する有効内部導体５６とを互いに対向させた構造を有している。このような有効内部導体５０および５６をもって構成された積層セラミックコンデンサは、低ＥＳＬ型コンデンサとして使用され得る。

第８の実施形態に係る積層セラミック電子部品は、２端子タイプのものであり、そこに備えるセラミック素体１２ｂには、図１６に示すように、１対の内部導体６１および６２が形成されており、内部導体６１および６２は、短い側の側面１９および１８にそれぞれ露出するように構成されている。第８の実施形態は、この発明が２端子タイプの積層セラミック電子部品にも適用できることを明示する意義がある。なお、２端子タイプの場合、多端子タイプのものにおけるような半田ブリッジはあまり生じ得ないが、たとえば、外部端子電極について、主面側への回り込み面積が大きく中央部での面積が小さくなってしまうなど、外部端子電極の外観が悪化することを防ぐのに効果的である。

第９の実施形態に係る積層セラミック電子部品１１ｂでは、図１７に示すように、有効内部導体６５および６６ならびにダミー内部導体６７および６８の各々の露出部が、セラミック素体１２ｃの４つの側面１６〜１９のうちの３つの側面にまたがるように露出している。したがって、外部端子電極６９および７０についても、セラミック素体１２ｃの４つの側面１６〜１９のうちの３つの側面にまたがるように形成されている。そのため、外部端子電極６９および７０間のギャップが狭くなる。

このように外部端子電極６９および７０間のギャップが狭い設計の場合には、多端子タイプの場合と同様、半田ブリッジの問題が生じ得る。よって、ダミー内部導体６７および６８の厚みを有効内部導体６５および６６の厚みよりも薄くするなどして、露出エリアの端部における露出部の面積割合を露出エリアの中央部における露出部の面積割合よりも小さくすることが有効である。

次に、この発明による効果を確認するために実施した実験例について説明する。

第１の実施形態の設計に基づいて、積層セラミック電子部品としてのアレイタイプの積層セラミックコンデンサを作製した。

まず、ＢａＴｉＯ_３系のセラミック粉末を含むセラミックスラリーを成形、乾燥することによって、セラミックグリーンシートを得た。次に、スクリーン印刷によりセラミックグリーンシート上にＮｉペーストを印刷し、所定の内部導体パターンを形成した。

次に、セラミックグリーンシートを積層することによって、マザー積層体を得た。次に、マザー積層体から生のセラミック素体を切り出し、生のセラミック素体を最高温度１２００℃、２時間の条件で焼成した。

次に、焼結したセラミック素体に対し、バレル研磨処理を施した。

次に、研磨後のセラミック素体に対し、下記条件で電解バレルめっきを行ない、端面にＣｕめっき膜を形成した。ここで、Ｃｕめっき工程では、水平回転バレルを適用し、バレル回転数を２０ｒｐｍとした。また、Ｃｕめっきは、ストライクめっきと厚付けめっきとの２工程に分けて行なった。

ストライクＣｕめっきの条件は、以下の表１のとおりとした。

厚付けＣｕめっきの条件は、以下の表２のとおりとした。

以上のようにして、サイズ２.０ｍｍ×１.０５ｍｍ×０.８５ｍｍの４素子を有するアレイタイプの試料１〜１３に係る積層セラミックコンデンサを作製した。

各試料において、露出エリアの中央部および端部の定義は、前述した図６を参照して説明した区分方法に従った。そして、めっき前において、表３に示すように、上記区分方法に従って区分された露出エリア中央部と露出エリア端部との各々における露出部幅、露出部厚みおよび露出部間距離を求めた。

また、上記区分方法に従って区分された露出エリア中央部と露出エリア端部との各々における露出部の面積割合を以下のようにして求めた。

すなわち、ＳＥＭ／ＥＤＸを用いて露出エリア内の「（Ｎｉピーク強度）／（Ｂａピーク強度）比」を分析した。この「（Ｎｉピーク強度）／（Ｂａピーク強度）比」を露出部の面積割合とした。分析条件は、加速電圧２０ｋＶ、視野×２０００とした。拡大倍率にもよるが、露出エリアの一部しか画像を出せない場合には、複数回測定を行ない、画像を連結して処理した。便宜上、各試料につき５個ずつ測定し、その平均値を求めた。

そして、これら面積割合から面積割合比（端部／中央部）を求めた。表３には、面積割合比が示されている。

さらに、めっき後に、表３に示すように、外観不良および半田ブリッジ発生の有無を評価した。

より具体的には、外観不良は次のようにして評価した。任意の１つの外部端子電極について、最上辺、中央部、および最下辺の３箇所での幅を顕微鏡で観察して測長し、その平均値を求めた。そして、めっき後の下地層の幅が最も幅の広い部分で２００μｍ以上であるものを外観不良とした。観察数は各試料について１００個とし、１個でも不良が出れば、「ＮＧ」とした。

半田ブリッジ発生の有無評価は、ガラスエポキシ基板に方形状の８個のランドを形成し、その上に半田を用いて各試料について１０００個ずつ実装し、半田ブリッジの発生の有無を確認することによって行なった。１個でも不良が出れば、「ＮＧ」とした。

表３において、面積割合比（端部／中央部）が１以上の試料、すなわちこの発明の範囲外の試料には、＊が付されている。

表３に示すように、面積割合比（端部／中央部）が１未満であれば、外観不良も半田ブリッジも発生しないことがわかった。

１１，１１ａ，１１ｂ 積層セラミック電子部品
１２，１２ａ，１２ｂ，１２ｃ セラミック素体
１３ セラミック層
１４，１５ 主面
１６〜１９ 側面
２０，２１，６９，７０ 外部端子電極
２２ 露出部
２３，６１，６２ 内部導体
２４ 中央部内部導体
２５，２６ 端部ダミー内部導体
２７，２８，５０，５６，６５，６６ 有効内部導体
２９，３０ 中央部ダミー内部導体
３３ 露出エリア
３３ａ 露出エリア端部
３３ｂ 露出エリア中央部
３４ 上限
３５ 下限
６７，６８ ダミー内部導体

Claims (5)

1. 複数のセラミック層が積層されてなり、互いに対向する２つの主面と、前記２つの主面間を結ぶ４つの側面とを有し、隣接する各前記主面および各前記側面の間に位置する稜線部および角部が丸められている、セラミック素体と、
   前記セラミック素体の内部に配置され、少なくとも１つの前記側面上に露出した露出部を有する、複数の内部導体と、
   前記側面上に配置され、複数の前記内部導体と電気的に接続されるようにして直接めっきにより形成された、外部端子電極と
   を備え、
   複数の前記内部導体の各前記露出部は、前記セラミック層の積層方向に沿って隣接して露出し、最上部の前記露出部の上辺を上限としかつ最下部の前記露出部の下辺を下限とする露出エリアを構成しており、
   前記セラミック層の積層方向で見て、前記露出エリアの端部における前記内部導体の前記露出部の幅が、前記露出エリアの中央部における前記内部導体の前記露出部の幅よりも小さくされることによって、前記露出エリアの端部における前記露出部の面積割合が前記露出エリアの中央部における前記露出部の面積割合よりも小さくなっている、
   積層セラミック電子部品。
2. 複数のセラミック層が積層されてなり、互いに対向する２つの主面と、前記２つの主面間を結ぶ４つの側面とを有し、隣接する各前記主面および各前記側面の間に位置する稜線部および角部が丸められている、セラミック素体と、
   前記セラミック素体の内部に配置され、少なくとも１つの前記側面上に露出した露出部を有する、複数の内部導体と、
   前記側面上に配置され、複数の前記内部導体と電気的に接続されるようにして直接めっきにより形成された、外部端子電極と
   を備え、
   複数の前記内部導体の各前記露出部は、前記セラミック層の積層方向に沿って隣接して露出し、最上部の前記露出部の上辺を上限としかつ最下部の前記露出部の下辺を下限とする露出エリアを構成しており、
   前記セラミック層の積層方向で見て、前記露出エリアの端部における前記内部導体の前記露出部間の間隔が、前記露出エリアの中央部における前記内部導体の前記露出部間の間隔よりも広くされることによって、前記露出エリアの端部における前記露出部の面積割合が前記露出エリアの中央部における前記露出部の面積割合よりも小さくなっている、
   積層セラミック電子部品。
3. 前記露出エリアの前記上限と前記下限とを結ぶ距離をＤとしたとき、
   各前記主面側から０．１５Ｄの距離までの部分が前記露出エリアの端部として定義され、残りの部分が前記露出エリアの中央部として定義される、
   請求項１または２に記載の積層セラミック電子部品。
4. 複数の前記内部導体は、
   前記セラミック層の積層方向で見て、前記セラミック素体の中央部に配置され、電気的特性の発現に実質的に寄与する有効内部導体を含む、中央部内部導体と、
   前記セラミック層の積層方向で見て、前記セラミック素体の端部に配置され、前記有効内部導体と同じ高さ位置には配置されず、電気的特性の発現に実質的に寄与しない、端部ダミー内部導体と
   からなり、
   前記中央部内部導体の各前記露出部が前記セラミック層の積層方向に沿って隣接して露出し、最上部の前記露出部の上辺を上限とし最下部の前記露出部の下辺を下限とする部分が前記露出エリアの中央部として定義され、
   前記端部ダミー内部導体の各前記露出部が前記セラミック層の積層方向に沿って隣接して露出し、最上部の前記露出部の上辺を上限とし最下部の前記露出部の下辺を下限とする部分が前記露出エリアの端部として定義される、
   請求項１または２に記載の積層セラミック電子部品。
5. 前記露出エリアの端部における前記内部導体の前記露出部の厚みが、前記露出エリアの中央部における前記内部導体の前記露出部の厚みよりも薄い、請求項１ないし４のいずれかに記載の積層セラミック電子部品。

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