JP2015111651A - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

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Abstract

【課題】層間剥離が発生することが抑制できる大容量の積層セラミックコンデンサを提供する。
【解決手段】積層セラミックコンデンサ１Ａは、厚み方向Ｔに沿って交互に積層された複数の導電体層４および複数のセラミック誘電体層３にて構成された積層部９を内部に含む素体２と、素体２の外部に設けられた第１外部電極５ａおよび第２外部電極５ｂとを備える。素体２は、厚み方向Ｔにおいて、厚み方向第１外層部６ｂ１と、厚み方向第２外層部６ｂ２と、これらの間に位置しかつ積層部９を含む厚み方向内層部６ａとに区分される。複数の導電体層４のうちの最外層である第１導電体層４ａおよび第２導電体層４ｂにおける導電体密度は、それぞれ他の導電体層４における導電体密度のいずれよりも低い。
【選択図】図２

Description

本発明は、コンデンサ素子の一種である、誘電体層がセラミック誘電体材料によって構成された積層セラミックコンデンサに関する。
一般に、コンデンサ素子は、導電体層と誘電体層とが交互に積層された素体と、当該素体の外表面に設けられた外部電極とを備えており、積層セラミックコンデンサは、このうちの誘電体層がセラミック誘電体材料によって構成されたものである。
通常、積層セラミックコンデンサは、内部電極層としての複数の導電体層と複数のセラミック誘電体層とが交互に密に積層されてなる略直方体形状の積層部を内部に有しており、セラミック誘電体層からなる外層部と、比較的少数の導電体層が配線部としてセラミック誘電体層の内部に含まれてなる外層部とが、当該積層部を覆うように設けられることにより、上述した素体が形成されている。
積層セラミックコンデンサを大容量化するためには、積層部に含まれた隣り合う導電体層間における対向面積を増加させることが必要である。そのためには、導電体層が位置する部分の導電体材料の密度、すなわち導電体密度（一般に内部電極密度とも称される）を高めることが効果的であり、これにより導電体層の連続性が高まることで上述した対向面積が増加することになり、大容量の積層セラミックコンデンサとすることができる。
当該導電体層の連続性が高められた積層セラミックコンデンサが開示された文献としては、たとえば特開２０１３−１２４１８号公報（特許文献１）がある。
特開２０１３−１２４１８号公報
しかしながら、導電体層の連続性が高められた場合には、層間剥離（デラミネーション）が発生し易くなる問題がある。ここで、層間剥離とは、導電体層の収縮のし易さとセラミック誘電体層の収縮のし易さとに大きな差があることに起因して発生する剥離現象であり、熱履歴が加えられることによってセラミック誘電体層と導電体層との境界部においてこれが剪断力として作用することで発生する。
特に、層間剥離は、導電体層とセラミック誘電体層とが密に積層されてなる積層部と上述した外層部との間において発生し易く、製品としての信頼性が低下する原因になったり、製造過程における歩留まりの悪化を招来したりする。
したがって、本発明は、上述した問題を解消すべくなされたものであり、層間剥離が発生することが抑制できる大容量の積層セラミックコンデンサを提供することを目的とする。
本発明に基づく積層セラミックコンデンサは、厚み方向に沿って交互に積層された複数の導電体層および複数のセラミック誘電体層にて構成された積層部を内部に含む素体と、上記素体の外部に設けられた外部電極とを備えている。上記素体の外表面は、上記厚み方向において相対して位置する第１主面および第２主面と、上記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面と、上記厚み方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面とによって構成されている。上記素体は、上記厚み方向において、セラミック誘電体層にて構成されかつ上記第１主面を規定する厚み方向第１外層部と、セラミック誘電体層にて構成されかつ上記第２主面を規定する厚み方向第２外層部と、上記積層部を含みかつ上記厚み方向第１外層部および上記厚み方向第２外層部の間に位置する厚み方向内層部とに区分される。上記厚み方向内層部に含まれる上記複数の導電体層のうち、上記第１主面に最も近い位置に配置された第１導電体層は、上記厚み方向第１外層部を構成するセラミック誘電体層に隣接して設けられており、上記厚み方向内層部に含まれる上記複数の導電体層のうち、上記第２主面に最も近い位置に配置された第２導電体層は、上記厚み方向第２外層部を構成するセラミック誘電体層に隣接して設けられている。上記本発明に基づく積層セラミックコンデンサにあっては、上記第１導電体層における導電体密度および上記第２導電体層における導電体密度が、上記第１導電体層および上記第２導電体層の間に位置する他の導電体層における導電体密度のいずれよりも低く構成されている。
上記本発明に基づく積層セラミックコンデンサにあっては、上記第１導電体層および上記第２導電体層が、上記厚み方向において貫通する微細な複数の貫通孔を有していてもよく、その場合には、上記複数の貫通孔が、セラミック誘電体材料によって埋め込まれていることが好ましい。
上記本発明に基づく積層セラミックコンデンサにあっては、上記外部電極が、上記第１端面を覆うように設けられた第１外部電極と、上記第２端面を覆うように設けられた第２外部電極とを含んでいてもよく、その場合には、上記複数の導電体層のうちの一部が、上記積層部から上記第１端面側に向けて延設された第１配線部を介して上記第１外部電極に接続されているとともに、上記複数の導電体層のうちの他の一部が、上記積層部から上記第２端面側に向けて延設された第２配線部を介して上記第２外部電極に接続されていることが好ましい。
上記本発明に基づく積層セラミックコンデンサにあっては、上記素体が、上記長さ方向において、上記第１配線部に該当する部分の上記導電体層およびセラミック誘電体層にて構成されかつ上記第１端面を規定する長さ方向第１外層部と、上記第２配線部に該当する部分の上記導電体層およびセラミック誘電体層にて構成されかつ上記第２端面を規定する長さ方向第２外層部と、上記積層部を含みかつ上記長さ方向第１外層部および上記長さ方向第２外層部の間に位置する長さ方向内層部とに区分されてもよい。その場合には、上記積層部内の上記第１端面側に位置する長さ方向第１端部領域における導電体密度および上記積層部内の上記第２端面側に位置する長さ方向第２端部領域における導電体密度が、いずれも上記積層部内の上記長さ方向に沿った中央に位置する長さ方向中央部領域における導電体密度よりも低く構成されていることが好ましい。
上記本発明に基づく積層セラミックコンデンサにあっては、上記複数の導電体層のうちの上記第２外部電極に接続された導電体層の上記長さ方向第１端部領域に含まれる部分、および、上記複数の導電体層のうちの上記第１外部電極に接続された導電体層の上記長さ方向第２端部領域に含まれる部分が、いずれも上記厚み方向において貫通する微細な複数の貫通孔を有していてもよく、その場合には、上記複数の貫通孔が、セラミック誘電体材料によって埋め込まれていることが好ましい。
上記本発明に基づく積層セラミックコンデンサにあっては、上記素体が、上記幅方向において、セラミック誘電体層にて構成されかつ上記第１側面を規定する幅方向第１外層部と、セラミック誘電体層にて構成されかつ上記第２側面を規定する幅方向第２外層部と、上記積層部を含みかつ上記幅方向第１外層部および上記幅方向第２外層部の間に位置する幅方向内層部とに区分されてもよい。その場合には、上記積層部内の上記第１側面側に位置する幅方向第１端部領域における導電体密度および上記積層部内の上記第２側面側に位置する幅方向第２端部領域における導電体密度が、いずれも上記積層部内の上記幅方向に沿った中央に位置する幅方向中央部領域における導電体密度よりも低く構成されていることが好ましい。
上記本発明に基づく積層セラミックコンデンサにあっては、上記複数の導電体層のうちの上記幅方向第１端部領域および上記幅方向第２端部領域に含まれる部分が、いずれも上記厚み方向において貫通する微細な複数の貫通孔を有していてもよく、その場合には、上記複数の貫通孔が、セラミック誘電体材料によって埋め込まれていることが好ましい。
上記本発明に基づく積層セラミックコンデンサにあっては、上記第１導電体層および上記第２導電体層が、上記外部電極に非接続の浮遊導電体層であってもよい。
本発明によれば、層間剥離が発生することが抑制できる大容量の積層セラミックコンデンサとすることができる。
本発明の実施の形態１における積層セラミックコンデンサの概略斜視図である。 図１中に示すＩＩ−ＩＩ線に沿った模式断面図である。 図１中に示すＩＩＩ−ＩＩＩ線に沿った模式断面図である。 図２中に示す領域ＩＶの拡大図である。 図１に示す積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。 図１に示す積層セラミックコンデンサの製造フローを示す図である。 本発明の実施の形態１に基づいた変形例に係る積層セラミックコンデンサの模式断面図である。 本発明の実施の形態２における積層セラミックコンデンサの模式断面図である。 図８中に示す領域ＩＸの拡大図である。 図８中に示す領域Ｘの拡大図である。 図８に示す積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。 本発明の実施の形態３における積層セラミックコンデンサの模式断面図である。 図１２中に示す領域ＸＩＩＩの拡大図である。 図１２中に示す領域ＸＩＶの拡大図である。 図１２に示す積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。 本発明の実施の形態４における積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。 本発明の実施の形態５における積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。
以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。
（実施の形態１）
図１は、本発明の実施の形態１における積層セラミックコンデンサの概略斜視図である。また、図２および図３は、それぞれ図１中に示すＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿った模式断面図であり、図４は、図２中に示す領域ＩＶの拡大図である。まず、これら図１ないし図４を参照して、本実施の形態における積層セラミックコンデンサ１Ａの構成について説明する。
図１ないし図３に示すように、積層セラミックコンデンサ１Ａは、全体として略直方体形状を有する電子部品であり、素体２と、一対の外部電極である第１外部電極５ａおよび第２外部電極５ｂとを有している。
図２および図３に示すように、素体２は、略直方体形状を有しており、所定の方向に沿って交互に積層されたセラミック誘電体層３と導電体層としての内部電極層４とによって構成されている。セラミック誘電体層３は、たとえばチタン酸バリウムを主成分とするセラミック誘電体材料にて形成されている。また、セラミック誘電体層３は、後述するセラミックグリーンシートの原料となるセラミック粉末の副成分としてのＭｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等や、焼結助剤としてＡｌ、Ｓｉ等を含んでいてもよい。一方、内部電極層４は、たとえばＮｉ、Ｃｕ等に代表される卑金属材料にて形成されている。
素体２は、セラミック誘電体層３となるセラミックグリーンシートの表面に内部電極層４となる導電パターンが印刷された原料シートを複数準備し、これら複数の原料シートを積層して圧着することでマザーブロックを製作し、当該マザーブロックを分断することによって複数の積層体チップに個片化された後にこれらが焼成されることによって製作される。
なお、セラミック誘電体層３の材質は、上述したチタン酸バリウムを主成分とするセラミック誘電体材料に限られず、他の高誘電率のセラミック誘電体材料（たとえば、ＣａＺｒＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３等を主成分とするもの）をセラミック誘電体層３の材質として選択してもよい。また、内部電極層４の材質も、上述した卑金属材料に限られず、他の導電体材料を内部電極層４の材質として選択してもよい。
図１および図２に示すように、第１外部電極５ａおよび第２外部電極５ｂは、素体２の所定方向の両端部に位置する外表面を覆うように互いに離間して設けられている。第１外部電極５ａおよび第２外部電極５ｂは、それぞれ導電膜にて構成されている。
第１外部電極５ａおよび第２外部電極５ｂは、たとえば焼結金属層とめっき層との積層膜にて構成される。焼結金属層は、たとえばＣｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等の導電体ペーストあるいはこれら材料からなる金属粉末を含む導電性樹脂ペーストを焼き付けることで形成される。めっき層は、たとえばＮｉめっき層とこれを覆うＳｎめっき層とによって構成される。めっき層は、これに代えてＣｕめっき層やＡｕめっき層であってもよい。また、第１外部電極５ａおよび第２外部電極５ｂは、めっき層のみによって構成されていてもよい。
図２に示すように、積層方向に沿ってセラミック誘電体層３を挟んで隣り合う一対の内部電極層４のうちの一方は、積層セラミックコンデンサ１Ａの内部において第１外部電極５ａに第１配線部４ｃ１を介して接続されており、積層方向に沿ってセラミック誘電体層３を挟んで隣り合う一対の内部電極層４のうちの他方は、積層セラミックコンデンサ１Ａの内部において第２外部電極５ｂに第２配線部４ｃ２を介して接続されている。これにより、第１外部電極５ａと第２外部電極５ｂとの間は、複数のコンデンサ要素が電気的に並列に接続された構造となっている。
図２および図３に示すように、本実施の形態における積層セラミックコンデンサ１Ａにあっては、上述した複数の内部電極層４のうち、第１配線部４ｃ１および第２配線部４ｃ２を除く部分が当該積層セラミックコンデンサ１Ａの容量を決定する部位（いわゆる有効領域）となっており、当該容量を決定する部分の複数の内部電極層４とこれらの間に位置するセラミック誘電体層３とによって構成される部分が、セラミック誘電体層３と内部電極層４とが厚み方向に沿って密に積層された積層部９を形成している。
ここで、図１ないし図３を参照して、積層セラミックコンデンサ１Ａの向きを表わす用語として、セラミック誘電体層３と内部電極層４との積層方向を厚み方向Ｔとして定義し、第１外部電極５ａおよび第２外部電極５ｂが並ぶ方向を長さ方向Ｌとして定義し、これら厚み方向Ｔおよび長さ方向Ｌのいずれにも直交する方向を幅方向Ｗとして定義し、以下の説明においては、これら用語を使用する。
また、図２および図３を参照して、略直方体形状の素体２の６つの外表面のうち、厚み方向Ｔにおいて相対して位置する一対の外表面をそれぞれ第１主面２ａ１および第２主面２ａ２と定義し、長さ方向Ｌにおいて相対して位置する一対の外表面をそれぞれ第１端面２ｂ１および第２端面２ｂ２と定義し、幅方向Ｗにおいて相対して位置する一対の外表面をそれぞれ第１側面２ｃ１および第２側面２ｃ２として定義し、以下の説明においては、これら用語を使用する。
なお、図１ないし図３に示すように、本実施の形態における積層セラミックコンデンサ１Ａは、長さ方向Ｌに沿った外形寸法が最も長くなるように構成された細長の略直方体形状を有している。当該積層セラミックコンデンサ１Ａの長さ方向Ｌの外形寸法および幅方向Ｗの外形寸法（通常、厚み方向Ｔの外形寸法は、幅方向Ｗの外形寸法と同等とされる）の代表値としては、たとえば３．２［ｍｍ］×１．６［ｍｍ］、２．０［ｍｍ］×１．２５［ｍｍ］、１．６［ｍｍ］×０．８［ｍｍ］、１．０［ｍｍ］×０．５［ｍｍ］、０．８［ｍｍ］×０．４［ｍｍ］、０．６［ｍｍ］×０．３［ｍｍ］、０．４［ｍｍ］×０．２［ｍｍ］、０．２［ｍｍ］×０．１［ｍｍ］等が挙げられる。
図２および図３に示すように、素体２は、厚み方向Ｔにおいて、厚み方向内層部６ａと、厚み方向第１外層部６ｂ１と、厚み方向第２外層部６ｂ２とに区分される。
厚み方向内層部６ａは、上述した積層部９を含んでおり、セラミック誘電体層３と内部電極層４とによって構成されている。このうち、厚み方向内層部６ａを構成する内部電極層４は、積層部９に含まれる部分の内部電極層４と、積層部９に含まれる内部電極層４のうちの一部から第１端面２ｂ１側に向けて延設されることで第１外部電極５ａに接続された上記第１配線部４ｃ１を構成する部分の内部電極層４と、積層部９に含まれる内部電極層４のうちの他の一部から第２端面２ｂ２側に向けて延設されることで第２外部電極５ｂに接続された上記第２配線部４ｃ２を構成する部分の内部電極層４とを含んでいる。
厚み方向第１外層部６ｂ１は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。厚み方向第１外層部６ｂ１は、第１主面２ａ１が位置する側の厚み方向内層部６ａの表面を覆っており、これにより厚み方向第１外層部６ｂ１は、素体２の第１主面２ａ１を規定している。
厚み方向第２外層部６ｂ２は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。厚み方向第２外層部６ｂ２は、第２主面２ａ２が位置する側の厚み方向内層部６ａの表面を覆っており、これにより厚み方向第２外層部６ｂ２は、素体２の第２主面２ａ２を規定している。
以上により、厚み方向内層部６ａは、厚み方向Ｔにおいて、厚み方向第１外層部６ｂ１と厚み方向第２外層部６ｂ２とによって挟み込まれた状態とされている。なお、厚み方向内層部６ａに含まれる内部電極層４のうち、第１主面２ａ１側に最も近い位置に配置された第１導電体層としての第１最外層４ａは、上述した厚み方向第１外層部６ｂ１を構成するセラミック誘電体層３に隣接して設けられ、厚み方向内層部６ａに含まれる内部電極層４のうち、第２主面２ａ２側に最も近い位置に配置された第２導電体層としての第２最外層４ｂは、上述した厚み方向第２外層部６ｂ２を構成するセラミック誘電体層３に隣接して設けられている。
また、図２に示すように、素体２は、長さ方向Ｌにおいて、長さ方向内層部７ａと、長さ方向第１外層部７ｂ１と、長さ方向第２外層部７ｂ２とに区分される。
長さ方向内層部７ａは、上述した積層部９を含んでおり、複数のセラミック誘電体層３と複数の内部電極層４とによって構成されている。このうち、長さ方向内層部７ａを構成する複数の内部電極層４は、積層部９に含まれる部分の内部電極層４のみを含んでいる。
長さ方向第１外層部７ｂ１は、上記第１配線部４ｃ１を構成する部分の内部電極層４とセラミック誘電体層３とによって構成されている。長さ方向第１外層部７ｂ１は、第１端面２ｂ１が位置する側の長さ方向内層部７ａの表面を覆っており、これにより長さ方向第１外層部７ｂ１は、素体２の第１端面２ｂ１を規定している。
長さ方向第２外層部７ｂ２は、上記第２配線部４ｃ２を構成する部分の内部電極層４とセラミック誘電体層３とによって構成されている。長さ方向第２外層部７ｂ２は、第２端面２ｂ２が位置する側の長さ方向内層部７ａの表面を覆っており、これにより長さ方向第２外層部７ｂ２は、素体２の第２端面２ｂ２を規定している。
以上により、長さ方向内層部７ａは、長さ方向Ｌにおいて、長さ方向第１外層部７ｂ１と長さ方向第２外層部７ｂ２とによって挟み込まれた状態とされている。
さらに、図３に示すように、素体２は、幅方向Ｗにおいて、幅方向内層部８ａと、幅方向第１外層部８ｂ１と、幅方向第２外層部８ｂ２とに区分される。
幅方向内層部８ａは、上述した積層部９を含んでおり、複数のセラミック誘電体層３と複数の内部電極層４とによって構成されている。このうち、幅方向内層部８ａを構成する内部電極層４は、積層部９に含まれる部分の内部電極層４と、第１配線部４ｃ１を構成する部分の内部電極層４と、第２配線部４ｃ２を構成する部分の内部電極層４とを含んでいる。
幅方向第１外層部８ｂ１は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。幅方向第１外層部８ｂ１は、第１側面２ｃ１が位置する側の幅方向内層部８ａの表面を覆っており、これにより幅方向第１外層部８ｂ１は、素体２の第１側面２ｃ１を規定している。
幅方向第２外層部８ｂ２は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。幅方向第２外層部８ｂ２は、第２側面２ｃ２が位置する側の幅方向内層部８ａの表面を覆っており、これにより幅方向第２外層部８ｂ２は、素体２の第２側面２ｃ２を規定している。
以上により、幅方向内層部８ａは、幅方向Ｗにおいて、幅方向第１外層部８ｂ１と幅方向第２外層部８ｂ２とによって挟み込まれた状態とされている。
このように、本実施の形態における積層セラミックコンデンサ１Ａにおいては、複数の内部電極層４と複数のセラミック誘電体層３とが交互に密に積層されてなる略直方体形状の積層部９を素体２の内部に含んでおり、セラミック誘電体層３からなる外層部（すなわち、厚み方向第１外層部６ｂ１、厚み方向第２外層部６ｂ２、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２）と、比較的少数の内部電極層４が配線部としてセラミック誘電体層３の内部に含まれてなる外層部（すなわち、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２）とが、当該積層部９を覆うように設けられることによって素体２が形成されている。
ここで、本実施の形態における積層セラミックコンデンサ１Ａにおいては、第１最外層４ａにおける導電体密度および第２最外層４ｂにおける導電体密度が、これら第１最外層４ａおよび第２最外層４ｂの間に位置する他の内部電極層４における導電体密度のいずれよりも低く構成されている。このように構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることができる。以下、その詳細について説明する。
図４に示すように、第１最外層４ａは、所定の厚みを有する導電体材料の膜によって形成されている。当該第１最外層４ａは、厚み方向Ｔにおいて貫通する微細な複数の貫通孔を有しており、当該貫通孔がセラミック誘電体材料からなる埋め込み部３ａによって埋め込まれている。これにより、第１最外層４ａは、厚み方向Ｔに平行な任意の断面において不連続性を有することになり、導電体密度が比較的低いものとなっている。なお、その図示は行なっていないが、第２最外層４ｂについても第１最外層４ａと同様の構成を有している。
このように、第１最外層４ａおよび第２最外層４ｂにおける導電体密度を比較的低く構成することにより、上述したセラミック誘電体材料からなる埋め込み部３ａがこれら第１最外層４ａおよび第２最外層４ｂを挟み込む部分のセラミック誘電体層３同士を連結する一種の支柱（アンカー）として機能することになるため、第１最外層４ａおよび第２最外層４ｂとこれらの外側に位置するセラミック誘電体層３との間における固着力が高く維持されることになり、厚み方向内層部６ａと厚み方向第１外層部６ｂ１との境界部および厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部において層間剥離が発生することが効果的に抑制できる。
一方、第１最外層４ａおよび第２最外層４ｂの間に位置する他の内部電極層４も、所定の厚みを有する導電体材料の膜によって形成されているものの、厚み方向Ｔに平行な任意の断面において比較的高い連続性を有しており、導電体密度が比較的高いものとなっている。
このように、第１最外層４ａおよび第２最外層４ｂの間に位置する他の内部電極層４における導電体密度を比較的高く構成することにより、これら内部電極層４のうちの隣り合う内部電極層４間における対向面積が増加することになり、容量を大きくすることができる。
したがって、第１最外層４ａおよび第２最外層４ｂにおける導電体密度をこれらの間に位置するいずれの内部電極層４の導電体密度よりも低く構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることが可能になる。なお、内部電極層４は、一般に数百層程度積層されるものであるため、第１最外層４ａおよび第２最外層４ｂにおける導電体密度を低下させることによって生じる容量の低下は、層間剥離が抑制できる効果に比べて無視できる程度のものである。
ここで、好ましくは、第１最外層４ａにおける導電体密度および第２最外層４ｂにおける導電体密度は、これらの間に位置する内部電極層４における導電体密度よりも５［％］〜１０［％］程度低く構成される。たとえば、第１最外層４ａと第２最外層４ｂとの間に位置する内部電極層４における導電体密度が、７０［％］〜９０［％］程度である場合には、第１最外層４ａにおける導電体密度および第２最外層４ｂにおける導電体密度は、いずれも６０［％］〜８５［％］程度とすることができる。
なお、第１最外層４ａにおける導電体密度、第２最外層４ｂにおける導電体密度、これら第１最外層４ａおよび第２最外層４ｂの間に位置する内部電極層４の導電体密度は、たとえば以下の手順によって測定できる。
まず、測定対象となる積層セラミックコンデンサを封止樹脂にて封止し、当該封止樹脂ごと積層セラミックコンデンサを研磨する。ここで、上記研磨は、積層セラミックコンデンサの厚み方向Ｔに沿って進むように行なう。その際、第１最外層が露出した時点、厚み方向Ｔにおいて中央部に位置する内部電極層が露出した時点、および、第２最外層が露出した時点で研磨をそれぞれ停止し、これら研磨を停止した時点における断面の撮像を行なう。断面の撮像には、電子顕微鏡（たとえばＳＥＭ）等を用い、その倍率は５００倍から１０００倍の範囲とすることが好ましい。そして、撮像した画像から測定すべき範囲の画像を抽出し、これをさらに二値化処理等することによって導電体材料に該当する部分の面積と導電体材料に該当しない部分の面積とをそれぞれ測定し、これら測定した面積に基づいて各層における導電体密度を算出する。こうして算出した各層における導電体密度を比較することにより、各層の密度差を特定することができる。
ここで、第１最外層４ａおよび第２最外層４ｂにおける導電体密度をこれらの間に位置するいずれの内部電極層４の導電体密度よりも低く構成する具体的な手法の一例について、以下において説明する。図５は、図１に示す積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。
図５に示すように、素体２は、構成の異なる複数の素材シート１１Ａ，１１Ｂ１，１１Ｂ２，１１Ｃ１，１１Ｃ２からなる素材シート群１０Ａを材料として製作され、より詳細には、これら構成の異なる複数の素材シート１１Ａ，１１Ｂ１，１１Ｂ２，１１Ｃ１，１１Ｃ２が所定の順番で積層されて圧着および焼成されることによって製作される。
素材シート１１Ａは、その表面に導電パターンが形成されていないセラミック素地１２のみからなるものである。素材シート１１Ａは、焼成後において厚み方向第１外層部６ｂ１または厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
素材シート１１Ｂ１，１１Ｂ２は、セラミック素地１２の表面に所定の形状の導電パターン１３ａが形成されたものである。素材シート１１Ｂ１，１１Ｂ２のうちの導電パターン１３ａは、焼成後において内部電極層４のうちの第１最外層４ａおよび第２最外層４ｂを除く部分になる。また、素材シート１１Ｂ１，１１Ｂ２のうちのセラミック素地１２は、焼成後において厚み方向内層部６ａを構成する部分のセラミック誘電体層３になる。
素材シート１１Ｃ１，１１Ｃ２は、セラミック素地１２の表面に所定の形状の導電パターン１３ｂが形成されたものである。素材シート１１Ｃ１，１１Ｃ２のうちの導電パターン１３ｂは、焼成後において内部電極層４のうちの第１最外層４ａおよび第２最外層４ｂになる。また、素材シート１１Ｃ１のうちのセラミック素地１２は、焼成後において厚み方向内層部６ａを構成する部分のセラミック誘電体層３になり、素材シート１１Ｃ２のうちのセラミック素地１２は、焼成後において厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
ここで、上述した導電パターン１３ａ，１３ｂは、いずれもセラミック素地１２の表面にスクリーン印刷法またはグラビア印刷法等を利用して導電体ペーストを付着させることで形成できる。その際、焼成後において内部電極層４のうちの第１最外層４ａおよび第２最外層４ｂを除く部分になる導電パターン１３ａについては、付着させる導電体ペーストの厚みを比較的厚くすることとし、焼成後において内部電極層４のうちの第１最外層４ａおよび第２最外層４ｂになる導電パターン１３ｂについては、付着させる導電体ペーストの厚みを比較的薄くすることとする。
これにより、焼成時において第１最外層４ａおよび第２最外層４ｂにおける導電体密度をこれらの間に位置するいずれの内部電極層４の導電体密度よりも低く構成することが可能になり、上述した埋め込み部３ａが第１最外層４ａおよび第２最外層４ｂ内に多数形成されることになる。
なお、セラミック素地１２に付着させる導電体ペーストの厚みを異ならせる手法としては、スクリーン印刷法の場合には、スクリーン印刷版に設けるメッシュの大きさ（すなわち孔の大きさ）を調整することにより、セラミック素地１２に転写される導電体ペーストの量を調節することで実現でき、グラビア印刷法の場合には、グラビア版のパターンの大きさを調整しかつ導電体ペーストの粘度を調整することにより、セラミック素地１２に転写される導電体ペーストの量を調節することで実現できる。
図６は、図１に示す積層セラミックコンデンサの製造フローを示す図である。次に、この図６を参照して、本実施の形態における積層セラミックコンデンサ１Ａの製造フローについて説明する。なお、以下に示す積層セラミックコンデンサ１Ａの製造フローは、製造過程の途中段階まで一括して加工処理を行なうことでマザーブロックを製作し、その後にこれを分断して個片化し、個片化後のチップにさらに加工処理を施すことによって複数の積層セラミックコンデンサ１Ａを同時に大量に生産するものである。
図６に示すように、上述した積層セラミックコンデンサ１Ａを製造する際には、まず、セラミックスラリーの調製が行なわれる（工程Ｓ１）。具体的には、セラミックス粉末、バインダおよび溶剤等が所定の配合比率で混合され、これによりセラミックスラリーが形成される。
次に、セラミックグリーンシートが形成される（工程Ｓ２）。具体的には、セラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、マイクログラビアコータ等を用いてシート状に成形されることにより、セラミックグリーンシートが製作される。
次に、原料シートが形成される（工程Ｓ３）。具体的には、セラミックグリーンシートに導電体ペーストが所定のパターンを有するようにスクリーン印刷法またはグラビア印刷法等を用いて印刷されることにより、セラミックグリーンシート上に所定の導電パターンが設けられた原料シートが形成される。
ここで、製作される原料シートは、図５において示した素材シート１１Ｂ１，１１Ｂ２，１１Ｃ１，１１Ｃ２の各々について、その各々の素材シートを単位ユニットとして同形状の素材シートが平面的にマトリックス状に並ぶように複数敷き詰められたレイアウトを有するものである。
なお、素材シート１１Ｂ１と素材シート１１Ｂ２は同形状であるため、これらを含む原料シートとしては、同一の導電パターンを有するものが使用でき、後述する原料シートの積層工程において同一の導電パターンを有する原料シートを半ピッチずつずらして積層することにより、図５において示した如くの素材シート１１Ｂ１，１１Ｂ２の積層構造を得ることができる。
また、素材シート１１Ｃ１と素材シート１１Ｃ２も同形状であるため、これらを含む原料シートとしては、同一の導電パターンを有するものが使用でき、後述する原料シートの積層工程において同一の導電パターンを有する原料シートを半ピッチずらして積層することにより、図６において示した如くの素材シート１１Ｃ１，１１Ｃ２の積層構造を得ることができる。
ここで、素材シート１１Ｂ１，１１Ｂ２を含む原料シートにおいては、上述したようにその厚みが比較的厚くなるように導電パターン１３ａが形成され、素材シート１１Ｃ１，１１Ｃ２を含む原料シートにおいては、上述したようにその厚みが比較的薄くなるように導電パターン１３ｂが形成される。
なお、原料シートとしては、上述した導電パターン１３ａ，１３ｂを有するものの他にも、上記工程Ｓ３を経ることなく製作されたセラミックグリーンシートのみからなるものも準備される。
次に、原料シートが積層される（工程Ｓ４）。具体的には、上述した複数の原料シートが所定のルールに従って積層されることにより、積層後の原料シート群の内部において、上述した単位ユニットが、それぞれ積層方向において図５において示した積層構造を有するように配置される。
次に、原料シート群が圧着される（工程Ｓ５）。具体的には、たとえば静水圧プレス法等を用いて原料シート群がその積層方向に沿って加圧されることで圧着される。これにより、上述したマザーブロックが製作されることになる。
次に、マザーブロックが分断される（工程Ｓ６）。具体的には、押し切りやダイシングが実施されることによってマザーブロックが行列状に分断され、これにより上述したチップの切り出しが行なわれる。ここで、切り出されたチップは、図５において示した如くの積層構造を有するものとなる。
次に、チップの焼成が行なわれる（工程Ｓ７）。具体的には、切り出されたチップが所定の温度に加熱され、これによりセラミック誘電体材料および導電体材料の焼結処理が行なわれる。ここで、酸化雰囲気下でチップの焼成を行なうこととすれば、上述した第１最外層４ａおよび第２最外層４ｂ中においてより多くの埋め込み部３ａが形成されることになり、層間剥離の発生をより確実に抑制することが可能になる。
次に、チップのバレル研磨が行なわれる（工程Ｓ８）。具体的には、焼成後のチップが、バレルと呼ばれる小箱内にセラミック材料よりも硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、チップの研磨が行なわれる。これにより、チップの外表面（特に角部やコーナー部）に曲面状の丸みがもたされることになり、上述した素体２が形成される。
次に、外部電極が形成される（工程Ｓ９）。具体的には、素体２の第１端面２ｂ１を含む部分の端部および第２端面２ｂ２を含む部分の端部に導電体ペーストが塗布されることで金属膜が形成され、形成された金属膜の焼結処理が実施された後に当該金属膜にＮｉめっき、Ｓｎめっきが順に施されることにより、素体２の外表面上に第１外部電極５ａおよび第２外部電極５ｂが形成される。
上述した一連の工程を経ることにより、図１ないし図３に示した構造を有する積層セラミックコンデンサ１Ａの製造が完了する。
以上において説明したように、本実施の形態における積層セラミックコンデンサ１Ａにあっては、第１最外層４ａおよび第２最外層４ｂにおける導電体密度をこれらの間に位置するいずれの内部電極層４の導電体密度よりも低く構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を実現している。したがって、製品としての信頼性の向上が図られるとともに、製造過程における歩留まりの悪化が防止できることになる。
図７は、本実施の形態に基づいた変形例に係る積層セラミックコンデンサの模式断面図である。次に、この図７を参照して、本実施の形態に基づいた変形例に係る積層セラミックコンデンサ１Ｂについて説明する。
図７に示すように、本変形例に係る積層セラミックコンデンサ１Ｂは、上述した本実施の形態における積層セラミックコンデンサ１Ａに比較した場合に、第１最外層４ａおよび第２最外層４ｂがそれぞれ第１外部電極５ａおよび第２外部電極５ｂに接続されておらず、これら第１最外層４ａおよび第２最外層４ｂがいずれも浮遊導電体層にて構成されている点において相違する。
このように構成した場合にも、上述した本実施の形態における積層セラミックコンデンサ１Ａの場合と同様に、第１最外層４ａおよび第２最外層４ｂにおける導電体密度をこれらの間に位置するいずれの内部電極層４の導電体密度よりも低く構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることが可能になる。なお、上述したように、内部電極層４は、一般に数百層程度積層されるものであるため、第１最外層４ａおよび第２最外層４ｂを浮遊導電体層とした場合に生じる容量の低下も、層間剥離が抑制できる効果に比べて無視できる程度のものである。
（実施の形態２）
図８は、本発明の実施の形態２における積層セラミックコンデンサの模式断面図である。また、図９および図１０は、それぞれ図８中に示す領域ＩＸおよび領域Ｘの拡大図である。まず、これら図８ないし図１０を参照して、本実施の形態における積層セラミックコンデンサ１Ｃの構成について説明する。
図８ないし図１０に示すように、本実施の形態における積層セラミックコンデンサ１Ｃは、上述した実施の形態１における積層セラミックコンデンサ１Ａと比較した場合に、内部電極層４の構成において相違しており、より具体的には、複数の内部電極層４のうちの導電体密度が他の部分に比べて低くされている部分が、上述した実施の形態１における積層セラミックコンデンサ１Ａと相違している。
本実施の形態における積層セラミックコンデンサ１Ｃにおいては、上述した実施の形態１における積層セラミックコンデンサ１Ａと異なり、第１最外層４ａにおける導電体密度および第２最外層４ｂにおける導電体密度が、いずれもこれらの間に位置する他の内部電極層４における導電材料の密度と同等になるように構成されている反面、これら第１最外層４ａおよび第２最外層４ｂを含むすべての内部電極層４における導電体密度が、長さ方向Ｌにおいて変化するように構成されている。
より詳細には、積層部９内の第１端面２ｂ１側に位置する長さ方向第１端部領域９ｂ１における導電体密度および積層部９内の第２端面２ｂ２側に位置する長さ方向第２端部領域９ｂ２における導電体密度が、いずれも積層部９内の残る領域である、積層部９内の長さ方向Ｌに沿った中央に位置する長さ方向中央部領域９ａにおける導電体密度よりも低く構成されている。このように構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることができる。以下、その詳細について説明する。
図９に示すように、長さ方向第１端部領域９ｂ１においては、複数の内部電極層４のうち、第２外部電極５ｂに接続された内部電極層４が厚み方向Ｔにおいて貫通する微細な複数の貫通孔を有しており、当該貫通孔がセラミック誘電体材料からなる埋め込み部３ａによって埋め込まれている。これにより、当該第２外部電極５ｂに接続された内部電極層４のうちの長さ方向第１端部領域９ｂ１に含まれる部分は、厚み方向Ｔに平行な任意の断面において不連続性を有することになり、導電体密度が比較的低いものとなっている。
また、その図示は省略するが、長さ方向第２端部領域９ｂ２においては、複数の内部電極層４のうち、第１外部電極５ａに接続された内部電極層４が厚み方向Ｔにおいて貫通する微細な複数の貫通孔を有しており、当該貫通孔がセラミック誘電体材料からなる埋め込み部３ａによって埋め込まれている。これにより、当該第１外部電極５ａに接続された内部電極層４のうちの長さ方向第２端部領域９ｂ２に含まれる部分は、厚み方向Ｔに平行な任意の断面において不連続性を有することになり、導電体密度が比較的低いものとなっている。
このように、長さ方向第１端部領域９ｂ１および長さ方向第２端部領域９ｂ２に含まれる部分の内部電極層４の一部における導電体密度を比較的低く構成することにより、上述したセラミック誘電体材料からなる埋め込み部３ａが当該部分の内部電極層４を挟み込む部分のセラミック誘電体層３同士を連結する一種の支柱（アンカー）として機能することになるため、当該部分の内部電極層４とこれを挟み込む部分のセラミック誘電体層３との間における固着力が高く維持されることになり、長さ方向内層部７ａと長さ方向第１外層部７ｂ１との境界部および長さ方向内層部７ａと長さ方向第２外層部７ｂ２との境界部を起点とする層間剥離の発生が効果的に抑制できる。
ここで、第２外部電極５ｂに接続された内部電極層４のうちの導電体密度が他の部分に比べて低くされるべき部分を含む領域である上記長さ方向第１端部領域９ｂ１の長さ方向Ｌにおける大きさは、特に限定されるものではないが、当該大きさを当該第２外部電極５ｂに接続された内部電極層４の第１端面２ｂ１側の端部からの距離がおおよそ１０［μｍ］以内の範囲とすることにより、長さ方向内層部７ａと長さ方向第１外層部７ｂ１との境界部を起点とする層間剥離の発生がより確実に抑制できる。
また、第１外部電極５ａに接続された内部電極層４のうちの導電体密度が他の部分に比べて低くされるべき部分を含む領域である上記長さ方向第２端部領域９ｂ２の長さ方向Ｌにおける大きさは、特に限定されるものではないが、当該大きさを当該第１外部電極５ａに接続された内部電極層４の第２端面２ｂ２側の端部からの距離がおおよそ１０［μｍ］以内の範囲とすることにより、長さ方向内層部７ａと長さ方向第２外層部７ｂ２との境界部を起点とする層間剥離の発生がより確実に抑制できる。
一方、図１０に示すように、長さ方向中央部領域９ａにおいては、複数の内部電極層４のすべてが厚み方向Ｔに平行な任意の断面において比較的高い連続性を有しており、導電体密度が比較的高いものとなっている。
このように、長さ方向中央部領域９ａに含まれる部分の内部電極層４における導電体密度を比較的高く構成することにより、これら内部電極層４のうちの隣り合う内部電極層４間における対向面積が増加することになり、容量を大きくすることができる。
したがって、長さ方向第１端部領域９ｂ１における導電体密度および長さ方向第２端部領域９ｂ２における導電体密度をいずれも長さ方向中央部領域９ａにおける導電体密度よりも低く構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることが可能になる。ここで、長さ方向第１端部領域９ｂ１および長さ方向第２端部領域９ｂ２の大きさは、上述したように極めて小さいもので足りるため、当該部分に含まれる一部の内部電極層４における導電体密度を低下させることによって生じる容量の低下は、層間剥離が抑制できる効果に比べて無視できる程度のものである。
ここで、好ましくは、第２外部電極５ｂに接続された内部電極層４のうちの長さ方向第１端部領域９ｂ１に含まれる部分における導電体密度および第１外部電極５ａに接続された内部電極層４のうちの長さ方向第２端部領域９ｂ２に含まれる部分における導電体密度は、長さ方向中央部領域９ａに含まれる部分の内部電極層４における導電体密度よりも５［％］〜１０［％］程度低く構成される。たとえば、長さ方向中央部領域９ａに含まれる部分の内部電極層４における導電体密度が、７０［％］〜９０［％］程度である場合には、第２外部電極５ｂに接続された内部電極層４のうちの長さ方向第１端部領域９ｂ１に含まれる部分における導電体密度および第１外部電極５ａに接続された内部電極層４のうちの長さ方向第２端部領域９ｂ２に含まれる部分における導電体密度は、いずれも６０［％］〜８５［％］程度とすることができる。
なお、第２外部電極５ｂに接続された内部電極層４のうちの長さ方向第１端部領域９ｂ１に含まれる部分における導電体密度、第１外部電極５ａに接続された内部電極層４のうちの長さ方向第２端部領域９ｂ２に含まれる部分における導電体密度、長さ方向中央部領域９ａに含まれる部分の内部電極層４における導電体密度は、上述した実施の形態１において説明した電子顕微鏡を用いた測定方法に準じて測定することができ、より具体的には、研磨の際に露出させる断面を、長さ方向第１端部領域９ｂ１を含む断面、長さ方向中央部領域９ａを含む断面、長さ方向第２端部領域９ｂ２を含む断面にそれぞれ設定するか、あるいはこれら長さ方向第１端部領域９ｂ１、長さ方向中央部領域９ａおよび長さ方向第２端部領域９ｂ２を一括して含む断面に設定することで測定できる。
ここで、長さ方向第１端部領域９ｂ１における導電体密度および長さ方向第２端部領域９ｂ２における導電体密度をいずれも長さ方向中央部領域９ａにおける導電体密度よりも低く構成する具体的な手法の一例について、以下において説明する。図１１は、図８に示す積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。
図１１に示すように、素体２は、構成の異なる複数の素材シート１１Ａ，１１Ｄ１，１１Ｄ２からなる素材シート群１０Ｃを材料として製作され、より詳細には、これら構成の異なる複数の素材シート１１Ａ，１１Ｄ１，１１Ｄ２が所定の順番で積層されて圧着および焼成されることによって製作される。
素材シート１１Ａは、その表面に導電パターンが形成されていないセラミック素地１２のみからなるものである。素材シート１１Ａは、焼成後において厚み方向第１外層部６ｂ１または厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
素材シート１１Ｄ１，１１Ｄ２は、セラミック素地１２の表面に所定の形状の導電パターン１３ａ，１３ｂが形成されたものである。ここで、導電パターン１３ａは、焼成後において主として長さ方向中央部領域９ａおよび第１配線部４ｃ１または第２配線部４ｃ２に含まれることとなる部分の導電パターンであり、長さ方向Ｌに沿って延びるように帯状に形成されている。導電パターン１３ｂは、焼成後において主として長さ方向第１端部領域９ｂ１または長さ方向第２端部領域９ｂ２に含まれることとなる部分の導電パターンであり、長さ方向Ｌに沿って延びるように形成された導電パターン１３ａの一方の端部側に位置している。また、素材シート１１Ｄ１，１１Ｄ２のうちのセラミック素地１２は、焼成後において厚み方向内層部６ａまたは厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
ここで、上述した導電パターン１３ａ，１３ｂは、上述した実施の形態１の場合と同様に、セラミック素地１２に付着させる導電体ペーストの量を調整することでその厚みが異なるように構成したものであり、これにより、焼成時において長さ方向第１端部領域９ｂ１における導電体密度および長さ方向第２端部領域９ｂ２における導電体密度をいずれも長さ方向中央部領域９ａにおける導電体密度よりも低く構成するが可能になる。
以上において説明したように、本実施の形態における積層セラミックコンデンサ１Ｃにあっては、長さ方向第１端部領域９ｂ１における導電体密度および長さ方向第２端部領域９ｂ２における導電体密度をいずれも長さ方向中央部領域９ａにおける導電体密度よりも低く構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を実現している。したがって、製品としての信頼性の向上が図られるとともに、製造過程における歩留まりの悪化が防止できることになる。
（実施の形態３）
図１２は、本発明の実施の形態３における積層セラミックコンデンサの模式断面図である。また、図１３および図１４は、それぞれ図１２中に示す領域ＸＩＩＩおよび領域ＸＩＶの拡大図である。まず、これら図１２ないし図１４を参照して、本実施の形態における積層セラミックコンデンサ１Ｄの構成について説明する。
図１２ないし図１４に示すように、本実施の形態における積層セラミックコンデンサ１Ｄは、上述した実施の形態１における積層セラミックコンデンサ１Ａと比較した場合に、内部電極層４の構成において相違しており、より具体的には、複数の内部電極層４のうちの導電体密度が他の部分に比べて低くされている部分が、上述した実施の形態１における積層セラミックコンデンサ１Ａと相違している。
本実施の形態における積層セラミックコンデンサ１Ｄにおいては、上述した実施の形態１における積層セラミックコンデンサ１Ａと異なり、第１最外層４ａにおける導電体密度および第２最外層４ｂにおける導電体密度が、いずれもこれらの間に位置する他の内部電極層４における導電材料の密度と同等になるように構成されている反面、これら第１最外層４ａおよび第２最外層４ｂを含むすべての内部電極層４における導電体密度が、幅方向Ｗにおいて変化するように構成されている。
より詳細には、積層部９内の第１側面２ｃ１側に位置する幅方向第１端部領域９ｄ１における導電体密度および積層部９内の第２側面２ｃ２側に位置する幅方向第２端部領域９ｄ２における導電体密度が、いずれも積層部９内の残る領域である、積層部９内の幅方向Ｗに沿った中央に位置する幅方向中央部領域９ｃにおける導電体密度よりも低く構成されている。このように構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることができる。以下、その詳細について説明する。
図１３に示すように、幅方向第１端部領域９ｄ１においては、複数の内部電極層４が厚み方向Ｔにおいて貫通する微細な複数の貫通孔を有しており、当該貫通孔がセラミック誘電体材料からなる埋め込み部３ａによって埋め込まれている。これにより、内部電極層４のうちの幅方向第１端部領域９ｄ１に含まれる部分は、厚み方向Ｔに平行な任意の断面において不連続性を有することになり、導電体密度が比較的低いものとなっている。
また、その図示は省略するが、幅方向第２端部領域９ｄ２においては、複数の内部電極層４が厚み方向Ｔにおいて貫通する微細な複数の貫通孔を有しており、当該貫通孔がセラミック誘電体材料からなる埋め込み部３ａによって埋め込まれている。これにより、内部電極層４のうちの幅方向第２端部領域９ｄ２に含まれる部分は、厚み方向Ｔに平行な任意の断面において不連続性を有することになり、導電体密度が比較的低いものとなっている。
このように、幅方向第１端部領域９ｄ１および幅方向第２端部領域９ｄ２に含まれる部分の内部電極層４における導電体密度を比較的低く構成することにより、上述したセラミック誘電体材料からなる埋め込み部３ａが当該部分の内部電極層４を挟み込む部分のセラミック誘電体層３同士を連結する一種の支柱（アンカー）として機能することになるため、当該部分の内部電極層４とこれを挟み込む部分のセラミック誘電体層３との間における固着力が高く維持されることになり、幅方向内層部８ａと幅方向第１外層部８ｂ１との境界部および幅方向内層部８ａと幅方向第２外層部８ｂ２との境界部を起点とする層間剥離の発生が効果的に抑制できる。
ここで、内部電極層４のうちの導電体密度が他の部分に比べて低くされるべき部分を含む領域である上記幅方向第１端部領域９ｄ１の幅方向Ｗにおける大きさは、特に限定されるものではないが、当該大きさを当該内部電極層４の第１側面２ｃ１側の端部からの距離がおおよそ１０［μｍ］以内の範囲とすることにより、幅方向内層部８ａと幅方向第１外層部８ｂ１との境界部を起点とする層間剥離の発生がより確実に抑制できる。
また、内部電極層４のうちの導電体密度が他の部分に比べて低くされるべき部分を含む領域である上記幅方向第２端部領域９ｄ２の幅方向Ｗにおける大きさは、特に限定されるものではないが、当該大きさを当該内部電極層４の第２側面２ｃ２側の端部からの距離がおおよそ１０［μｍ］以内の範囲とすることにより、幅方向内層部８ａと幅方向第２外層部８ｂ２との境界部を起点とする層間剥離の発生がより確実に抑制できる。
一方、図１４に示すように、幅方向中央部領域９ｃにおいては、複数の内部電極層４のすべてが厚み方向Ｔに平行な任意の断面において比較的高い連続性を有しており、導電体密度が比較的高いものとなっている。
このように、幅方向中央部領域９ｃに含まれる部分の内部電極層４における導電体密度を比較的高く構成することにより、これら内部電極層４のうちの隣り合う内部電極層４間における対向面積が増加することになり、容量を大きくすることができる。
したがって、幅方向第１端部領域９ｄ１における導電体密度および幅方向第２端部領域９ｄ２における導電体密度をいずれも幅方向中央部領域９ｃにおける導電体密度よりも低く構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることが可能になる。ここで、幅方向第１端部領域９ｄ１および幅方向第２端部領域９ｄ２の大きさは、上述したように極めて小さいもので足りるため、当該部分に含まれる内部電極層４における導電体密度を低下させることによって生じる容量の低下は、層間剥離が抑制できる効果に比べて無視できる程度のものである。
ここで、好ましくは、内部電極層４のうちの幅方向第１端部領域９ｄ１に含まれる部分における導電体密度および内部電極層４のうちの幅方向第２端部領域９ｄ２に含まれる部分における導電体密度は、幅方向中央部領域９ｃに含まれる部分の内部電極層４における導電体密度よりも５［％］〜１０［％］程度低く構成される。たとえば、幅方向中央部領域９ｃに含まれる部分の内部電極層４における導電体密度が、７０［％］〜９０［％］程度である場合には、内部電極層４のうちの幅方向第１端部領域９ｄ１に含まれる部分における導電体密度および内部電極層４のうちの幅方向第２端部領域９ｄ２に含まれる部分における導電体密度は、いずれも６０［％］〜８５［％］程度とすることができる。
なお、内部電極層４のうちの幅方向第１端部領域９ｄ１に含まれる部分における導電体密度、内部電極層４のうちの幅方向第２端部領域９ｄ２に含まれる部分における導電体密度、幅方向中央部領域９ｃに含まれる部分の内部電極層４における導電体密度は、上述した実施の形態１において説明した電子顕微鏡を用いた測定方法に準じて測定することができ、より具体的には、研磨の際に露出させる断面を、幅方向第１端部領域９ｄ１を含む断面、幅方向中央部領域９ｃを含む断面、幅方向第２端部領域９ｄ２を含む断面にそれぞれ設定するか、あるいはこれら幅方向第１端部領域９ｄ１、幅方向中央部領域９ｃおよび幅方向第２端部領域９ｄ２を一括して含む断面に設定することで測定できる。
ここで、幅方向第１端部領域９ｄ１における導電体密度および幅方向第２端部領域９ｄ２における導電体密度をいずれも幅方向中央部領域９ｃにおける導電体密度よりも低く構成する具体的な手法の一例について、以下において説明する。図１５は、図１２に示す積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。
図１５に示すように、素体２は、構成の異なる複数の素材シート１１Ａ，１１Ｅ１，１１Ｅ２からなる素材シート群１０Ｄを材料として製作され、より詳細には、これら構成の異なる複数の素材シート１１Ａ，１１Ｅ１，１１Ｅ２が所定の順番で積層されて圧着および焼成されることによって製作される。
素材シート１１Ａは、その表面に導電パターンが形成されていないセラミック素地１２のみからなるものである。素材シート１１Ａは、焼成後において厚み方向第１外層部６ｂ１または厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
素材シート１１Ｅ１，１１Ｅ２は、セラミック素地１２の表面に所定の形状の導電パターン１３ａ，１３ｂが形成されたものである。ここで、導電パターン１３ａは、焼成後において主として幅方向中央部領域９ｃに含まれることとなる部分の導電パターンであり、幅方向Ｗにおける中央部において長さ方向Ｌに沿って延びるように帯状に形成されている。導電パターン１３ｂは、焼成後において主として幅方向第１端部領域９ｄ１および幅方向第２端部領域９ｄ２に含まれることとなる部分の導電パターンであり、幅方向Ｗにおける両端部においてそれぞれ長さ方向Ｌに沿って延びるように帯状に形成されている。また、素材シート１１Ｅ１，１１Ｅ２のうちのセラミック素地１２は、焼成後において厚み方向内層部６ａまたは厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
ここで、上述した導電パターン１３ａ，１３ｂは、上述した実施の形態１の場合と同様に、セラミック素地１２に付着させる導電体ペーストの量を調整することでその厚みが異なるように構成したものであり、これにより、焼成時において幅方向第１端部領域９ｄ１における導電体密度および幅方向第２端部領域９ｄ２における導電体密度をいずれも幅方向中央部領域９ｃにおける導電体密度よりも低く構成するが可能になる。
以上において説明したように、本実施の形態における積層セラミックコンデンサ１Ｄにあっては、幅方向第１端部領域９ｄ１における導電体密度および幅方向第２端部領域９ｄ２における導電体密度をいずれも幅方向中央部領域９ｃにおける導電体密度よりも低く構成することにより、層間剥離が発生することを効果的に抑制しつつ積層セラミックコンデンサの大容量化を図ることが実現されている。したがって、製品としての信頼性の向上が図られるとともに、製造過程における歩留まりの悪化を防止することができる。
（実施の形態４）
図１６は、本発明の実施の形態４における積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。以下、この図１６を参照して、本実施の形態における積層セラミックコンデンサ１Ｅの構成について説明する。
図１６に示すように、本実施の形態における積層セラミックコンデンサ１Ｅは、上述した実施の形態２および３において説明した特徴的な構成を相互に組み合わせたものである。
すなわち、本実施の形態における積層セラミックコンデンサ１Ｅは、積層部９内の第１端面２ｂ１側に位置する長さ方向第１端部領域９ｂ１における導電体密度および積層部９内の第２端面２ｂ２側に位置する長さ方向第２端部領域９ｂ２における導電体密度が、いずれも積層部９内の残る領域である、積層部９内の長さ方向Ｌに沿った中央に位置する長さ方向中央部領域９ａにおける導電体密度よりも低く構成されているとともに、積層部９内の第１側面２ｃ１側に位置する幅方向第１端部領域９ｄ１における導電体密度および積層部９内の第２側面２ｃ２側に位置する幅方向第２端部領域９ｄ２における導電体密度が、いずれも積層部９内の残る領域である、積層部９内の幅方向Ｗに沿った中央に位置する幅方向中央部領域９ｃにおける導電体密度よりも低く構成されているものである。
ここで、このような構成の積層セラミックコンデンサ１Ｅは、図１６に示す如くの素材シートの積層構造を採用することにより実現できる。
図１６に示すように、素体２は、構成の異なる複数の素材シート１１Ａ，１１Ｆ１，１１Ｆ２からなる素材シート群１０Ｅを材料として製作され、より詳細には、これら構成の異なる複数の素材シート１１Ａ，１１Ｆ１，１１Ｆ２が所定の順番で積層されて圧着および焼成されることによって製作される。
素材シート１１Ａは、その表面に導電パターンが形成されていないセラミック素地１２のみからなるものである。素材シート１１Ａは、焼成後において厚み方向第１外層部６ｂ１または厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
素材シート１１Ｆ１，１１Ｆ２は、セラミック素地１２の表面に所定の形状の導電パターン１３ａ，１３ｂが形成されたものである。ここで、その厚みが厚く構成された導電パターン１３ａは、上述した導電体密度が比較的高く構成された部分の内部電極層４となるものであり、長さ方向Ｌに沿って延びるように帯状に形成されている。また、その厚みが薄く構成された導電パターン１３ｂは、上述した導電体密度が比較的低く構成された部分の内部電極層４となるものであり、上記導電パターン１３ａの長さ方向Ｌにおける一方の端部と幅方向Ｗにおける両端部とを縁取るように設けられている。また、素材シート１１Ｆ１，１１Ｆ２のうちのセラミック素地１２は、焼成後において厚み方向内層部６ａまたは厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。
このように構成することにより、本実施の形態における積層セラミックコンデンサ１Ｅにあっては、長さ方向Ｌおよび幅方向Ｗにおいて位置する積層部９の表面を起点とした層間剥離の発生を共に効果的に抑制しつつ積層セラミックコンデンサの大容量化を実現している。したがって、製品としてのさらなる信頼性の向上が図られるとともに、製造過程における歩留まりの悪化がより有効に防止できることになる。
（実施の形態５）
図１７は、本発明の実施の形態５における積層セラミックコンデンサに含まれる素体の積層構造を示す分解図である。以下、この図１７を参照して、本実施の形態における積層セラミックコンデンサ１Ｆの構成について説明する。
図１７に示すように、本実施の形態における積層セラミックコンデンサ１Ｆは、上述した実施の形態１および４において説明した特徴的な構成を相互に組み合わせたものである。
すなわち、本実施の形態における積層セラミックコンデンサ１Ｆは、第１最外層４ａおよび第２最外層４ｂにおける導電体密度が、これらの間に位置するいずれの内部電極層４の導電体密度よりも低く構成されているばかりでなく、積層部９内の第１端面２ｂ１側に位置する長さ方向第１端部領域９ｂ１における導電体密度および積層部９内の第２端面２ｂ２側に位置する長さ方向第２端部領域９ｂ２における導電体密度が、いずれも積層部９内の残る領域である、積層部９内の長さ方向Ｌに沿った中央に位置する長さ方向中央部領域９ａにおける導電体密度よりも低く構成されているとともに、積層部９内の第１側面２ｃ１側に位置する幅方向第１端部領域９ｄ１における導電体密度および積層部９内の第２側面２ｃ２側に位置する幅方向第２端部領域９ｄ２における導電体密度が、いずれも積層部９内の残る領域である、積層部９内の幅方向Ｗに沿った中央に位置する幅方向中央部領域９ｃにおける導電体密度よりも低く構成されているものである。
ここで、このような構成の積層セラミックコンデンサ１Ｆは、図１７に示す如くの素材シートの積層構造を採用することにより実現できる。
図１７に示すように、素体２は、構成の異なる複数の素材シート１１Ａ，１１Ｃ１，１１Ｃ２，１１Ｆ１，１１Ｆ２からなる素材シート群１０Ｆを材料として製作され、より詳細には、これら構成の異なる複数の素材シート１１Ａ，１１Ｃ１，１１Ｃ２，１１Ｆ１，１１Ｆ２が所定の順番で積層されて圧着および焼成されることによって製作される。なお、これら複数の素材シート１１Ａ，１１Ｃ１，１１Ｃ２，１１Ｆ１，１１Ｆ２の構成は、既に述べたとおりであるため、ここではその説明を繰り返さない。
このように構成することにより、本実施の形態における積層セラミックコンデンサ１Ｆにあっては、厚み方向Ｔにおいて位置する積層部９の表面における層間剥離の発生が防止できるばかりでなく、長さ方向Ｌおよび幅方向Ｗにいて位置する積層部９の表面を起点とした層間剥離の発生を効果的に抑制しつつ積層セラミックコンデンサの大容量化を実現している。したがって、製品としてのさらなる信頼性の向上が図られるとともに、製造過程における歩留まりの悪化がより有効に防止できることになる。
なお、本実施の形態における積層セラミックコンデンサ１Ｆにあっては、第１最外層４ａおよび第２最外層４ｂにおける導電体密度が、積層部９内の第１端面２ｂ１側に位置する長さ方向第１端部領域９ｂ１における導電体密度、積層部９内の第２端面２ｂ２側に位置する長さ方向第２端部領域９ｂ２における導電体密度、積層部９内の第１側面２ｃ１側に位置する幅方向第１端部領域９ｄ１における導電体密度および積層部９内の第２側面２ｃ２側に位置する幅方向第２端部領域９ｄ２における導電体密度よりも低く構成されていることが好ましい。
これは、積層部９から見て、長さ方向第１外層部７ｂ１、長さ方向第２外層部７ｂ２、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２が位置する側よりも、厚み方向第１外層部６ｂ１および厚み方向第２外層部６ｂ２が位置する側において、焼成時における誘電体層と導電体層との収縮率差に起因する剥離が発生し易いためであり、特に第１最外層４ａおよび第２最外層４ｂにおける導電体密度を低くすることでこれら第１最外層４ａと厚み方向第１外層部６ｂ１との間の固着力および第２最外層４ｂと厚み方向第２外層部６ｂ２との間の固着力が高まることになり、信頼性および歩留りの向上の効果が顕著となるためである。
ここで、第１最外層４ａおよび第２最外層４ｂにおける導電体密度は、長さ方向第１端部領域９ｂ１、長さ方向第２端部領域９ｂ２、幅方向第１端部領域９ｄ１および幅方向第２端部領域９ｄ２における導電体密度よりもさらに１０［％］以内の範囲で低く構成されていることが好ましい。これは、第１最外層４ａおよび第２最外層４ｂにおける導電体密度を上記の範囲を超えて極端に低くした場合に、これら第１最外層４ａおよび第２最外層４ｂが実質的に存在していない状況に限りなく近づいてしまい、これら第１最外層４ａおよび第２最外層４ｂのそれぞれに最も近い位置にある内部電極層４と誘電体層との間において別途剥離が発生してしまうおそれが生じるためである。
次に、本実施の形態における積層セラミックコンデンサ１Ｆを実際に試作し、層間剥離が発生するか否かを検証した検証試験の結果について説明する。
検証試験においては、実施例として、素体の大きさの設計値が長さ１．０［ｍｍ］、幅０．５［ｍｍ］、厚み０．５［ｍｍ］である積層セラミックコンデンサを２０個製造した。当該実施例に係る積層セラミックコンデンサにおいては、内部電極層間の距離（すなわち誘電体層の厚み）の設計値を１．０［μｍ］とし、内部電極層の厚みの設計値を１．０［μｍ］とし、内部電極層の積層数を３５０とし、外部電極の焼結金属層の厚みの設計値を２８［μｍ］とし、外部電極のＮｉめっき層およびＳｎめっき層の厚みの設計値をそれぞれ３［μｍ］とした。
また、実施例に係る積層セラミックコンデンサにおいては、グラビア印刷法を用い、図１７に示す如くのレイアウトにて厚みの厚い導電パターン１３ａと厚みの薄い導電パターン１３ｂとをそれぞれセラミック素地１２に印刷した。これにより、実施例に係る積層セラミックコンデンサにあっては、焼成工程を経ることにより、厚みの薄い導電パターン１３ｂに対応して形成された部分の内部電極層における導電体密度が、厚みの厚い導電パターン１３ａに対応して形成された部分の内部電極層における導電体密度よりも、概ね５［％］〜１０［％］程度低いものとなった。
一方、比較のために、比較例として、すべての導電パターンの厚みが実施例における導電パターン１３ａと同じ厚みとされることで形成された積層セラミックコンデンサを２０個製造した。なお、比較例に係る積層セラミックコンデンサの製造条件は、上述した導電パターンの厚みが一様に厚い点を除き、実施例に係る積層セラミックコンデンサと全く同一とした。これにより、比較例に係る積層セラミックコンデンサにあっては、焼成工程を経ることによって形成された内部電極層が、全域において同等の導電体密度のものとなった。
その結果、実施例に係る積層セラミックコンデンサ（すなわち、積層体の外縁部における導電体密度がその一部において低くなるように設計した積層セラミックコンデンサ）においては、製造した２０個すべてにおいて層間剥離の発生は確認されず、比較例に係る積層セラミックコンデンサ（すなわち、積層体の全域において導電体密度が一様となるように設計した積層セラミックコンデンサ）においては、製造した２０個のうちの１個において層間剥離が発生した。
なお、これら実施例に係る積層セラミックコンデンサのすべておよび比較例に係る積層セラミックコンデンサのすべてについて、上述した実施の形態１ないし３において説明した手順に準じた手順に従って各部の導電体密度を測定した結果、これら各部における導電体密度が当初の設計通りのものとなっていることも確認された。
以上の結果より、本発明に基づいた積層セラミックコンデンサとすることにより、層間剥離が効果的に抑制できることが実験的にも確認された。
以上において説明した本発明の実施の形態においては、上述した実施の形態２および３において説明した特徴的な構成を相互に組み合わせた場合と、上述した実施の形態１ないし３において説明した特徴的な構成を相互に組み合わせた場合とを、それぞれ実施の形態４および５として例示したが、上述した実施の形態１に基づいた変形例において説明した特徴的な構成を含め、当然に上述した特徴的な構成の他の残る組み合わせを採用することとしてもよい。
今回開示した上記実施の形態およびその変形例はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
１Ａ〜１Ｆ 積層セラミックコンデンサ、２ 素体、２ａ１ 第１主面、２ａ２ 第２主面、２ｂ１ 第１端面、２ｂ２ 第２端面、２ｃ１ 第１側面、２ｃ２ 第２側面、３ セラミック誘電体層、３ａ 埋め込み部、４ 内部電極層、４ａ 第１最外層、４ｂ 第２最外層、４ｃ１ 第１配線部、４ｃ２ 第２配線部、５ａ 第１外部電極、５ｂ 第２外部電極、６ａ 厚み方向内層部、６ｂ１ 厚み方向第１外層部、６ｂ２ 厚み方向第２外層部、７ａ 長さ方向内層部、７ｂ１ 長さ方向第１外層部、７ｂ２ 長さ方向第２外層部、８ａ 幅方向内層部、８ｂ１ 幅方向第１外層部、８ｂ２ 幅方向第２外層部、９ 積層部、９ａ 長さ方向中央部領域、９ｂ１ 長さ方向第１端部領域、９ｂ２ 長さ方向第２端部領域、９ｃ 幅方向中央部領域、９ｄ１ 幅方向第１端部領域、９ｄ２ 幅方向第２端部領域、１０Ａ，１０Ｃ〜１０Ｆ 素材シート群、１１Ａ，１１Ｂ１，１１Ｂ２，１１Ｃ１，１１Ｃ２，１１Ｄ１，１１Ｄ２，１１Ｅ１，１１Ｅ２，１１Ｆ１，１１Ｆ２ 素材シート、１２ セラミック素地、１３ａ，１３ｂ 導電パターン。

Claims (8)

  1. 厚み方向に沿って交互に積層された複数の導電体層および複数のセラミック誘電体層にて構成された積層部を内部に含む素体と、前記素体の外部に設けられた外部電極とを備えた積層セラミックコンデンサであって、
    前記素体の外表面は、前記厚み方向において相対して位置する第１主面および第２主面と、前記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面と、前記厚み方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面とによって構成され、
    前記厚み方向において、前記素体は、セラミック誘電体層にて構成されかつ前記第１主面を規定する厚み方向第１外層部と、セラミック誘電体層にて構成されかつ前記第２主面を規定する厚み方向第２外層部と、前記積層部を含みかつ前記厚み方向第１外層部および前記厚み方向第２外層部の間に位置する厚み方向内層部とに区分され、
    前記厚み方向内層部に含まれる前記複数の導電体層のうち、前記第１主面に最も近い位置に配置された第１導電体層は、前記厚み方向第１外層部を構成するセラミック誘電体層に隣接して設けられ、
    前記厚み方向内層部に含まれる前記複数の導電体層のうち、前記第２主面に最も近い位置に配置された第２導電体層は、前記厚み方向第２外層部を構成するセラミック誘電体層に隣接して設けられ、
    前記第１導電体層における導電体密度および前記第２導電体層における導電体密度が、前記第１導電体層および前記第２導電体層の間に位置する他の導電体層における導電体密度のいずれよりも低く構成されている、積層セラミックコンデンサ。
  2. 前記第１導電体層および前記第２導電体層は、前記厚み方向において貫通する微細な複数の貫通孔を有し、
    前記複数の貫通孔が、セラミック誘電体材料によって埋め込まれている、請求項１に記載の積層セラミックコンデンサ。
  3. 前記外部電極は、前記第１端面を覆うように設けられた第１外部電極と、前記第２端面を覆うように設けられた第２外部電極とを含み、
    前記複数の導電体層のうちの一部が、前記積層部から前記第１端面側に向けて延設された第１配線部を介して前記第１外部電極に接続され、
    前記複数の導電体層のうちの他の一部が、前記積層部から前記第２端面側に向けて延設された第２配線部を介して前記第２外部電極に接続されている、請求項１または２に記載の積層セラミックコンデンサ。
  4. 前記長さ方向において、前記素体は、前記第１配線部に該当する部分の前記導電体層およびセラミック誘電体層にて構成されかつ前記第１端面を規定する長さ方向第１外層部と、前記第２配線部に該当する部分の前記導電体層およびセラミック誘電体層にて構成されかつ前記第２端面を規定する長さ方向第２外層部と、前記積層部を含みかつ前記長さ方向第１外層部および前記長さ方向第２外層部の間に位置する長さ方向内層部とに区分され、
    前記積層部内の前記第１端面側に位置する長さ方向第１端部領域における導電体密度および前記積層部内の前記第２端面側に位置する長さ方向第２端部領域における導電体密度が、いずれも前記積層部内の前記長さ方向に沿った中央に位置する長さ方向中央部領域における導電体密度よりも低く構成されている、請求項３に記載の積層セラミックコンデンサ。
  5. 前記複数の導電体層のうちの前記第２外部電極に接続された導電体層の前記長さ方向第１端部領域に含まれる部分、および、前記複数の導電体層のうちの前記第１外部電極に接続された導電体層の前記長さ方向第２端部領域に含まれる部分は、いずれも前記厚み方向において貫通する微細な複数の貫通孔を有し、
    前記複数の貫通孔が、セラミック誘電体材料によって埋め込まれている、請求項４に記載の積層セラミックコンデンサ。
  6. 前記幅方向において、前記素体は、セラミック誘電体層にて構成されかつ前記第１側面を規定する幅方向第１外層部と、セラミック誘電体層にて構成されかつ前記第２側面を規定する幅方向第２外層部と、前記積層部を含みかつ前記幅方向第１外層部および前記幅方向第２外層部の間に位置する幅方向内層部とに区分され、
    前記積層部内の前記第１側面側に位置する幅方向第１端部領域における導電体密度および前記積層部内の前記第２側面側に位置する幅方向第２端部領域における導電体密度が、いずれも前記積層部内の前記幅方向に沿った中央に位置する幅方向中央部領域における導電体密度よりも低く構成されている、請求項３から５のいずれかに記載の積層セラミックコンデンサ。
  7. 前記複数の導電体層のうちの前記幅方向第１端部領域および前記幅方向第２端部領域に含まれる部分は、いずれも前記厚み方向において貫通する微細な複数の貫通孔を有し、
    前記複数の貫通孔が、セラミック誘電体材料によって埋め込まれている、請求項６に記載の積層セラミックコンデンサ。
  8. 前記第１導電体層および前記第２導電体層が、前記外部電極に非接続の浮遊導電体層である、請求項１から７のいずれかに記載の積層セラミックコンデンサ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112614697A (zh) * 2019-10-04 2021-04-06 株式会社村田制作所 层叠陶瓷电容器
US11302482B2 (en) 2019-04-26 2022-04-12 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015111651A (ja) * 2013-10-29 2015-06-18 株式会社村田製作所 積層セラミックコンデンサ
JP2016152379A (ja) * 2015-02-19 2016-08-22 株式会社村田製作所 積層コンデンサおよびその製造方法
CN106356191B (zh) * 2015-07-17 2019-05-31 株式会社村田制作所 层叠陶瓷电容器、浆料及钙钛矿型构造
JP2017069417A (ja) * 2015-09-30 2017-04-06 株式会社村田製作所 積層コンデンサ
JP6747057B2 (ja) * 2016-05-24 2020-08-26 Tdk株式会社 積層セラミックコンデンサ
JP7019946B2 (ja) * 2016-12-05 2022-02-16 株式会社村田製作所 積層コンデンサ内蔵基板
JP7131897B2 (ja) 2017-09-27 2022-09-06 太陽誘電株式会社 セラミック電子部品およびその製造方法
DE102018115085B4 (de) * 2018-06-22 2021-03-25 Tdk Electronics Ag Keramisches Vielschichtbauelement und Verfahren zur Herstellung eines keramischen Vielschichtbauelements
JP7510741B2 (ja) * 2018-08-23 2024-07-04 太陽誘電株式会社 積層セラミック電子部品の製造方法
KR102584973B1 (ko) * 2018-09-28 2023-10-05 삼성전기주식회사 복합 전자부품
KR102121580B1 (ko) * 2018-10-02 2020-06-10 삼성전기주식회사 적층 세라믹 커패시터
JP2020149996A (ja) * 2019-03-11 2020-09-17 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
JP2020167283A (ja) * 2019-03-29 2020-10-08 株式会社村田製作所 積層セラミックコンデンサ
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
KR20190116144A (ko) 2019-07-29 2019-10-14 삼성전기주식회사 적층형 전자 부품
JP7283357B2 (ja) * 2019-11-13 2023-05-30 株式会社村田製作所 積層セラミックコンデンサ
US11990284B2 (en) 2021-05-25 2024-05-21 Samsung Electro-Mechanics Co., Ltd. Multilayered electronic component
KR20230100937A (ko) 2021-12-29 2023-07-06 삼성전기주식회사 적층형 전자 부품

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08298227A (ja) * 1995-04-25 1996-11-12 Taiyo Yuden Co Ltd 積層コンデンサ
JPH1126295A (ja) * 1997-06-30 1999-01-29 Taiyo Yuden Co Ltd 積層チップ部品
JP3918851B2 (ja) * 2005-06-03 2007-05-23 株式会社村田製作所 積層型電子部品および積層型電子部品の製造方法
JP4270395B2 (ja) 2005-03-28 2009-05-27 Ｔｄｋ株式会社 積層セラミック電子部品
JP3901196B2 (ja) 2005-05-26 2007-04-04 株式会社村田製作所 積層セラミック電子部品
JP4779615B2 (ja) * 2005-12-08 2011-09-28 Ｔｄｋ株式会社 積層型電子部品およびその製造方法
JP4761062B2 (ja) * 2006-06-16 2011-08-31 Ｔｄｋ株式会社 積層セラミックコンデンサ
JP5297011B2 (ja) * 2007-07-26 2013-09-25 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP5293379B2 (ja) * 2009-04-24 2013-09-18 株式会社村田製作所 積層セラミック電子部品
KR101070068B1 (ko) 2009-12-24 2011-10-04 삼성전기주식회사 적층 세라믹 커패시터
KR101141417B1 (ko) * 2010-11-22 2012-05-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP2013012418A (ja) 2011-06-30 2013-01-17 Tdk Corp 酸化物導電体を用いた酸化物導電体ペースト及びそれを用いた積層電子部品
JP6079040B2 (ja) * 2012-08-10 2017-02-15 Tdk株式会社 積層コンデンサ
KR20140030872A (ko) * 2012-09-04 2014-03-12 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP2015111651A (ja) * 2013-10-29 2015-06-18 株式会社村田製作所 積層セラミックコンデンサ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302482B2 (en) 2019-04-26 2022-04-12 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
CN112614697A (zh) * 2019-10-04 2021-04-06 株式会社村田制作所 层叠陶瓷电容器
JP2021061302A (ja) * 2019-10-04 2021-04-15 株式会社村田製作所 積層セラミックコンデンサ
US11404214B2 (en) 2019-10-04 2022-08-02 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
JP7196810B2 (ja) 2019-10-04 2022-12-27 株式会社村田製作所 積層セラミックコンデンサ

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