JP2015026844A - 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体 - Google Patents

Abstract

【課題】クラックの発生が抑制できる積層セラミックコンデンサを提供する。【解決手段】積層セラミックコンデンサ１Ａは、セラミック誘電体層３と導電体層４とが交互に積層された積層部１０を含む素体２を備える。素体２は、厚み方向Ｔにおいて、セラミック誘電体層３からなる厚み方向第１外層部６ｂ１および厚み方向第２外層部６ｂ２と、積層部１０を含む厚み方向内層部６ａとに区分される。厚み方向第２外層部６ｂ２の厚み寸法ｔ２は、厚み方向第１外層部６ｂ１の厚み寸法ｔ１よりも大きく、厚み方向第２外層部６ｂ２に最も近い位置にある導電体層４ｂの幅寸法は、積層部１０の厚み方向Ｗにおける中央部に最も近い位置にある導電体層４ｃの幅寸法よりも小さい。【選択図】図３

Description

本発明は、コンデンサ素子の一種である積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体に関する。

一般に、コンデンサ素子は、内部電極層と誘電体層とが交互に積層された素体と、当該素体の外表面に設けられた外部電極とを備えており、積層セラミックコンデンサは、このうちの誘電体層がセラミック誘電体材料によって構成されたものである。

通常、積層セラミックコンデンサは、内部電極層としての複数の導電体層と複数のセラミック誘電体層とが交互に密に積層されてなる直方体形状の積層部を内部に有しており、セラミック誘電体層からなる外層部と、比較的少数の導電体層がセラミック誘電体層の内部に含まれてなる外層部とが、当該積層部を覆うように設けられることにより、上述した素体が構成されている。

積層セラミックコンデンサにおいては、上述したセラミック誘電体層にクラックが発生する不良モードが存在している。当該クラックの発生は、製品としての信頼性が低下する原因になったり、製造過程における歩留まりの悪化を招来したりする。

クラックの発生の抑制が図られた積層セラミックコンデンサが開示された文献としては、たとえば特開２０１２−２４８５８１号公報（特許文献１）がある。当該特許文献１に開示された積層セラミックコンデンサにおいては、上述した積層部を積層方向において挟み込むセラミック誘電体層からなる一対の外層部のうち、配線基板に実装される側の主面を規定する方の外層部が他方の外層部よりも厚く形成されている。

特開２０１２−２４８５８１号公報

上記特許文献１に開示された積層セラミックコンデンサは、積層セラミックコンデンサが実装された配線基板が外力を受けて撓んだ場合に当該積層セラミックコンデンサに対して付与される外部応力に起因したクラックの発生を抑制するものである。

しかしながら、本発明者らが鋭意研究を行なった結果、当該構成を採用しつつ上述した他方の外層部の厚みを増したり上述した積層部の厚みを増したりした場合に、積層セラミックコンデンサの素体の焼成時において、積層部と外層部との境界部分において顕著にクラックが発生してしまう事実があることを発見した。この種のクラックは、上述した外部応力に起因したクラックとは異なり、積層セラミックコンデンサの素体の焼成時においてセラミック誘電体層と導電体層との熱収縮率の差によって生じる内部応力が原因となって発生するものと推察される。

したがって、本発明は、上述した知見に基づいてなされたものであり、セラミック誘電体層と導電体層との熱収縮率の差によって生じる内部応力に起因するクラックの発生が抑制できる積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体を提供することを目的とする。

本発明に基づく積層セラミックコンデンサは、厚み方向に沿って交互に積層された複数の導電体層および複数のセラミック誘電体層にて構成された積層部を内部に含む素体と、上記素体の外部に設けられた外部電極とを備えている。上記素体の外表面は、上記厚み方向において相対して位置する第１主面および第２主面と、上記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面と、上記厚み方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面とによって構成されている。上記外部電極は、上記第１端面を覆うように設けられた第１外部電極と、上記第２端面を覆うように設けられた第２外部電極とを含んでいる。上記複数の導電体層のうちの一部は、上記積層部から上記第１端面側に向けて延設された第１引出し部を介して上記第１外部電極に接続されており、上記複数の導電体層のうちの他の一部は、上記積層部から上記第２端面側に向けて延設された第２引出し部を介して上記第２外部電極に接続されている。上記厚み方向において、上記素体は、セラミック誘電体層にて構成されかつ上記第１主面を規定する厚み方向第１外層部と、セラミック誘電体層にて構成されかつ上記第２主面を規定する厚み方向第２外層部と、上記積層部を含みかつ上記厚み方向第１外層部および上記厚み方向第２外層部の間に位置する厚み方向内層部とに区分される。上記幅方向において、上記素体は、セラミック誘電体層にて構成されかつ上記第１側面を規定する幅方向第１外層部と、セラミック誘電体層にて構成されかつ上記第２側面を規定する幅方向第２外層部と、上記積層部を含みかつ上記幅方向第１外層部および上記幅方向第２外層部の間に位置する幅方向内層部とに区分される。上記厚み方向内層部に含まれる複数の導電体層のうち、上記第１主面に最も近い位置に配置された第１導電体層は、上記厚み方向第１外層部を構成するセラミック誘電体層に隣接して設けられており、上記厚み方向内層部に含まれる複数の導電体層のうち、上記第２主面に最も近い位置に配置された第２導電体層は、上記厚み方向第２外層部を構成するセラミック誘電体層に隣接して設けられている。上記厚み方向第２外層部の上記厚み方向における寸法は、上記厚み方向第１外層部の上記厚み方向における寸法よりも大きい。上記第２導電体層の上記幅方向における寸法は、上記積層部の上記厚み方向における中央部に最も近い位置に配置された第３導電体層の上記幅方向における寸法よりも小さい。

上記本発明に基づく積層セラミックコンデンサにあっては、上記第２導電体層の上記幅方向における寸法が、上記第３導電体層の上記幅方向における寸法の０．５倍以上０．９５倍以下であることが好ましい。

上記本発明に基づく積層セラミックコンデンサにあっては、上記積層部を通る上記厚み方向および上記幅方向のいずれにも平行な任意の断面において、上記第２導電体層を通る第１仮想線と、上記複数の導電体層のうちの上記幅方向における寸法が最大である第４導電体層を通る第２仮想線と、上記第４導電体層の上記幅方向における一方の端部を通る上記厚み方向に平行な第３仮想線と、上記第４導電体層の上記幅方向における他方の端部を通る上記厚み方向に平行な第４仮想線とによって囲まれる領域の面積をＳ１とし、上記積層部のうちの上記第４導電体層よりも上記厚み方向第２外層部側の部分の面積をＳ２とした場合に、Ｓ２／Ｓ１で定義される値が、０．７５以上０．９５以下であることが好ましい。

上記本発明に基づく積層セラミックコンデンサにあっては、上記厚み方向内層部、上記厚み方向第１外層部および上記厚み方向第２外層部に含まれるセラミック誘電体層の各々が、主成分としてチタン酸バリウムおよび副成分としてＳｉを含んでいることが好ましい。その場合には、上記厚み方向第２外層部が、上記厚み方向内層部に隣接して位置する内側層と、上記内側層に隣接して位置し、上記第２主面を規定する外側層とを含んでいてもよく、さらにその場合に、上記外側層に含まれるセラミック誘電体層の含有成分におけるＴｉに対するＳｉの組成比が、上記内側層に含まれるセラミック誘電体層の含有成分におけるＴｉに対するＳｉの組成比よりも高いことが好ましい。

上記本発明に基づく積層セラミックコンデンサにあっては、上記外側層が、上記内側層との境界部において、上記外側層の上記厚み方向における中央部に比較してＳｉの含有率が高いことが好ましい。

上記本発明に基づく積層セラミックコンデンサにあっては、上記外側層の上記厚み方向における寸法が、上記内側層の上記厚み方向における寸法よりも大きいことが好ましい。

上記本発明に基づく積層セラミックコンデンサにあっては、上記積層部の上記厚み方向における寸法が、上記積層部の上記幅方向における寸法よりも大きくてもよく、また、上記素体の上記厚み方向における寸法が、上記素体の上記幅方向における寸法よりも大きくてもよい。

本発明に基づく積層セラミックコンデンサ連は、上記本発明に基づく積層セラミックコンデンサを複数備えているとともに、複数の凹部が間隔を隔てて設けられた長尺状のキャリアテープ、および、上記複数の凹部を塞ぐように上記キャリアテープに貼付けられたカバーテープを含む包装体をさらに備えており、上記複数の積層セラミックコンデンサが、上記複数の積層セラミックコンデンサの各々の上記第２主面が上記複数の凹部の各々の底部側を向いた状態となるように、上記複数の凹部内にそれぞれ収納されてなるものである。

本発明に基づく積層セラミックコンデンサの実装体は、上記本発明に基づく積層セラミックコンデンサと、当該積層セラミックコンデンサが実装された被実装体とを備えており、上記積層セラミックコンデンサが、上記積層セラミックコンデンサの上記第２主面が上記被実装体側を向いた状態となるように、上記被実装体に実装されてなるものである。

本発明によれば、セラミック誘電体層と導電体層との熱収縮率の差によって生じる内部応力に起因するクラックの発生が抑制できる積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体とすることができる。

本発明の実施の形態１における積層セラミックコンデンサの概略斜視図である。 図１中に示すＩＩ−ＩＩ線に沿った模式断面図である。 図１中に示すＩＩＩ−ＩＩＩ線に沿った模式断面図である。 図２中に示すＩＶ−ＩＶ線に沿った模式断面図である。 図２中に示すＶ−Ｖ線に沿った模式断面図である。 本発明の実施の形態１における積層セラミックコンデンサの素体の所定断面における特定の内部電極層の寸法の関係を説明するための図である。 本発明の実施の形態１における積層セラミックコンデンサの素体の所定断面における特定の領域の面積の関係を説明するための図である。 図１に示す積層セラミックコンデンサの製造フローを示す図である。 図１に示す積層セラミックコンデンサに含まれる素体を構成する素材シート群の積層構造を示す分解斜視図である。 図８に示す原料シート群の圧着工程を説明するための模式断面図である。 図８に示す原料シート群の圧着工程を説明するための模式断面図である。 本発明の実施の形態１における積層セラミックコンデンサの実装体の模式断面図である。 本発明の実施の形態１における積層セラミックコンデンサ連の平面図である。 図１３に示すＸＩＶ−ＸＩＶ線に沿った模式断面図である。 本発明の実施の形態２における積層セラミックコンデンサの概略斜視図である。 図１５中に示すＸＶＩ−ＸＶＩ線に沿った模式断面図である。 図１５中に示すＸＶＩＩ−ＸＶＩＩ線に沿った模式断面図である。 本発明の実施の形態２に基づいた変形例に係る積層セラミックコンデンサの模式断面図である。 本発明の実施の形態２に基づいた変形例に係る積層セラミックコンデンサの模式断面図である。 第１検証試験における検証例１〜２１に係る積層セラミックコンデンサの設計条件および評価結果を示す表である。 第２検証試験における検証例２２〜２５に係る積層セラミックコンデンサの設計条件および評価結果を示す表である。 第２検証試験において、積層セラミックコンデンサを実装した配線基板を撓ませた方法を示す模式図である。 積層セラミックコンデンサの断面を走査型電子顕微鏡で観察した拡大像の一例を示す図である。

以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。

（実施の形態１）
図１は、本発明の実施の形態１における積層セラミックコンデンサの概略斜視図である。また、図２および図３は、それぞれ図１中に示すＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿った模式断面図であり、図４および図５は、図２中に示すＩＶ−ＩＶ線およびＶ−Ｖ線に沿った模式断面図である。まず、これら図１ないし図５を参照して、本実施の形態における積層セラミックコンデンサ１Ａの構成について説明する。

図１ないし図５に示すように、積層セラミックコンデンサ１Ａは、全体として略直方体形状を有する電子部品であり、素体２と、一対の外部電極である第１外部電極５ａおよび第２外部電極５ｂとを備えている。

図２ないし図５に示すように、素体２は、直方体形状を有しており、所定の方向に沿って交互に積層されたセラミック誘電体層３と導電体層としての内部電極層４とによって構成されている。なお、ここで言う直方体形状には、素体２のコーナー部および稜部に丸みが付けられたものや、素体２の表面に全体的に見て無視できる程度の段差や凹凸が設けられたもの等が含まれる。

セラミック誘電体層３は、ＡＢＯ_３（「Ａ」はＢａを含み、「Ｂ」はＴｉを含む）で表わされるペロブスカイト型化合物を主成分としている。上記ＡＢＯ_３で表わされるペロブスカイト型化合物としては、代表的にはチタン酸バリウム（ＢａＴｉＯ_３）が挙げられる。

また、セラミック誘電体層３は、副成分としてＳｉを含んでいる。Ｓｉは、主成分である上記ＡＢＯ_３で表わされるペロブスカイト型化合物にガラスまたはＳｉＯ_２等のＳｉ化合物が添加されることにより、セラミック誘電体層３に含まれている。その他にも、Ｍｎ化合物、Ｍｇ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等が、主成分である上記ＡＢＯ_３で表わされるペロブスカイト型化合物に添加されていてもよい。

なお、本実施の形態においては、セラミック誘電体層３は、必ずしも上述したＡＢＯ_３（「Ａ」はＢａを含み、「Ｂ」はＴｉを含む）で表わされるペロブスカイト型化合物を主成分とするセラミック誘電体材料にて構成されている必要はなく、他の高誘電率のセラミック誘電体材料（たとえば、チタン酸カルシウム、チタン酸ストロンチウム、ジルコン酸カルシウム等を主成分とするもの）を用いて構成されていてもよい。

一方、内部電極層４を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、または、これらの金属の少なくとも１種を含む合金（たとえばＡｇとＰｄとの合金等）を用いることができる。内部電極層４の厚みは、焼成後において０．３［μｍ］以上２［μｍ］以下であることが好ましい。

素体２は、セラミック誘電体層３となるセラミックグリーンシートの表面に内部電極層４となる導電パターンが印刷された原料シートを複数準備し、これら複数の原料シートを積層して圧着することでマザーブロックを製作し、当該マザーブロックを分断することによって複数のチップに個片化された後にこれらが焼成されることによって製作される。なお、その詳細については後述することとする。

図１ないし図５に示すように、第１外部電極５ａおよび第２外部電極５ｂは、素体２の所定方向の両端部に位置する外表面を覆うように互いに離間して設けられている。第１外部電極５ａおよび第２外部電極５ｂは、それぞれ導電膜にて構成されている。

第１外部電極５ａおよび第２外部電極５ｂは、素体２の上記両端部を覆うように設けられた下地層と、この下地層を覆うように設けられためっき層とを含んでいる。下地層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、または、これらの金属の少なくとも１種を含む合金（たとえばＡｇとＰｄとの合金等）を用いることができる。下地層の厚みは、１０［μｍ］以上５０［μｍ］以下であることが好ましい。

下地層は、焼成後の素体２の上記両端部に塗布した導電性ペーストを焼き付けることで形成されてもよいし、焼成前の素体２の上記両端部に塗布した導電性ペーストを内部電極層４と同時に焼成することで形成されてもよい。それ以外にも、下地層は、素体２の上記両端部にめっきを施すことで形成されてもよいし、素体２の上記両端部に塗布した熱硬化性樹脂を含む導電性樹脂を硬化させることで形成されてもよい。

なお、下地層を導電性樹脂から形成した場合には、積層セラミックコンデンサ１Ａが実装された被実装体（たとえば後述する配線基板１０１）が外力を受けて撓んだ際に生ずる外部応力による素体２への負荷を低減することができ、これにより素体２にクラックが発生することを抑制することができる。

めっき層を構成する材料としては、Ｎｉ、Ｓｎ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、または、これらの金属の少なくとも１種を含む合金（たとえばＡｇとＰｄとの合金等）を用いることができる。

めっき層は、複数の層から構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。ここで、Ｎｉめっき層は、半田バリア層として機能することになり、Ｓｎめっき層は、半田の濡れ性を良好にする。１層当たりのめっき層の厚みは、１．０［μｍ］以上１０［μｍ］以下であることが好ましい。

図２、図４および図５に示すように、積層方向に沿ってセラミック誘電体層３を挟んで隣り合う一対の内部電極層４のうちの一方は、積層セラミックコンデンサ１Ａの内部において第１外部電極５ａに第１引出し部４ｃ１を介して接続されており、積層方向に沿ってセラミック誘電体層３を挟んで隣り合う一対の内部電極層４のうちの他方は、積層セラミックコンデンサ１Ａの内部において第２外部電極５ｂに第２引出し部４ｃ２を介して接続されている。ここで、図４および図５に示すように、複数の内部電極層４は、いずれも平面視した状態において矩形状の形状を有している。

これにより、本実施の形態における積層セラミックコンデンサ１Ａにあっては、第１外部電極５ａと第２外部電極５ｂとの間が、複数のコンデンサ要素が電気的に並列に接続された構造となっている。なお、第１引出し部４ｃ１は、内部電極層４のうちの、後述する有効領域（すなわち、複数の内部電極層４が積層方向に重なった領域）と第１外部電極５ａとの間に位置する部分であり、第２引出し部４ｃ２は、内部電極層４のうちの、後述する有効領域と第２外部電極５ｂとの間に位置する部分である。

本実施の形態においては、素体２の内部に含まれるすべての導電体層が第１外部電極５ａおよび第２外部電極５ｂのいずれかに接続されている場合を例示しているが、これに限らず、複数の導電体層のうちの少なくとも一部が第１外部電極５ａに接続されているとともに、複数の導電体層のうちの残る少なくとも一部が第２外部電極５ｂに接続されていればよい。すなわち、複数の導電体層の中に、第１外部電極５ａおよび第２外部電極５ｂのいずれにも接続されていないものが含まれていてもよい。

図２および図３に示すように、本実施の形態における積層セラミックコンデンサ１Ａにあっては、上述した複数の内部電極層４のうち、第１引出し部４ｃ１および第２引出し部４ｃ２を除く部分が当該積層セラミックコンデンサ１Ａの静電容量を決定する部分（いわゆる有効領域）となっており、当該静電容量を決定する部分の複数の内部電極層４とこれらの間に位置するセラミック誘電体層３とによって構成される部分が、セラミック誘電体層３と内部電極層４とが厚み方向に沿って密に積層された積層部１０を形成している。

ここで、図１ないし図５を参照して、積層セラミックコンデンサ１Ａの向きを表わす用語として、セラミック誘電体層３と内部電極層４との積層方向を厚み方向Ｔとして定義し、第１外部電極５ａおよび第２外部電極５ｂが並ぶ方向であって厚み方向Ｔに直交する方向を長さ方向Ｌとして定義し、これら厚み方向Ｔおよび長さ方向Ｌのいずれにも直交する方向を幅方向Ｗとして定義し、以下の説明においては、これら用語を使用する。

また、図２ないし図５を参照して、直方体形状の素体２の６つの外表面のうち、厚み方向Ｔにおいて相対して位置する一対の外表面をそれぞれ第１主面２ａ１および第２主面２ａ２と定義し、長さ方向Ｌにおいて相対して位置する一対の外表面をそれぞれ第１端面２ｂ１および第２端面２ｂ２と定義し、幅方向Ｗにおいて相対して位置する一対の外表面をそれぞれ第１側面２ｃ１および第２側面２ｃ２として定義し、以下の説明においては、これら用語を使用する。

ここで、図１ないし図５に示すように、第１外部電極５ａおよび第２外部電極５ｂは、素体２の長さ方向Ｌの両端部に位置する外表面を覆うように形成されている。より詳細には、第１外部電極５ａは、素体２の第１端面２ｂ１を覆うとともに、素体２の第１端面２ｂ１寄りの部分に位置する部分の第１主面２ａ１、第２主面２ａ２、第１側面２ｃ１、第２側面２ｃ２を覆うように設けられており、第２外部電極５ｂは、素体２の第２端面２ｂ２を覆うとともに、素体２の第２端面２ｂ２寄りの部分に位置する部分の第１主面２ａ１、第２主面２ａ２、第１側面２ｃ１、第２側面２ｃ２を覆うように設けられている。

図２および図３に示すように、素体２は、厚み方向Ｔにおいて、厚み方向内層部６ａと、厚み方向第１外層部６ｂ１と、厚み方向第２外層部６ｂ２とに区分される。

厚み方向内層部６ａは、上述した積層部１０を含んでおり、セラミック誘電体層３と内部電極層４とによって構成されている。このうち、厚み方向内層部６ａを構成する内部電極層４は、積層部１０に含まれる部分の内部電極層４と、積層部１０に含まれる内部電極層４のうちの一部から第１端面２ｂ１側に向けて延設されることで第１外部電極５ａに接続された上記第１引出し部４ｃ１を構成する部分の内部電極層４と、積層部１０に含まれる内部電極層４のうちの他の一部から第２端面２ｂ２側に向けて延設されることで第２外部電極５ｂに接続された上記第２引出し部４ｃ２を構成する部分の内部電極層４とを含んでいる。

厚み方向第１外層部６ｂ１は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。厚み方向第１外層部６ｂ１は、第１主面２ａ１が位置する側の厚み方向内層部６ａの表面を覆っており、これにより厚み方向第１外層部６ｂ１は、素体２の第１主面２ａ１を規定している。

厚み方向第２外層部６ｂ２は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。厚み方向第２外層部６ｂ２は、第２主面２ａ２が位置する側の厚み方向内層部６ａの表面を覆っており、これにより厚み方向第２外層部６ｂ２は、素体２の第２主面２ａ２を規定している。

以上により、厚み方向内層部６ａは、厚み方向Ｔにおいて、厚み方向第１外層部６ｂ１と厚み方向第２外層部６ｂ２とによって挟み込まれた状態とされている。なお、厚み方向内層部６ａに含まれる内部電極層４のうち、第１主面２ａ１に最も近い位置に配置された第１導電体層としての第１最外層４ａは、上述した厚み方向第１外層部６ｂ１を構成するセラミック誘電体層３に隣接して設けられ、厚み方向内層部６ａに含まれる内部電極層４のうち、第２主面２ａ２に最も近い位置に配置された第２導電体層としての第２最外層４ｂは、上述した厚み方向第２外層部６ｂ２を構成するセラミック誘電体層３に隣接して設けられている。

また、図２、図４および図５に示すように、素体２は、長さ方向Ｌにおいて、長さ方向内層部７ａと、長さ方向第１外層部７ｂ１と、長さ方向第２外層部７ｂ２とに区分される。

長さ方向内層部７ａは、上述した積層部１０を含んでおり、複数のセラミック誘電体層３と複数の内部電極層４とによって構成されている。このうち、長さ方向内層部７ａを構成する複数の内部電極層４は、積層部１０に含まれる部分の内部電極層４のみを含んでいる。

長さ方向第１外層部７ｂ１は、上記第１引出し部４ｃ１を構成する部分の内部電極層４とセラミック誘電体層３とによって構成されている。長さ方向第１外層部７ｂ１は、第１端面２ｂ１が位置する側の長さ方向内層部７ａの表面を覆っており、これにより長さ方向第１外層部７ｂ１は、素体２の第１端面２ｂ１を規定している。

長さ方向第２外層部７ｂ２は、上記第２引出し部４ｃ２を構成する部分の内部電極層４とセラミック誘電体層３とによって構成されている。長さ方向第２外層部７ｂ２は、第２端面２ｂ２が位置する側の長さ方向内層部７ａの表面を覆っており、これにより長さ方向第２外層部７ｂ２は、素体２の第２端面２ｂ２を規定している。

以上により、長さ方向内層部７ａは、長さ方向Ｌにおいて、長さ方向第１外層部７ｂ１と長さ方向第２外層部７ｂ２とによって挟み込まれた状態とされている。

さらに、図３ないし図５に示すように、素体２は、幅方向Ｗにおいて、幅方向内層部８ａと、幅方向第１外層部８ｂ１と、幅方向第２外層部８ｂ２とに区分される。

幅方向内層部８ａは、上述した積層部１０を含んでおり、複数のセラミック誘電体層３と複数の内部電極層４とによって構成されている。このうち、幅方向内層部８ａを構成する内部電極層４は、積層部１０に含まれる部分の内部電極層４と、第１引出し部４ｃ１を構成する部分の内部電極層４と、第２引出し部４ｃ２を構成する部分の内部電極層４とを含んでいる。

幅方向第１外層部８ｂ１は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。幅方向第１外層部８ｂ１は、第１側面２ｃ１が位置する側の幅方向内層部８ａの表面を覆っており、これにより幅方向第１外層部８ｂ１は、素体２の第１側面２ｃ１を規定している。

幅方向第２外層部８ｂ２は、セラミック誘電体層３によって構成されており、内部電極層４を含んでいない。幅方向第２外層部８ｂ２は、第２側面２ｃ２が位置する側の幅方向内層部８ａの表面を覆っており、これにより幅方向第２外層部８ｂ２は、素体２の第２側面２ｃ２を規定している。

以上により、幅方向内層部８ａは、幅方向Ｗにおいて、幅方向第１外層部８ｂ１と幅方向第２外層部８ｂ２とによって挟み込まれた状態とされている。

このように、本実施の形態における積層セラミックコンデンサ１Ａにおいては、複数の内部電極層４と複数のセラミック誘電体層３とが交互に密に積層されてなる積層部１０を素体２の内部に含んでおり、セラミック誘電体層３からなる外層部（すなわち、厚み方向第１外層部６ｂ１、厚み方向第２外層部６ｂ２、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２）と、比較的少数の内部電極層４がセラミック誘電体層３の内部に含まれてなる外層部（すなわち、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２）とが、当該積層部１０を覆うように設けられることによって素体２が形成されている。

図３に示すように、本実施の形態における積層セラミックコンデンサ１Ａにおいては、積層部１０の厚み方向Ｔにおける寸法Ｔ１が、積層部１０の幅方向Ｗにおける寸法Ｗ１よりも大きい（Ｔ１＞Ｗ１）ことが好ましい。ここで、本実施の形態における積層セラミックコンデンサ１Ａにあっては、後述するように厚み方向Ｔにおいて積層部１０の幅方向Ｗに沿った寸法が非一様であるため、上記で言う積層部１０の幅方向Ｗにおける寸法Ｗ１は、複数の内部電極層４のうちの幅方向Ｗにおける寸法が最大である第４導電体層としての最大幅内部電極層４ｄの幅方向Ｗにおける寸法によって決定される。

このように構成した場合には、積層部１０を幅方向Ｗにおいて大型化させることなく積層部１０を大きく構成することが可能になり、積層部１０において厚み方向Ｔに沿って積層されるセラミック誘電体層３および内部電極層４の積層数を積み増すことができる。したがって、積層セラミックコンデンサ１Ａの体格を幅方向Ｗにおいて大型化させることなく（換言すれば、積層セラミックコンデンサ１Ａを実装するために必要となる実装面積の増大を防止しつつ）、静電容量の増加を図ることができる。

一方、図２に示すように、本実施の形態における積層セラミックコンデンサ１Ａにおいては、積層部１０の長さ方向Ｌにおける寸法Ｌ１が、積層部１０の厚み方向Ｔにおける寸法Ｔ１よりも大きい（Ｌ１＞Ｔ１）ことが好ましい。これは、長さ方向Ｌにおいては、第１外部電極５ａと第２外部電極５ｂとの間の絶縁性を確保する上で相当程度これらを離間させて設けることが必要になるところ、自ずと積層部１０の長さ方向Ｌにおける寸法Ｌ１が大きくなるためであり、また、積層部１０が長さ方向Ｌに大きい分だけ上述した積層部１０の厚み方向Ｔにおける積み増しを減らしても静電容量の増加を相当程度に確保することができるためでもある。

図２および図３に示すように、本実施の形態における積層セラミックコンデンサ１Ａにあっては、素体２の厚み方向Ｔにおける寸法Ｔ０が、素体２の幅方向Ｗにおける寸法Ｗ０よりも大きい（Ｔ０＞Ｗ０）ことが好ましく、また、素体２の長さ方向Ｌにおける寸法Ｌ０が、素体２の厚み方向Ｔにおける寸法Ｔ０よりも大きい（Ｌ０＞Ｔ０）ことが好ましい。これは、高密度実装のために積層セラミックコンデンサ１Ａを可能な限り小型に構成するためには、上述した積層部１０を最大限大きく確保した上で各種の外層部（すなわち、上述した厚み方向第１外層部６ｂ１、厚み方向第２外層部６ｂ２、長さ方向第１外層部７ｂ１、長さ方向第２外層部７ｂ２、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２）を可能な限り小さくする必要があるためであり、そのため素体２の外形における寸法関係が積層部１０の寸法関係に応じたものとなるようにすることが好ましいためである。

図２および図３に示すように、厚み方向第２外層部６ｂ２の厚み方向Ｔにおける寸法ｔ２は、厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１よりも大きい（ｔ２＞ｔ１）。このように構成することにより、当該厚み方向第２外層部６ｂ２によって規定される第２主面２ａ２が配線基板等の被実装体に向いた状態となるように積層セラミックコンデンサ１Ａが実装されることにより、当該被実装体が外力を受けて撓んだ場合に積層セラミックコンデンサ１Ａに対して付与される外部応力に起因したクラックの発生が抑制できる。

前述したように、一般に積層セラミックコンデンサにあっては、セラミック誘電体層と導電体層との熱収縮率の差によって生じる内部応力がセラミック誘電体層に剪断力として作用することにより、セラミック誘電体層にクラックが生じることがある。

当該クラックは、幅方向においては、もっぱら幅方向内層部と幅方向第１外層部および幅方向第２外層部の境界部分において発生し易く、当該境界部分のうちの積層部の幅方向における端部を起点に当該端部の近傍に位置する素体の表面に至るように形成される。

当該クラックは、本実施の形態の如く、厚み方向第２外層部６ｂ２の厚み方向Ｔにおける寸法ｔ２を厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１よりも大きく構成した場合に特に顕著に発生し、その場合にはもっぱら厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分において発生する。

本発明者らは、鋭意研究を行なった結果、このようなセラミック誘電体層と導電体層との熱収縮率の差によって生じる内部応力を起因としたクラックは、積層部の形状を特定の形状とすることで改善できることに着想し、具体的には、以下のような形状とすることが効果的であることを見出した。

すなわち、図３に示すように、上述したクラックの発生を抑制するためには、厚み方向第２外層部６ｂ２寄りに位置する部分の積層部１０の幅方向Ｗにおける寸法を、厚み方向Ｔにおける中央部に位置する部分の積層部１０の幅方向Ｗにおける寸法よりも相当程度に小さくするとよい。典型的には、厚み方向Ｔに沿って積層された複数の内部電極層４の幅方向における寸法が、厚み方向第２外層部６ｂ２寄りの位置において第２主面２ａ２側に近づくにつれて小さくなるように構成するとよい。

このように構成することにより、厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分に作用する、セラミック誘電体層と内部電極層との熱収縮率の差によって生じる内部応力が緩和できることになり、当該部分においてクラックが発生することを効果的に抑制できることになる。

図６は、本実施の形態における積層セラミックコンデンサの素体の所定断面における特定の内部電極層の寸法の関係を説明するための図であり、図７は、当該所定断面における特定の領域の面積の関係を説明するための図である。

図３、図６および図７に示すように、本実施の形態における積層セラミックコンデンサ１Ａは、上述のとおり、クラックの発生を抑制することを目的として、典型的に、厚み方向Ｔに沿って積層された複数の内部電極層４の幅方向における寸法が、厚み方向第２外層部６ｂ２寄りの位置において第２主面２ａ２側に近づくにつれて小さくなるように構成したものである。そのため、図３、図６および図７に示す断面においては、積層部１０は、四角形の一辺と台形の平行な２辺のうちの長い方の辺とを繋ぎ合わせた形状を有している。

上記積層部１０の形状のうち、最も顕著に発生する、厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分におけるクラックの抑制に特に効果的な形状的特徴を要約すれば、次のとおりとなる。

図６を参照して、複数の内部電極層４のうち、第２主面２ａ２に最も近い位置に配置された第２最外層４ｂの幅方向Ｗにおける寸法ｗｅ２は、複数の内部電極層４のうち、積層部１０の厚み方向Ｔにおける中央部に最も近い位置に配置された第３導電体層としての中央内部電極層４ｃの幅方向における寸法ｗｅ３よりも小さい（ｗｅ２＜ｗｅ３）。このように構成することにより、少なくとも厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分において、セラミック誘電体層と内部電極層との熱収縮率の差によって生じる内部応力が緩和可能になる。

その場合に、第２最外層４ｂの幅方向Ｗにおける寸法ｗｅ２は、中央内部電極層４ｃの幅方向における寸法ｗｅ３の０．５倍以上０．９５倍以下である（０．５≦ｗｅ２／ｗｅ３≦０．９５）ことが好ましい。第２最外層４ｂの幅方向Ｗにおける寸法ｗｅ２が中央内部電極層４ｃの幅方向における寸法ｗｅ３の０．５倍以下である場合には、積層セラミックコンデンサの体格に比して静電容量が小さくなり、静電容量の高容量化と積層セラミックコンデンサの小型化とを同時に満足させることができない。第２最外層４ｂの幅方向Ｗにおける寸法ｗｅ２が中央内部電極層４ｃの幅方向における寸法ｗｅ３の０．９５倍以上である場合には、上述したクラックの発生の抑制効果が十分には得られなくなってしまう。

一方、積層セラミックコンデンサの高容量化をさらに考慮に含めた場合には、上述した形状的特徴に加え、積層部１０を通る厚み方向Ｔおよび幅方向Ｗのいずれにも平行な任意の断面において、以下において規定する面積Ｓ１と面積Ｓ２とが、０．７５≦Ｓ２／Ｓ１≦０．９５の条件を満たしていることが好ましい。

図７（Ａ）を参照して、上記面積Ｓ１は、素体２の当該断面において、第２最外層４ｂを通る（より厳密には、第２最外層４ｂの第２主面２ａ２側の表面を通る）第１仮想線ＶＬ１と、上述した最大幅内部電極層４ｄを通る（より厳密には、最大幅内部電極層４ｄの第１主面２ａ１側の表面を通る）第２仮想線ＶＬ２と、最大幅内部電極層４ｄの幅方向Ｗにおける一方の端部を通る厚み方向Ｔに平行な第３仮想線ＶＬ３と、最大幅内部電極層４ｄの幅方向Ｗにおける他方の端部を通る厚み方向Ｔに平行な第４仮想線ＶＬ４とによって囲まれた部分の面積であり、図７（Ａ）において斜線を付した矩形状の領域の面積である。

一方、図７（Ｂ）を参照して、上記面積Ｓ２は、積層部１０のうちの最大幅内部電極層４ｄよりも厚み方向第２外層部６ｂ２側の部分の面積であり、図７（Ｂ）において斜線を付した両側辺が階段状である略台形の領域の面積である。なお、当該略台形の領域は、最大幅内部電極層４ｄよりも厚み方向第２外層部６ｂ２側の部分において、上述したコンデンサ要素を形成する部分である。

上記面積Ｓ１と上記面積Ｓ２とを用いてＳ２／Ｓ１で定義される値（すなわち、面積Ｓ１に対する面積Ｓ２の比）が、０．７５以上０．９５以下である（すなわち、０．７５≦Ｓ２／Ｓ１≦０．９５）の条件を満たすことにより、積層セラミックコンデンサの体格に比して静電容量が極端に小さくなることがないため、静電容量の高容量化と積層セラミックコンデンサの小型化とが同時に満足できることになる。

また、内部応力に起因したクラックの発生をさらに効果的に抑制するためには、上記に加え、以下に示す条件がさらに充足されていることが好ましい。なお、以下に示す条件は、積層セラミックコンデンサの素体の内部に発生するクラックが、幅方向第１外層部および幅方向第２外層部ならびに長さ方向第１外層部および長さ方向第２外層部におけるセラミック誘電体材料同士の密着力またはこれに加えて当該セラミック誘電体材料と導電体材料との密着力を高めることで抑制でき、具体的には、後述する本実施の形態における積層セラミックコンデンサの製造フロー（図８参照）において説明する原料シート群の圧着工程（Ｓｔ５）において、製造後においてこれら幅方向第１外層部、幅方向第２外層部、長さ方向第１外層部および長さ方向第２外層部となる部分に十分な加圧力を付与することにより、上述した密着力を高めることができるとの知見によるものである。

図３を参照して、幅方向第１外層部８ｂ１の幅方向Ｗにおける寸法ｗ１および幅方向第２外層部８ｂ２の幅方向Ｗにおける寸法ｗ２は、いずれも厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１よりも大きい（ｗ１＞ｔ１，ｗ２＞ｔ１）ことが好ましい。

ここで、本実施の形態における積層セラミックコンデンサ１Ａにあっては、上述したように厚み方向Ｔにおいて積層部１０の幅方向Ｗに沿った寸法が非一様であるため、幅方向第１外層部８ｂ１の幅方向における寸法ｗ１および幅方向第２外層部８ｂ２の幅方向における寸法ｗ２もまた厚み方向Ｔにおいて非一様である。そのため、上記で言う幅方向第１外層部８ｂ１の幅方向における寸法ｗ１および幅方向第２外層部８ｂ２の幅方向における寸法ｗ２は、それぞれ第１最外層４ａおよび／または第２最外層４ｂに対応した部分におけるこれら幅方向第１外層部８ｂ１の幅方向における寸法および幅方向第２外層部８ｂ２の幅方向における寸法によって決定できる。

このように構成することにより、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２におけるセラミック誘電体材料同士の密着力を十分に高めることができ、これらの部分において内部応力に起因するクラックの発生が効果的に抑制できる。

また、幅方向第１外層部８ｂ１の幅方向Ｗにおける寸法ｗ１および幅方向第２外層部８ｂ２の幅方向Ｗにおける寸法ｗ２は、いずれも厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１の１．３倍以上である（ｗ１／ｔ１＞１．３，ｗ２／ｔ１＞１．３）ことがさらに好ましい。このように構成することにより、さらにより確実に、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２において内部応力に起因するクラックの発生が抑制できる。

図２を参照して、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２は、いずれも厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１よりも大きい（ｌ１＞ｔ１，ｌ２＞ｔ１）ことが好ましい。このように構成することにより、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２におけるセラミック誘電体材料同士の密着力および当該セラミック誘電体材料と導電体材料との密着力を十分に高めることができ、これらの部分において内部応力に起因するクラックの発生が効果的に抑制できる。

また、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２は、いずれも厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１の１．５倍以上である（ｌ１／ｔ１＞１．５，ｌ２／ｔ１＞１．５）ことがさらに好ましい。このように構成することにより、さらにより確実に、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２において内部応力に起因するクラックの発生が抑制できる。

図２および図３を参照して、厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１は、４０［μｍ］以下であることが好ましい。当該厚み方向第１外層部６ｂ１の寸法ｔ１が大きい場合には、積層部１０を含む厚み方向内層部６ａと積層部１０を含まない厚み方向第１外層部６ｂ１との間において熱収縮率の差がより顕著となり、これに起因して発生する剪断力が大幅に増加してこれらの境界部分においてクラックが発生するおそれが増大してしまう。しかしながら、上記のように構成することにより、当該熱収縮率の差を最小限に抑制することができるため、当該境界部分におけるクラックの発生を効果的に抑制することができる。

なお、上述したように厚み方向第２外層部６ｂ２の厚み方向Ｔにおける寸法ｔ２は、厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１よりも大きいが、当該厚み方向第２外層部６ｂ２の厚み方向Ｔにおける寸法ｔ２についても、これを大きくすることで外部応力に起因したクラックの発生が抑制できる効果との関係を考慮しつつ、これを可能な限り小さく構成することにより、積層部１０を含む厚み方向内層部６ａと積層部１０を含まない厚み方向第２外層部６ｂ２との境界部分におけるクラックの発生を抑制することができる。

図３を参照して、幅方向第１外層部８ｂ１の幅方向Ｗにおける寸法ｗ１および幅方向第２外層部８ｂ２の幅方向Ｗにおける寸法ｗ２は、いずれも５２［μｍ］以上であることが好ましい。このように構成することにより、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２におけるセラミック誘電体材料同士の密着力を十分に高めることができ、これらの部分において内部応力に起因するクラックの発生が効果的に抑制できることになる。

図２を参照して、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２は、いずれも６０［μｍ］以上であることが好ましい。このように構成することにより、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２におけるセラミック誘電体材料同士の密着力および当該セラミック誘電体材料と導電体材料との密着力を十分に高めることができ、これらの部分において内部応力に起因するクラックの発生が効果的に抑制できることになる。

図２および図３を参照して、積層部１０に含まれる複数の内部電極層４の各々の厚みｘ１は、積層部１０に含まれる複数のセラミック誘電体層３の各々の厚みｘ２の０．８倍以下である（ｘ１／ｘ２≦０．８）ことが好ましい。

このように構成することにより、後述する本実施の形態における積層セラミックコンデンサの製造フロー（図８参照）において説明する原料シートの積層工程（Ｓｔ４）後において、積層部１０となる部分において存在するセラミック素地１２および導電パターン１３の総厚と、当該積層部１０となる部分を取り囲むように位置する、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２ならびに幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２となる部分のセラミック素地１２および部位によってはこれに加えて導電パターン１３の総厚との差が減少することになる（図１０および図１１参照）。

そのため、後述する本実施の形態における積層セラミックコンデンサの製造フロー（図８参照）において説明する原料シート群の圧着工程（Ｓｔ５）において、製造後においてこれら長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２ならびに幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２となる部分に対して十分な加圧力を付与することが可能になり、これら部分において内部応力に起因するクラックの発生が効果的に抑制できることになる。

図２および図３を参照して、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２は、いずれも幅方向第１外層部８ｂ１の幅方向Ｗにおける寸法ｗ１および幅方向第２外層部８ｂ２の幅方向Ｗにおける寸法ｗ２よりも大きい（ｌ１＞ｗ１，ｌ１＞ｗ２，ｌ２＞ｗ１，ｌ２＞ｗ２）ことが好ましい。

ここで、上述したように、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２は、それぞれ内部にセラミック誘電体層３に加えて第１引出し部４ｃ１となる部分の内部電極層４および第２引出し部４ｃ２となる部分の内部電極層４を含んでいるのに対し、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２は、いずれも内部に内部電極層４を含んでおらず、セラミック誘電体層３のみにて構成されている。そのため、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２においては、これらに含まれる第１引出し部４ｃ１および第２引出し部４ｃ２とこれらに隣接するセラミック誘電体層３との境界部分において層間剥離（デラミネーション）が発生するおそれがある。

この点に関し、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２において層間剥離の発生を抑制する観点からは、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２を、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２においてクラックが発生することが効果的に抑制できるこれら幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２における寸法ｗ１，ｗ２よりも大きくすることが必要になる。

したがって、上記のように構成することにより、長さ方向第１外層部７ｂ１、長さ方向第２外層部７ｂ２、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２において内部応力に起因するクラックの発生が抑制できるばかりでなく、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２において内部応力に起因する層間剥離の発生を抑制することも可能になる。

また、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２は、いずれも幅方向第１外層部８ｂ１の幅方向Ｗにおける寸法ｗ１および幅方向第２外層部８ｂ２の幅方向Ｗにおける寸法ｗ２の１．１５倍以上である（ｌ１／ｗ１＞１．１５，ｌ１／ｗ２＞１．１５，ｌ２／ｗ１＞１．１５，ｌ２／ｗ２＞１．１５）ことがさらに好ましい。このように構成することにより、さらにより確実に、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２において内部応力に起因する層間剥離の発生が抑制できる。

図８は、図１に示す積層セラミックコンデンサの製造フローを示す図である。次に、この図８を参照して、本実施の形態における積層セラミックコンデンサ１Ａの製造フローについて説明する。なお、以下に示す積層セラミックコンデンサ１Ａの製造フローは、製造過程の途中段階まで一括して加工処理を行なうことでマザーブロックを製作し、その後にマザーブロックを分断して複数のチップに個片化し、個片化後のチップにさらに加工処理を施すことによって複数の積層セラミックコンデンサ１Ａを同時に大量に生産するものである。

図８に示すように、上述した積層セラミックコンデンサ１Ａを製造するに際しては、まず、セラミックスラリーの調製が行なわれる（工程Ｓｔ１）。具体的には、セラミックス粉末、バインダおよび溶剤等が所定の配合比率で混合され、これによりセラミックスラリーが形成される。

次に、セラミックグリーンシートが形成される（工程Ｓｔ２）。具体的には、セラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、マイクログラビアコータ等を用いてシート状に成形されることにより、セラミックグリーンシートが製作される。

次に、原料シートが形成される（工程Ｓｔ３）。具体的には、セラミックグリーンシートに導電体ペーストが所定のパターンを有するようにスクリーン印刷法またはグラビア印刷法等を用いて印刷されることにより、セラミックグリーンシート上に所定の導電パターンが設けられた原料シートが形成される。

ここで、上記工程Ｓｔ３において製作される原料シートについて詳細に説明する。図９は、図１に示す積層セラミックコンデンサに含まれる素体を構成する素材シート群の積層構造を示す分解斜視図である。

図９に示すように、素体２は、構成の異なる複数の素材シート１１Ａ，１１Ｂ１，１１Ｂ２からなる素材シート群１１を材料として製作され、より詳細には、これら構成の異なる複数の素材シート１１Ａ，１１Ｂ１，１１Ｂ２が所定の順番で積層されて圧着および焼成されることによって製作される。

素材シート１１Ａは、その表面に導電パターンが形成されていないセラミック素地１２のみからなるものである。素材シート１１Ａは、焼成後において厚み方向第１外層部６ｂ１または厚み方向第２外層部６ｂ２を構成する部分のセラミック誘電体層３になる。

素材シート１１Ｂ１，１１Ｂ２は、セラミック素地１２の表面に所定の形状の導電パターン１３が形成されたものである。素材シート１１Ｂ１，１１Ｂ２のうちの導電パターン１３は、焼成後において内部電極層４になる。また、素材シート１１Ｂ１，１１Ｂ２のうちのセラミック素地１２は、焼成後において主として厚み方向内層部６ａを構成する部分のセラミック誘電体層３になる。

上記工程Ｓｔ３において製作される原料シートは、図９において示した素材シート１１Ｂ１，１１Ｂ２の各々について、その各々の素材シートを単位ユニットとして同形状の素材シートが平面的にマトリックス状に並ぶように複数敷き詰められたレイアウトを有するものである。

なお、原料シートとしては、上述した導電パターンを有するものの他にも、上記工程Ｓｔ３を経ることなく製作されたセラミックグリーンシートのみからなるものも準備される。

次に、図８に示すように、原料シートが積層される（工程Ｓｔ４）。具体的には、上述した複数の原料シートが所定のルールに従って積層されることにより、積層後の原料シート群の内部において、上述した単位ユニットが、それぞれ積層方向において図９において示した積層構造を有するように配置される。

次に、原料シート群が圧着される（工程Ｓｔ５）。具体的には、たとえば静水圧プレス法等を用いて原料シート群がその積層方向に沿って加圧されることで圧着される。

図１０および図１１は、図８に示す原料シート群の圧着工程を説明するための模式断面図である。なお、図１０は、製造される積層セラミックコンデンサ１Ａの長さ方向Ｌに沿った断面図であり、図１１は、幅方向Ｗに沿った断面図である。また、図１０および図１１においては、（Ａ）において圧着前の状態を示しており、（Ｂ）において圧着後の状態を示している。

図１０および図１１に示すように、圧着工程においては、所定のルールに従って積層された原料シート群２０が、一対の加圧板５０によって積層方向に沿って挟み込まれ、当該加圧板５０が静水圧によって加圧されることで原料シート群２０が圧着される。

図１０（Ａ）に示すように、原料シート群２０には、長さ方向Ｌにおいて、導電パターン１３が多数存在する領域Ｘと、導電パターン１３が比較的少数のみ存在する領域Ｙとが交互に存在する。ここで、導電パターン１３が多数存在する領域Ｘは、積層セラミックコンデンサ１Ａの完成時において長さ方向内層部７ａとなる部位であり、導電パターン１３が比較的少数のみ存在する領域Ｙは、積層セラミックコンデンサ１Ａの完成時において長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２となる部位である。

一方、図１１（Ａ）に示すように、原料シート群２０には、幅方向Ｗにおいて、導電パターン１３が多数存在する領域Ｘと、導電パターン１３が存在しない領域Ｚとが交互に存在する。ここで、導電パターン１３が多数存在する領域Ｘは、積層セラミックコンデンサ１Ａの完成時において幅方向内層部８ａとなる部位であり、導電パターン１３が存在しない領域Ｚは、積層セラミックコンデンサ１Ａの完成時において幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２となる部位である。

ここで、一対の加圧板５０と原料シート群２０との間には、シート状の弾性体６０が介装される。当該シート状の弾性体６０は、原料シート群２０を一対の加圧板５０で加圧する際の加圧力を部位ごとに調整するためのものであり、たとえばポリエチレンテレフタラート（ＰＥＴ）樹脂からなるものが利用できる。

セラミック素地１２は、セラミック誘電体材料にて形成されているため、比較的柔らかく圧下し易い。これに対し、導電パターン１３は、導電体材料にて形成されているため、比較的硬く圧下し難い。また、領域Ｘにおいては、導電パターンが密に多数存在し、領域Ｙおよび領域Ｚには、導電パターン１３が存在しないかあるいは存在しても領域Ｘに比べて少数であるため、領域Ｘについては、比較的圧下し難く、領域Ｙおよび領域Ｚについては、比較的圧下し易い。

そのため、上述したように、一対の加圧板５０と原料シート群２０との間にシート状の弾性体６０を介装させて圧着を行なうことにより、圧着に際して弾性体６０が弾性変形することにより、部位ごとの加圧力を調整することが可能になる。

ここで、上述した厚み方向Ｔにおいて積層部１０の幅方向Ｗに沿った寸法が非一様である本実施の形態における積層セラミックコンデンサ１Ａを製造するためには、図１１（Ａ）において示すように、予め幅方向Ｗにおける寸法が非一様である導電パターン１３を含む原料シートを準備しておき、これを所定の順番で積層する方法が利用できる。

また、この他にも、幅方向Ｗにおける寸法が同じである導電パターン１３を含む原料シートを用いる場合であっても、それら導電パターン１３の厚みをそれぞれ異なるものとしておくことで、これら導電パターン１３が加圧される際の伸展性の差に基づいて、上記の如く幅方向Ｗにおける寸法に非一様性をもった本実施の形態における積層セラミックコンデンサ１Ａを製造することもできる。

さらには、これらの他にも、同一形状および同一寸法（すなわち、同一幅寸法および同一厚み寸法）の導電パターン１３を含む原料シート群を用いる場合であっても、上述した静水圧プレスの際の加圧力調整や、当該静水圧プレスの前段階で行なわれる原料シートの重ね合わせの際のプレス処理等に工夫を加えることで、上記の如く幅方向Ｗにおける寸法に非一様性をもった本実施の形態における積層セラミックコンデンサ１Ａを製造することもできる。

以上により、圧着後において、図１０（Ｂ）および図１１（Ｂ）に示す如くの形状のマザーブロック３０が製作されることになる。

次に、図８に示すように、マザーブロックが分断される（工程Ｓｔ６）。具体的には、押し切りやダイシングが実施されることによってマザーブロックが行列状に分断され、これにより上述したチップの切り出しが行なわれる。ここで、切り出されたチップは、図９において示した如くの積層構造を有するものとなる。

次に、チップの焼成が行なわれる（工程Ｓｔ７）。具体的には、切り出されたチップが所定の温度に加熱され、これによりセラミック誘電体材料および導電体材料の焼結処理が行なわれる。

次に、チップのバレル研磨が行なわれる（工程Ｓｔ８）。具体的には、焼成後のチップが、バレルと呼ばれる小箱内にセラミック誘電体材料よりも硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、チップの研磨が行なわれる。これにより、チップの外表面（特に角部やコーナー部）に曲面状の丸みがもたされることになり、上述した素体２が形成される。

次に、外部電極が形成される（工程Ｓｔ９）。具体的には、たとえば素体２の第１端面２ｂ１を含む部分の端部および第２端面２ｂ２を含む部分の端部に導電体ペーストが塗布されることで金属膜が形成され、形成された金属膜の焼結処理が実施された後に当該金属膜にＮｉめっき、Ｓｎめっきが順に施されることにより、素体２の外表面上に第１外部電極５ａおよび第２外部電極５ｂが形成される。

上述した一連の工程を経ることにより、図１ないし図５に示した構造を有する積層セラミックコンデンサ１Ａの製造が完了する。

図１２は、本実施の形態における積層セラミックコンデンサの実装体の断面図である。以下、この図１２を参照して、本実施の形態における積層セラミックコンデンサの実装体１００について説明する。

図１２に示すように、本実施の形態における積層セラミックコンデンサの実装体１００は、上述した本実施の形態における積層セラミックコンデンサ１Ａと、積層セラミックコンデンサ１Ａが実装された被実装体としての配線基板１０１とを備えている。積層セラミックコンデンサ１Ａは、第２主面２ａ２が配線基板１０１側を向いた状態となるように、配線基板１０１に実装されている。なお、被実装体としては、配線基板１０１以外のものを使用してもよい。

具体的には、配線基板１０１は、間隔を隔てて設けられた一対のランド１０２を表面に有しており、当該一対のランド１０２の一方および他方にそれぞれ対向するように、積層セラミックコンデンサ１Ａの第１外部電極５ａおよび第２外部電極５ｂが配置されている。一対のランド１０２の一方と第１外部電極５ａとの間および一対のランド１０２の他方と第２外部電極５ｂとの間には、それぞれ接合材である半田１０３が位置しており、当該半田１０３によって一対のランド１０２の一方と第１外部電極５ａおよび一対のランド１０２の他方と第２外部電極５ｂがそれぞれ接合されている。なお、接合材としては、上述した半田１０３以外のものを使用してもよい。

ここで、一対のランド１０２の幅方向Ｗにおける寸法ＷＬは、素体２の幅方向Ｗにおける寸法Ｗ０よりも小さいことが好ましい。このように構成した場合には、一対の第１外部電極５ａおよび第２外部電極５ｂは、半田１０３が凝固する際に幅方向Ｗに沿って半田１０３から圧縮応力を受けることになる。当該圧縮応力は、積層部１０と厚み方向第２外層部６ｂ２との境界部分にも作用することになるため、上記のように構成することにより、当該境界部分に作用する応力が緩和されることになり、当該境界部分にクラックが発生することを抑制することができる。

また、図１２に示す積層セラミックコンデンサの実装体１００においては、そのようには構成されていないものの、一対のランド１０２の幅方向Ｗにおける寸法ＷＬは、積層部１０に含まれる複数の内部電極層４のうちの第２最外層４ｂ（最も第２主面２ａ２側に位置する内部電極層４）の幅方向Ｗにおける寸法よりも小さいことが好ましい。このように構成した場合には、上述した半田１０３が凝固する際に積層部１０と厚み方向第２外層部６ｂ２との境界部分に作用する圧縮応力をより高めることができ、当該境界部分に作用する応力がさらに緩和されてクラックの発生がより確実に抑制できることになる。

図１３は、本実施の形態における積層セラミックコンデンサ連の平面図であり、図１４は、図１３に示すＸＩＶ−ＸＩＶ線に沿った模式断面図である。以下、これら図１３および図１４を参照して、本実施の形態における積層セラミックコンデンサ連２００について説明する。

図１３および１４に示すように、本実施の形態における積層セラミックコンデンサ連２００は、複数の上述した本実施の形態における積層セラミックコンデンサ１Ａと、これら複数の積層セラミックコンデンサ１Ａを一括して包装する包装体２０１とを備えている。包装体２０１は、複数の積層セラミックコンデンサ１Ａをそれぞれ収納する複数の凹部２０２ａが間隔を隔てて設けられた長尺状のキャリアテープ２０２と、複数の凹部２０２ａを塞ぐように当該キャリアテープ２０２に貼付けられたカバーテープ２０３とを含んでいる。複数の積層セラミックコンデンサ１Ａの各々は、それらの第２主面２ａ２がそれぞれ複数の凹部２０２ａの底部２０２ｂ側を向いた状態となるように、複数の凹部２０２ａ内にそれぞれ収納されている。

積層セラミックコンデンサ連２００に含まれる複数の積層セラミックコンデンサ１Ａは、包装体２０１から１つずつ取り出されて上述した配線基板１０１に実装される。具体的には、キャリアテープ２０２からカバーテープ２０３を剥がした状態で、積層セラミックコンデンサ１Ａは、その第１主面２ａ１側からチップマウンター等の吸着ヘッドによって吸着保持され、これによりキャリアテープ２０２から取り出されて配線基板１０１に実装される。

そのため、上記のように、キャリアテープ２０２の凹部２０２ａ内に収納された積層セラミックコンデンサ１Ａが、その第２主面２ａ２が凹部２０２ａの底部２０２ｂ側を向いた状態とされていることにより、チップマウンター等による実装作業がスムーズに行なえることになる。したがって、本実施の形態における積層セラミックコンデンサ連２００とすることにより、上述した本実施の形態における積層セラミックコンデンサの実装体１００を容易に製造することができる。

（実施の形態２）
図１５は、本発明の実施の形態２における積層セラミックコンデンサの概略斜視図である。また、図１６および図１７は、それぞれ図１５中に示すＸＶＩ−ＸＶＩ線およびＸＶＩＩ−ＸＶＩＩ線に沿った模式断面図である。以下、これら図１５ないし図１７を参照して、本実施の形態における積層セラミックコンデンサ１Ｂの構成について説明する。

図１５ないし図１７に示すように、本実施の形態における積層セラミックコンデンサ１Ｂは、厚み方向第２外層部６ｂ２の構成において、上述した実施の形態１における積層セラミックコンデンサ１Ａと相違している。具体的には、積層セラミックコンデンサ１Ｂは、厚み方向第２外層部６ｂ２として、厚み方向内層部６ａに隣接して位置する内側層６ｂ２１と、当該内側層６ｂ２１に隣接して位置しかつ第２主面２ａ２を規定する外側層６ｂ２２とを含んでいる。

内側層６ｂ２１は、厚み方向内層部６ａおよび厚み方向第１外層部６ｂ１と同種（すなわち同一の組成）のセラミック誘電体材料からなるセラミック誘電体層３によって構成されており、外側層６ｂ２２は、厚み方向内層部６ａおよび厚み方向第１外層部６ｂ１と異種（すなわち異なる組成）のセラミック誘電体材料からなるセラミック誘電体層９によって構成されている。

厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３ならびに外側層６ｂ２２を構成するセラミック誘電体層９は、いずれもＡＢＯ_３（「Ａ」はＢａを含み、「Ｂ」はＴｉを含む）で表わされるペロブスカイト型化合物を主成分としている。上記ＡＢＯ_３で表わされるペロブスカイト型化合物としては、代表的にはチタン酸バリウム（ＢａＴｉＯ_３）が挙げられる。

また、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３ならびに外側層６ｂ２２を構成するセラミック誘電体層９は、いずれも副成分としてＳｉを含んでいる。Ｓｉは、主成分である上記ＡＢＯ_３で表わされるペロブスカイト型化合物にガラスまたはＳｉＯ_２等のＳｉ化合物が添加されることにより、セラミック誘電体層３およびセラミック誘電体層９に含まれている。その他にも、Ｍｎ化合物、Ｍｇ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等が、主成分である上記ＡＢＯ_３で表わされるペロブスカイト型化合物に添加されていてもよい。

ここで、外側層６ｂ２２を構成するセラミック誘電体層９の含有成分におけるＴｉに対するＳｉの組成比は、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３の含有成分におけるＴｉに対するＳｉの組成比（典型的には、当該組成比はモル比にて表わされる）よりも高い。なお、セラミック誘電体層３，９の各々におけるＴｉに対するＳｉのモル比は、波長分散型Ｘ線分析装置（ＷＤＸ：wavelength-dispersive X-ray spectrometer）を用いて測定することができる。

外側層６ｂ２２を構成するセラミック誘電体層９の含有成分におけるＴｉに対するＳｉのモル比は、１．３［ｍｏｌ％］以上３．０［ｍｏｌ％］以下であることが好ましい。外側層６ｂ２２を構成するセラミック誘電体層９の含有成分におけるＴｉに対するＳｉのモル比が、１．３［ｍｏｌ％］未満である場合、または、３．０［ｍｏｌ％］より高い場合は、外側層６ｂ２２の信頼性が低下するおそれがある。

外側層６ｂ２２を構成するセラミック誘電体層９の含有成分におけるＴｉに対するＳｉのモル比は、内側層６ｂ２１を構成するセラミック誘電体層３の含有成分におけるＴｉに対するＳｉのモル比より、０．４［ｍｏｌ％］以上高いことが好ましく、０．８［ｍｏｌ％］以上高いことがさらに好ましい。

外側層６ｂ２２における内側層６ｂ２１との境界部Ｐ１は、外側層６ｂ２２の厚み方向Ｔにおける中央部に比較してＳｉの含有率が高い。また、外側層６ｂ２２における第２主面２ａ２側の表層部Ｐ２は、外側層６ｂ２２の厚み方向Ｔにおける中央部に比較してＳｉの含有率が高い。なお、外側層６ｂ２２においてＳｉの含有率が高い境界部Ｐ１および表層部Ｐ２の各々は、電界放出型波長分散Ｘ線分光器（ＦＥ−ＷＤＸ：field emission wavelength-dispersive X-ray spectrometer)を用いて作成した元素マッピングにより確認することができる。

ここで、本実施の形態における積層セラミックコンデンサ１Ｂにあっても、図１７に示すように、上述した実施の形態１において示した積層セラミックコンデンサ１Ａと同様の構成の積層部１０を具備している。したがって、上述した実施の形態１において説明した効果と同様の効果が得られることになる。

さらに、本実施形態における積層セラミックコンデンサ１Ｂにおいては、上述したように、外側層６ｂ２２を構成するセラミック誘電体層９の含有成分が、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３の含有成分と比較して、Ｔｉに対するＳｉのモル比が高い。すなわち、外側層６ｂ２２が、内側層６ｂ２１よりもＳｉを多く含んでいる。ここで、Ｓｉの含有率が高いセラミック誘電体層は、Ｓｉの含有率が低いセラミック誘電体層よりも熱収縮率が大きくなる。そのため、外側層６ｂ２２の熱収縮率は、内側層６ｂ２１の熱収縮率よりも大きくなり、その結果、外側層６ｂ２２の熱収縮率は、厚み方向内層部６ａに含まれる内部電極層４の熱収縮率に近くなる。

したがって、積層セラミックコンデンサ１Ｂにおいては、厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分に作用する、セラミック誘電体層と内部電極層との熱収縮率の差によって生じる内部応力が緩和できることになり、当該部分においてクラックが発生することを効果的に抑制できることになる。

ここで、上述したように、外側層６ｂ２２を構成するセラミック誘電体層９の含有成分におけるＴｉに対するＳｉのモル比が、内側層６ｂ２１を構成するセラミック誘電体層３の含有成分におけるＴｉに対するＳｉのモル比よりも、０．４［ｍｏｌ％］以上高いことにより、上記境界部分においてクラックが発生することがより効果的に抑制することができ、また、当該モル比が０．８［ｍｏｌ％］以上高いことにより、上記境界部分においてクラックが発生することがさらにより効果的に抑制することができる。

本実施の形態における積層セラミックコンデンサ１Ｂにおいて、内部応力に起因したクラックの発生をさらに効果的に抑制するためには、以下に示す条件がさらに充足されていることが好ましい。なお、これら条件のうちの一部は、後述する第１検証試験および第２検証試験の評価結果に基づいて導き出されたものである。

図１７を参照して、幅方向第１外層部８ｂ１の幅方向Ｗにおける寸法ｗ１および幅方向第２外層部８ｂ２の幅方向Ｗにおける寸法ｗ２は、いずれも厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１よりも大きい（ｗ１＞ｔ２１，ｗ２＞ｔ２１）ことが好ましい。このように構成することにより、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２におけるセラミック誘電体材料同士の密着力を十分に高めることができ、これらの部分において内部応力に起因するクラックの発生が効果的に抑制できる。

また、幅方向第１外層部８ｂ１の幅方向Ｗにおける寸法ｗ１および幅方向第２外層部８ｂ２の幅方向Ｗにおける寸法ｗ２は、いずれも厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１の１．３倍以上である（ｗ１／ｔ２１＞１．３，ｗ２／ｔ２１＞１．３）ことがさらに好ましい。このように構成することにより、さらにより確実に、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２において内部応力に起因するクラックの発生が抑制できる。

図１６を参照して、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２は、いずれも厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１よりも大きい（ｌ１＞ｔ２１，ｌ２＞ｔ２１）ことが好ましい。このように構成することにより、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２におけるセラミック誘電体材料同士の密着力および当該セラミック誘電体材料と導電体材料との密着力を十分に高めることができ、これらの部分において内部応力に起因するクラックの発生が効果的に抑制できる。

また、長さ方向第１外層部７ｂ１の長さ方向Ｌにおける寸法ｌ１および長さ方向第２外層部７ｂ２の長さ方向Ｌにおける寸法ｌ２は、いずれも厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１の１．５倍以上である（ｌ１／ｔ２１＞１．５，ｌ２／ｔ２１＞１．５）ことがさらに好ましい。このように構成することにより、さらにより確実に、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２において内部応力に起因するクラックの発生が抑制できる。

図１６および図１７を参照して、厚み方向第２外層部６ｂ２のうちの外側層６ｂ２２の厚み方向Ｔにおける寸法ｔ２２は、厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１以上であることが好ましい。このように構成することにより、外側層６ｂ２２の熱収縮による上述した応力緩和効果を厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分に作用させ易くでき、その結果、当該部分におけるクラックの発生が効果的に抑制できる。

図１６および図１７を参照して、厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１は、２０［μｍ］以上であることが好ましい。このように構成することにより、外側層６ｂ２２に含有されるＳｉが厚み方向内層部６ａ内に拡散することが抑制できる。厚み方向内層部６ａのＳｉの含有率が高くなり過ぎると、厚み方向内層部６ａに含まれるセラミック誘電体層３にて焼成時にセラミック粒子の粒成長が進み過ぎることになり、当該セラミック誘電体層３の耐電圧性が低下し、その結果、厚み方向内層部６ａにおいて短絡が発生し易くなってしまう。したがって、上記のように構成することにより、厚み方向内層部６ａに含まれるセラミック誘電体層３の耐電圧性を維持して短絡の発生を抑制することができる。

また、厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１は、厚み方向第１外層部６ｂ１の厚み方向Ｔにおける寸法ｔ１よりも小さくてもよい。このように構成した場合にも、内側層６ｂ２１の外側に外側層６ｂ２２が位置しているため、水分が当該内側層６ｂ２１および外側層６ｂ２２が位置する側から厚み方向内層部６ａに侵入することが抑制可能であり、厚み方向第２外層部６ｂ２のうちの内側層６ｂ２１の厚み方向Ｔにおける寸法ｔ２１を十分に薄くしても、信頼性が低下することはない。

図１６および図１７を参照して、厚み方向第２外層部６ｂ２のうちの外側層６ｂ２２の厚み方向Ｔにおける寸法ｔ２２は、３０［μｍ］以上であることが好ましい。このように構成することにより、外側層６ｂ２２の熱収縮による上述した応力緩和効果を厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分に相当程度に作用させることができるため、当該部分におけるクラックの発生が効果的に抑制できる。

上述したように、本実施の形態における積層セラミックコンデンサ１Ｂにあっては、外側層６ｂ２２における内側層６ｂ２１との境界部Ｐ１および外側層６ｂ２２における第２主面２ａ２側の表層部Ｐ２において、外側層６ｂ２２の厚み方向Ｔにおける中央部に比較してＳｉの含有率が高くなるように構成されている。このような構成は、焼成時において、セラミック粒子の粒界からＳｉが偏析する温度および気体雰囲気にすることで実現できる。

より詳細には、焼成時において、セラミック粒子の粒界からＳｉが偏析する温度および気体雰囲気にすることにより、Ｓｉの含有量が多い外側層６ｂ２２においては、セラミック粒子の粒成長が進み、粗大化したセラミック粒子の粒界からＳｉが偏析する。偏析したＳｉは、セラミック粒子の粒界に沿って移動し、外側層６ｂ２２の境界部Ｐ１および表層部Ｐ２の各々に向けて集まる。その結果、外側層６ｂ２２の境界部Ｐ１および表層部Ｐ２の各々において、外側層６ｂ２２の厚み方向Ｔにおける中央部よりもＳｉの含有率が高くなる。

ここで、外側層６ｂ２２における内側層６ｂ２１との境界部Ｐ１が、外側層６ｂ２２の厚み方向Ｔにおける中央部に比較してＳｉの含有率が高いことにより、外側層６ｂ２２と内側層６ｂ２１との密着力が向上することになる。これは、上記のようにセラミック粒子の粒界に沿って移動したＳｉが、外側層６ｂ２２と内側層６ｂ２１との界面に多数存在する微小な隙間を埋めることにより、外側層６ｂ２２と内側層６ｂ２１とを結合させるためと考えられる。したがって、内側層６ｂ２１の形成と外側層６ｂ２２の形成とを個別に行なえば、内側層６ｂ２１と外側層６ｂ２２との界面に微小な隙間を生じさせることができ、偏析したＳｉの境界部Ｐ１においてＳｉの濃縮を促すことができ、外側層６ｂ２２と内側層６ｂ２１との密着力の向上を図ることができると考えられる。

外側層６ｂ２２における第２主面２ａ２側の表層部Ｐ２が、外側層６ｂ２２の厚み方向Ｔにおける中央部に比較してＳｉの含有率が高いことにより、第１外部電極５ａおよび第２外部電極５ｂの形成時において、素体２の機械的強度が低下することが抑制できる。これは、第１外部電極５ａおよび第２外部電極５ｂの形成時において、第１外部電極５ａおよび第２外部電極５ｂに含まれるガラス成分が素体２のセラミック誘電体材料と反応した場合に素体２の機械的強度が低下することになるが、外側層６ｂ２２のＳｉの含有率が高い場合に、第１外部電極５ａおよび第２外部電極５ｂに含まれるガラス成分と素体２のセラミック誘電体材料とが反応することが抑制できるためである。

セラミック誘電体層３，９の各々において、主成分である上記ＡＢＯ_３で表わされるペロブスカイト型化合物に希土類化合物が添加されている場合には、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３の含有成分は、外側層６ｂ２２を構成するセラミック誘電体層９の含有成分と比較して、Ｔｉに対する希土類元素のモル比が高いことが好ましい。すなわち、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１が、外側層６ｂ２２より希土類元素を多く含んでいることが好ましい。

希土類元素としては、Ｄｙ、Ｇｄ、ＹまたはＬａ等が積層セラミックコンデンサ１Ｂの機能を高めるために添加される。具体的には、希土類元素を添加することにより、積層セラミックコンデンサ１Ｂにおいて、容量温度特性の安定化および絶縁抵抗の高温負荷寿命の長期化を図ることができる。

しかしながら、希土類元素は、セラミック粒子の粒界または偏析層に濃縮しやすい傾向を有しており、水溶性フラックスに溶出し易い特性を有している。そのため、積層セラミックコンデンサ１Ｂの実装時において、半田付けに用いられる水溶性フラックスに含まれるアジピン酸等の有機酸に、希土類元素を含むセラミック成分が溶出することがある。この場合には、セラミック成分が溶出して脆化した素体の外層部にクラックが発生することがある。

そのため、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３の含有成分におけるＴｉに対する希土類元素のモル比は、０．３［ｍｏｌ％］以上であることが好ましく、外側層６ｂ２２を構成するセラミック誘電体層９の含有成分におけるＴｉに対する希土類元素のモル比は、０．３［ｍｏｌ％］未満であることが好ましい。このように構成することにより、容量温度特性の安定化、および、絶縁抵抗の高温負荷寿命の長期化を図ることができるとともに、外側層６ｂ２２からセラミック成分が溶出して外側層６ｂ２２が脆化することによって外側層６ｂ２２にクラックが発生することが抑制できる。

なお、ここでは、その詳細な説明は省略するが、上記の特徴点を具備することで上記の効果が得られることは、希土類元素としてのＤｙの含有量を種々変えて行なった検証試験（後述する第１検証試験および第２検証試験とは異なる検証試験）により確認されており、Ｄｙの代わりにＧｄ、ＹまたはＬａを用いた場合の効果も同様に確認されている。

また、セラミック誘電体層３，９の各々において、主成分である上記ＡＢＯ_３で表わされるペロブスカイト型化合物にＭｎ化合物が添加されている場合には、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３の含有成分が、外側層６ｂ２２を構成するセラミック誘電体層９の含有成分と比較して、Ｔｉに対するＭｎのモル比が高いことが好ましい。すなわち、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１が、外側層６ｂ２２よりＭｎを多く含んでいることが好ましい。

Ｍｎの含有量が少ないセラミック誘電体層は、Ｍｎの含有量が多いセラミック誘電体層に比較して色彩が明るくなる。そのため、このように構成することにより、外側層６ｂ２２の色彩を、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１の色彩よりも明るくすることができる。したがって、積層セラミックコンデンサ１Ｂの第１主面２ａ１と第２主面２ａ２とを視覚的に容易に判別することが可能になる。

そのため、撮像カメラ等によって積層セラミックコンデンサ１Ｂを撮像して画像処理等を行なうことにより、積層セラミックコンデンサ１Ｂの厚み方向Ｔにおける向きを識別することが可能になるため、積層セラミックコンデンサ１Ｂの実装時において、第２主面２ａ２が配線基板１０１等の被実装体側を向くように積層セラミックコンデンサ１Ｂの向きを自動的に揃えることができる。

たとえば、厚み方向内層部６ａ、厚み方向第１外層部６ｂ１および内側層６ｂ２１を構成するセラミック誘電体層３の含有成分におけるＴｉに対するＭｎのモル比は、０．０８［ｍｏｌ％］以上にすることが好ましく、外側層６ｂ２２を構成するセラミック誘電体層９の含有成分におけるＴｉに対するＭｎのモル比は、０．０８［ｍｏｌ％］未満にすることが好ましい。

なお、ここでは、その詳細な説明は省略するが、上記の特徴点を具備することで上記の効果が得られることは、Ｍｎの含有量を種々変えて行なった検証試験（後述する第１検証試験および第２検証試験とは異なる検証試験）により確認されている。

（変形例）
図１８および図１９は、本発明の実施の形態２に基づいた変形例に係る積層セラミックコンデンサの模式断面図である。なお、これら図１８および図１９に示す断面は、それぞれ図１６および図１７に示した断面に対応している。以下、これら図１８および図１９を参照して、本変形例に係る積層セラミックコンデンサ１Ｃについて説明する。

図１８および図１９に示すように、本変形例に係る積層セラミックコンデンサ１Ｃは、厚み方向第２外層部６ｂ２に含まれる外側層６ｂ２２が、その一部において厚み方向第２外層部６ｂ２に含まれる内側層６ｂ２１側に向けて迫り出すように湾曲している点においてのみ、上述した本実施の形態における積層セラミックコンデンサ１Ｂと構成が相違している。

具体的には、図１８に示すように、外側層６ｂ２２は、長さ方向第１外層部７ｂ１および長さ方向第２外層部７ｂ２に対応する部分において内側層６ｂ２１側に向けて迫り出しており、これにより湾曲膨出部９ａが形成されている。また、図１９に示すように、外側層６ｂ２２は、幅方向第１外層部８ｂ１および幅方向第２外層部８ｂ２に対応する部分において内側層６ｂ２１側に向けて迫り出しており、これにより湾曲膨出部９ｂが形成されている。

このような湾曲膨出部９ａ，９ｂは、外側層６ｂ２２を構成するセラミック誘電体層９となる素材シートを内側層６ｂ２１が既に形成されたマザーブロックに対してさらに貼付けた後にこれを圧着するに際して、加圧板と当該素材シートが貼付けられたマザーブロックとの間に弾性体を介在させることにより、容易に実現が可能である。また、弾性体の厚みや材質、加圧する際の加圧力、貼付ける素材シートの厚み、既に形成されたマザーブロックの外表面の形状等を適宜調節することにより、当該湾曲膨出部９ａ，９ｂの形状を調整することも可能である。

このように構成された積層セラミックコンデンサ１Ｃにおいては、外側層６ｂ２２と内側層６ｂ２１との境界面が非平面形状になるため、外側層６ｂ２２と内側層６ｂ２１との密着力が高まることになり、これを平面形状とした場合に比べてこれら外側層６ｂ２２と内側層６ｂ２１との間において剥離が発生することが未然に防止できることになる。したがって、当該構成を採用することにより、より信頼性の高い積層セラミックコンデンサとすることができる。

なお、以上において説明した本実施の形態における積層セラミックコンデンサ１Ｂおよび変形例に係る積層セラミックコンデンサ１Ｃについても、上述した実施の形態１における積層セラミックコンデンサ１Ａの場合と同様の態様にて、被実装体に実装されたり、積層セラミックコンデンサ連に組み入れられたりすることができる。

＜第１検証試験＞
図２０は、第１検証試験における検証例１〜２１に係る積層セラミックコンデンサの設計条件および評価結果を示す表である。

第１検証試験は、上述した実施の形態２において示したように、厚み方向第２外層部として内側層と外側層とを含む積層セラミックコンデンサにおいて、内側層および外側層の各々の厚み方向における寸法およびＳｉの含有量を種々変えた場合に、素体の焼成後において素体にクラックが発生したか否かと、信頼性が確保できているか否かとを確認したものである。

図２０に示すように、第１検証試験においては、検証例１〜２１の合計２１種類の積層セラミックコンデンサをそれぞれ２０サンプルずつ作製した。なお、これら検証例１〜２１に係る積層セラミックコンデンサは、いずれも上述した実施の形態１において説明した積層セラミックコンデンサの製造フローに準じて製作されたものであり、いずれも上述した実施の形態２において説明した如くの構成を有するものである。

これら検証例１〜２１においては、厚み方向第１外層部の厚み方向における寸法ｔ１が設計値でいずれも４０［μｍ］であり、厚み方向第２外層部の厚み方向における寸法ｔ２が設計値でいずれも１００［μｍ］であり、積層部の厚み方向における寸法Ｔ１が設計値でいずれも６２０［μｍ］である。

また、これら検証例１〜２１においては、焼成後の積層部に含まれる内部電極層の厚みｘ１が設計値でいずれも０．８［μｍ］であり、その積層数はいずれも３３０である。また、これら検証例１〜２１においては、内側層等（より詳細には、厚み方向内層部、厚み方向第１外層部および内側層）を構成するセラミック誘電体層の含有成分におけるＴｉに対するＳｉのモル比が、いずれも１．３［ｍｏｌ％］である。

外側層を構成するセラミック誘電体層の含有成分におけるＴｉに対するＳｉのモル比は、検証例１〜７において１．７［ｍｏｌ％］であり、検証例８〜１４において２．９［ｍｏｌ％］であり、検証例１５〜２１において３．３［ｍｏｌ％］である。なお、検証例１〜２１における内側層等を構成するセラミック誘電体層のＳｉ量と外側層を構成するセラミック誘電体層のＳｉ量との差は、図２０に記載したとおりである。

内側層の厚み方向における寸法ｔ２１は、検証例１〜７において、それぞれ順に＋１０［μｍ］刻みで１０［μｍ］〜７０［μｍ］であり、検証例８〜１４において、それぞれ順に＋１０［μｍ］刻みで１０［μｍ］〜７０［μｍ］であり、検証例１５〜２１において、それぞれ順に＋１０［μｍ］刻みで１０［μｍ］〜７０［μｍ］である。

一方、外側層の厚み方向における寸法ｔ２２は、検証例１〜７において、それぞれ順に−１０［μｍ］刻みで９０［μｍ］〜３０［μｍ］であり、検証例８〜１４において、それぞれ順に−１０［μｍ］刻みで９０［μｍ］〜３０［μｍ］であり、検証例１５〜２１において、それぞれ順に−１０［μｍ］刻みで９０［μｍ］〜３０［μｍ］である。

第１検証試験においては、上述した設計条件に基づいて製作された検証例１〜２１に係る積層セラミックコンデンサのうち、検証例１〜２１のそれぞれ１０サンプルについて、焼成後において、積層セラミックコンデンサの中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨によって露出させて光学顕微鏡で観察してクラックの有無を確認するとともに、残る検証例１〜２１のそれぞれ１０サンプルについて、超加速ライフ試験機に投入することによりそれらの信頼性を確認した。ここで、超加速ライフ試験機に投入することで行なった信頼性試験は、サンプルを１５０［℃］の温度雰囲気中に置いて当該サンプルに８［Ｖ］の電圧を継続的に印加し、当該サンプルのＩＲ値が１０［ｋΩ］以下になるまでの時間を測定したものである。

なお、検証例１〜２１の評価に関し、焼成後に上記Ｗ−Ｔ断面を観察した当該検証例１〜２１に含まれる１０サンプル中に１つでもクラックが確認された場合にクラックが「有り」とし、１つもクラックが発見されなかった場合にクラックが「無し」とした。また、検証例１〜２１の評価に関し、超加速ライフ試験機に投入することで行なった信頼性試験の結果、ＩＲ値が１０［ｋΩ］以下になるまでの時間が１０時間を超えた場合に信頼性が「良」であるとし、当該時間が１０時間を下回った場合に信頼性が「不可」であるとした。

その結果、図２０の評価結果の欄に示すように、外側層の厚み方向における寸法ｔ２２が内側層の厚み方向における寸法ｔ２１以上である検証例１〜５，８〜１２，１５〜１９において、いずれもクラックが「無し」と判定された。また、上記クラックが「無し」と判定された検証例１〜５，８〜１２，１５〜１９のうち、外側層を構成するセラミック誘電体層の含有成分におけるＴｉに対するＳｉのモル比が２．９［ｍｏｌ％］より大きく、かつ、内側層の厚み方向における寸法ｔ２１が２０［μｍ］未満である検証例１５を除くすべてについて、信頼性が「良」であると判定された。

以上の結果に基づけば、外側層の厚み方向における寸法ｔ２２が、内側層の厚み方向における寸法ｔ２１以上である場合に、焼成時においてクラックの発生が効果的に抑制できることが分かる。また、内側層の厚み方向における寸法ｔ２１が、２０［μｍ］以上である場合に、厚み方向内層部に含まれるセラミック誘電体層の耐電圧性を維持して短絡の発生を抑制することができることが分かる。

＜第２検証試験＞
図２１は、第２検証試験における検証例２２〜２５に係る積層セラミックコンデンサの設計条件および評価結果を示す表であり、図２２は、当該第２検証試験において、積層セラミックコンデンサを実装した配線基板を撓ませた方法を示す模式図である。

第２検証試験は、上述した実施の形態２において示したように、厚み方向第２外層部として内側層と外側層とを含む積層セラミックコンデンサにおいて、内側層および外側層の各々のＳｉの含有量を種々変えた場合に、外部応力を積層セラミックコンデンサに付与した場合にクラックが発生するか否かを確認したものである。

図２１に示すように、第２検証試験においては、検証例２２〜２５の合計４種類の積層セラミックコンデンサをそれぞれ１０サンプルずつ作製した。なお、これら検証例２２〜２５に係る積層セラミックコンデンサは、いずれも上述した実施の形態１において説明した積層セラミックコンデンサの製造フローに準じて製作されたものであり、いずれも上述した実施の形態２において説明した如くの構成を有するものである。

これら検証例２２〜２５においては、厚み方向第１外層部の厚み方向における寸法ｔ１が設計値でいずれも１００［μｍ］であり、厚み方向第２外層部の厚み方向における寸法ｔ２が設計値でいずれも１００［μｍ］であり、積層部の厚み方向における寸法Ｔ１が設計値でいずれも６２０［μｍ］である。

また、これら検証例２２〜２５においては、内側層の厚み方向における寸法ｔ２１が設計値でいずれも５０［μｍ］であり、外側層の厚み方向における寸法ｔ２２が設計値でいずれも５０［μｍ］である。また、これら検証例２２〜２５においては、焼成後の積層部に含まれる内部電極層の厚みｘ１が設計値でいずれも０．８［μｍ］であり、その積層数はいずれも３３０である。

内側層等（より詳細には、厚み方向内層部、厚み方向第１外層部および内側層）を構成するセラミック誘電体層の含有成分におけるＴｉに対するＳｉのモル比は、検証例２２，２４において１．３［ｍｏｌ％］であり、検証例２３において１．７［ｍｏｌ％］であり、検証例２５において２．９［ｍｏｌ％］である。

外側層を構成するセラミック誘電体層の含有成分におけるＴｉに対するＳｉのモル比は、検証例２２，２３において１．７［ｍｏｌ％］であり、検証例２４，２５において２．９［ｍｏｌ％］である。なお、検証例２２〜２５における内側層等を構成するセラミック誘電体層のＳｉ量と外側層を構成するセラミック誘電体層のＳｉ量との差は、図２１に記載したとおりである。

第２検証試験においては、上述した設計条件に基づいて製作された検証例２２〜２５に係る積層セラミックコンデンサのそれぞれ１０サンプルについて、これらを被実装体にそれぞれ実装し、被実装体に外部応力を加えることで積層セラミックコンデンサの各々に内部電極層に到達するクラックが発生したか否かを確認した。

被実装体に外部応力を加える方法としては、図２２に示すように、積層セラミックコンデンサ１Ｂを実装した被実装体としての配線基板１０１を、実装された積層セラミックコンデンサ１Ｂが下方を向くように配置し、当該配線基板１０１を両端において下方から支持部３０１によって支持し、当該状態において配線基板１０１の上面側から図中に示す矢印ＤＲ方向に向けて押圧治具３００を配線基板１０１に垂直に押し当て、これにより配線基板１０１を下方に向けて撓ませる方法を採用した。当該方法を採用して配線基板１０１を撓ませることにより、積層セラミックコンデンサ１Ｂには、半田および第１外部電極５ａおよび第２外部電極５ｂを介して外部応力としての引張応力が付与される。

当該方法にて外部応力を検証例２２〜２５に係る積層セラミックコンデンサのそれぞれ１０サンプルに対して加えた後、当該積層セラミックコンデンサを配線基板から取り外し、積層セラミックコンデンサの内部の断面を研磨によって露出させて光学顕微鏡で観察して内部電極層に到達するクラックがあるか否かを確認した。

なお、検証例２２〜２５の評価に関し、上記断面を観察した当該検証例２２〜２５に含まれる１０サンプル中に１つでも内部電極層に到達するクラックが確認された場合にクラックが「有り」とし、１つも内部電極層に到達するクラックが発見されなかった場合にクラックが「無し」とした。

その結果、図２１の評価結果の欄に示すように、内側層を構成するセラミック誘電体層のＳｉ量と外側層を構成するセラミック誘電体層のＳｉ量とに差を生じさせた検証例２２，２４において、いずれも内部電極層に到達するクラックが「無し」と判定され、内側層を構成するセラミック誘電体層のＳｉ量と外側層を構成するセラミック誘電体層のＳｉ量とに差を生じさせていない検証例２３，２５において、いずれも内部電極層に到達するクラックが「有り」と判定された。

以上の結果に基づけば、外側層を構成するセラミック誘電体層のＳｉ量を内側層を構成するセラミック誘電体層のＳｉ量よりも多くすることで外側層に上述したＳｉの含有率が高い境界部が形成されるようにすることにより、クラックの進展防止またはクラックの進展方向を変更させて、クラックが内部電極層に到達することを抑制する効果が得られるものと考えられる。

＜各部の寸法の測定方法＞
以下においては、積層セラミックコンデンサの各部の寸法を測定する際の測定方法について説明する。

図２３は、積層セラミックコンデンサの断面を走査型電子顕微鏡で観察した拡大像の一例を示す図である。図２３においては、積層セラミックコンデンサにて埋め込み樹脂４００と接している第２主面２ａ２側の一部を図示している。

積層セラミックコンデンサのセラミック誘電体層および導電体層（内部電極層）の厚みを測定する際には、まず、図２３に示すように、積層セラミックコンデンサの断面を走査型電子顕微鏡（ＳＥＭ）で観察した拡大像において、素体の厚み方向に延びてかつ素体の中心を通る直線Ｌｃを引く。次に、直線Ｌｃと平行な複数の直線をピッチＳにて等間隔にて引く。ピッチＳは、測定しようとするセラミック誘電体層３または導電体層４の厚みの５倍〜１０倍程度で決めればよく、たとえば、厚みが１μｍのセラミック誘電体層３を測る場合には、ピッチＳを５μｍとする。また、直線Ｌｃの両側に同じ本数の直線を引く。すなわち、直線Ｌｃを含めて奇数本の直線を引く。図２３においては、直線Ｌａ〜直線Ｌｅまでの５本の直線を引いた場合を図示している。

次に、直線Ｌａ〜直線Ｌｅの各直線上において、セラミック誘電体層３および導電体層４の厚みを測定する。ただし、直線Ｌａ〜直線Ｌｅの各直線上において、導電体層４が欠損して、この導電体層４を挟むセラミック誘電体層３同士が繋がっている場合、または、測定位置の拡大像が不明瞭である場合は、さらに直線Ｌｃから離れた直線上において、厚みまたは距離を測定する。

たとえば、セラミック誘電体層３の厚みを測定する際には、図２３に示すように、直線Ｌａ上の厚みＤ１、直線Ｌｂ上の厚みＤ２、直線Ｌｃ上の厚みＤ３、直線Ｌｄ上の厚みＤ４、および、直線Ｌｅ上の厚みＤ５を測定し、これらの平均値をセラミック誘電体層３の厚みとする。

また、たとえば、積層部に含まれる複数のセラミック誘電体層の平均厚みを算出する際には、積層部の厚み方向の略中央に位置するセラミック誘電体層とその両側にそれぞれ位置する２層ずつのセラミック誘電体層とを合わせた５層のセラミック誘電体層の各々について上記の方法により厚みを測定し、その平均値を積層部に含まれる複数のセラミック誘電体層の平均厚みとする。

なお、セラミック誘電体層の積層数が５層未満である場合には、全てのセラミック誘電体層について上記の方法により厚みを測定し、その平均値を複数のセラミック誘電体層の平均厚みとする。また、導電体層の積層数が５層未満である場合には、全ての導電体層について上記の方法により厚みを測定し、その平均値を複数の導電体層の平均厚みとする。

幅方向第１外層部の幅方向における寸法および幅方向第２外層部の幅方向における寸法の測定方法としては、素体の中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、第１主面に最も近い位置に配置された導電体層に隣接する部分の幅方向における寸法および／または第２主面に最も近い位置に配置された導電体層に隣接する部分の幅方向における寸法を測定する。

長さ方向第１外層部の長さ方向における寸法および長さ方向第２外層部の長さ方向における寸法の測定方法としては、素体の中心を含みかつ長さ方向および厚み方向のいずれにも平行なＬ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、第１主面に最も近い位置に配置された導電体層に隣接する部分の長さ方向における寸法および／または第２主面に最も近い位置に配置された導電体層に隣接する部分の長さ方向における寸法を測定する。

積層部の幅方向における寸法の測定方法としては、素体の中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、幅方向における寸法が最大である導電体層の幅方向における寸法を測定する。

積層部の厚み方向における寸法の測定方法としては、素体の中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、素体の中心を含み、かつ、第１主面に最も近い位置に配置された導電体層と第２主面に最も近い位置に配置された導電体層とを最短距離で結ぶ線分の長さを測定して求める。

第１主面に最も近い位置に配置された導電体層の幅方向における寸法および第２主面に最も近い位置に配置された導電体層の幅方向における寸法は、素体の中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察することにより測定する。

積層部の厚み方向における中央部に位置する導電体層の幅方向における寸法は、素体の中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察することにより測定する。

厚み方向第１外層部の厚み方向における寸法、厚み方向第２外層部の厚み方向における寸法、厚み方向第２外層部に含まれる内側層の厚み方向における寸法、および、厚み方向第２外層部に含まれる外側層の厚み方向における寸法の測定方法としては、素体の中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、素体の幅方向の中央においてこれらの厚みを測定する。

上記面積Ｓ１および上記面積Ｓ２の測定方法としては、素体の中心を含みかつ幅方向および厚み方向のいずれにも平行なＷ−Ｔ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察することによって測定する。

＜各部の組成の分析方法＞
以下においては、積層セラミックコンデンサの各部の組成を分析する際の分析方法について説明する。

セラミック誘電体層の含有成分の組成分析は、ＩＣＰ（Inductively coupled plasma）発光分光分析または波長分散型Ｘ線分析装置（ＷＤＸ）により行なうことができる。ＩＣＰ発光分光分析により元素分析する場合は、分析試料を粉末状にした後、酸によって溶解し、溶解液をＩＣＰ発光分光分析することにより組成を特定する。ＷＤＸにより元素分析する場合は、樹脂によって埋め込んだ素体を研磨することによって上記Ｗ−Ｔ断面を露出させ、走査型電子顕微鏡（ＳＥＭ）に付設されたＷＤＸを用いて組成を特定する。

外側層においてＳｉの含有率が高い内側層との境界部は、樹脂によって埋め込んだ素体を研磨することによって上記Ｗ−Ｔ断面を露出させ、走査型電子顕微鏡（ＳＥＭ）によって露出断面の反射電子像を撮像して観察することにより確認できる。また、走査型電子顕微鏡（ＳＥＭ）に付設された波長分散型Ｘ線分析装置（ＷＤＸ）を用いて露出断面の元素マッピングを作成し、Ｓｉの含有率が高い部分を特定することにより境界部を確認することもできる。

なお、上述した本発明の実施の形態１ないし３および変形例においては、上述した特定の断面において積層部１０が四角形の一辺と台形の平行な２辺のうちの長い方の辺とが繋ぎ合わされた形状を有している場合（図３、図６、図７、図１７、図１９等参照）を例示して説明を行なったが、必ずしも積層部１０がこのような形状を有している必要はなく、少なくとも、複数の内部電極層４のうち、第２主面２ａ２に最も近い位置に配置された第２最外層４ｂの幅方向Ｗにおける寸法ｗｅ２が、複数の内部電極層４のうち、積層部１０の厚み方向Ｔにおける中央部に最も近い位置に配置された第３導電体層としての中央内部電極層４ｃの幅方向における寸法ｗｅ３よりも小さく構成されていれば、所期の目的が達成されることになる。

ここで、厚み方向内層部６ａと厚み方向第１外層部６ｂ１との間においても、厚み方向内層部６ａと厚み方向第２外層部６ｂ２との間ほどではないものの、上述したクラックが発生することがあるため、これを抑制するために、厚み方向第１外層部６ｂ１寄りに位置する部分の積層部１０の幅方向Ｗにおける寸法を、厚み方向Ｔにおける中央部に位置する部分の積層部１０の幅方向Ｗにおける寸法よりも相当程度に小さくすることとしてもよい。典型的には、厚み方向Ｔに沿って積層された複数の内部電極層４の幅方向における寸法が、厚み方向第１外層部６ｂ１寄りの位置において第１主面２ａ１側に近づくにつれて小さくなるように構成するとよい。その場合には、上述した特定の断面において積層部１０は、厚み方向Ｔにおける中央部近傍を境に２つの台形の各々の平行な２辺のうちの長い方の辺同士を繋ぎ合わせた大略六角形形状を有することになる。

このように構成した場合には、厚み方向内層部６ａと厚み方向第２外層部６ｂ２との境界部分のみならず、厚み方向内層部６ａと厚み方向第１外層部６ｂ１との境界部分においてもクラックが発生することが効果的に抑制できることになる。

今回開示した上記実施の形態およびその変形例はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

１Ａ〜１Ｃ 積層セラミックコンデンサ、２ 素体、２ａ１ 第１主面、２ａ２ 第２主面、２ｂ２ 第２端面、２ｂ１ 第１端面、２ｃ１ 第１側面、２ｃ２ 第２側面、３ セラミック誘電体層、４ 内部電極層（導電体層）、４ａ 第１最外層、４ｂ 第２最外層、４ｃ 中央内部電極層、４ｃ１ 第１引出し部、４ｃ２ 第２引出し部、４ｄ 最大幅内部電極層、５ａ 第１外部電極、５ｂ 第２外部電極、６ａ 厚み方向内層部、６ｂ１ 厚み方向第１外層部、６ｂ２ 厚み方向第２外層部、６ｂ２１ 内側層、６ｂ２２ 外側層、７ａ 長さ方向内層部、７ｂ１ 長さ方向第１外層部、７ｂ２ 長さ方向第２外層部、８ａ 幅方向内層部、８ｂ１ 幅方向第１外層部、８ｂ２ 幅方向第２外層部、９ セラミック誘電体層、９ａ，９ｂ 湾曲膨出部、１０ 積層部、１１ 素材シート群、１１Ａ，１１Ｂ１，１１Ｂ２ 素材シート、１２ セラミック素地、１３ 導電パターン、２０ 原料シート群、３０ マザーブロック、５０ 加圧板、６０ 弾性体、１００ 積層セラミックコンデンサの実装体、１０１ 配線基板、１０２ ランド、１０３ 半田、２００ 積層セラミックコンデンサ連、２０１ 包装体、２０２ キャリアテープ、２０２ａ 凹部、２０２ｂ 底部、２０３ カバーテープ、３００ 押圧治具、３０１ 支持部、４００ 埋め込み樹脂、Ｐ１ 境界部、Ｐ２ 表層部。

Claims (9)

1. 厚み方向に沿って交互に積層された複数の導電体層および複数のセラミック誘電体層にて構成された積層部を内部に含む素体と、前記素体の外部に設けられた外部電極とを備えた積層セラミックコンデンサであって、
   前記素体の外表面は、前記厚み方向において相対して位置する第１主面および第２主面と、前記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面と、前記厚み方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面とによって構成され、
   前記外部電極は、前記第１端面を覆うように設けられた第１外部電極と、前記第２端面を覆うように設けられた第２外部電極とを含み、
   前記複数の導電体層のうちの一部が、前記積層部から前記第１端面側に向けて延設された第１引出し部を介して前記第１外部電極に接続され、
   前記複数の導電体層のうちの他の一部が、前記積層部から前記第２端面側に向けて延設された第２引出し部を介して前記第２外部電極に接続され、
   前記厚み方向において、前記素体は、セラミック誘電体層にて構成されかつ前記第１主面を規定する厚み方向第１外層部と、セラミック誘電体層にて構成されかつ前記第２主面を規定する厚み方向第２外層部と、前記積層部を含みかつ前記厚み方向第１外層部および前記厚み方向第２外層部の間に位置する厚み方向内層部とに区分され、
   前記幅方向において、前記素体は、セラミック誘電体層にて構成されかつ前記第１側面を規定する幅方向第１外層部と、セラミック誘電体層にて構成されかつ前記第２側面を規定する幅方向第２外層部と、前記積層部を含みかつ前記幅方向第１外層部および前記幅方向第２外層部の間に位置する幅方向内層部とに区分され、
   前記厚み方向内層部に含まれる複数の導電体層のうち、前記第１主面に最も近い位置に配置された第１導電体層は、前記厚み方向第１外層部を構成するセラミック誘電体層に隣接して設けられ、
   前記厚み方向内層部に含まれる複数の導電体層のうち、前記第２主面に最も近い位置に配置された第２導電体層は、前記厚み方向第２外層部を構成するセラミック誘電体層に隣接して設けられ、
   前記厚み方向第２外層部の前記厚み方向における寸法が、前記厚み方向第１外層部の前記厚み方向における寸法よりも大きく、
   前記第２導電体層の前記幅方向における寸法が、前記積層部の前記厚み方向における中央部に最も近い位置に配置された第３導電体層の前記幅方向における寸法よりも小さい、積層セラミックコンデンサ。
2. 前記第２導電体層の前記幅方向における寸法が、前記第３導電体層の前記幅方向における寸法の０．５倍以上０．９５倍以下である、請求項１に記載の積層セラミックコンデンサ。
3. 前記積層部を通る前記厚み方向および前記幅方向のいずれにも平行な任意の断面において、前記第２導電体層を通る第１仮想線と、前記複数の導電体層のうちの前記幅方向における寸法が最大である第４導電体層を通る第２仮想線と、前記第４導電体層の前記幅方向における一方の端部を通る前記厚み方向に平行な第３仮想線と、前記第４導電体層の前記幅方向における他方の端部を通る前記厚み方向に平行な第４仮想線とによって囲まれる領域の面積をＳ１とし、前記積層部のうちの前記第４導電体層よりも前記厚み方向第２外層部側の部分の面積をＳ２とした場合に、Ｓ２／Ｓ１で定義される値が、０．７５以上０．９５以下である、請求項１または２に記載の積層セラミックコンデンサ。
4. 前記厚み方向内層部、前記厚み方向第１外層部および前記厚み方向第２外層部に含まれるセラミック誘電体層の各々は、主成分としてチタン酸バリウムおよび副成分としてＳｉを含み、
   前記厚み方向第２外層部は、前記厚み方向内層部に隣接して位置する内側層と、前記内側層に隣接して位置し、前記第２主面を規定する外側層とを含み、
   前記外側層に含まれるセラミック誘電体層の含有成分におけるＴｉに対するＳｉの組成比は、前記内側層に含まれるセラミック誘電体層の含有成分におけるＴｉに対するＳｉの組成比よりも高い、請求項１から３のいずれかに記載の積層セラミックコンデンサ。
5. 前記外側層は、前記内側層との境界部において、前記外側層の前記厚み方向における中央部に比較してＳｉの含有率が高い、請求項４に記載の積層セラミックコンデンサ。
6. 前記外側層の前記厚み方向における寸法が、前記内側層の前記厚み方向における寸法よりも大きい、請求項４または５に記載の積層セラミックコンデンサ。
7. 前記積層部の前記厚み方向における寸法が、前記積層部の前記幅方向における寸法よりも大きく、
   前記素体の前記厚み方向における寸法が、前記素体の前記幅方向における寸法よりも大きい、請求項１から６のいずれかに記載の積層セラミックコンデンサ。
8. 請求項１から７のいずれかに記載の複数の積層セラミックコンデンサと、
   複数の凹部が間隔を隔てて設けられた長尺状のキャリアテープ、および、前記複数の凹部を塞ぐように前記キャリアテープに貼付けられたカバーテープを含む包装体とを備え、
   前記複数の積層セラミックコンデンサの各々の前記第２主面が前記複数の凹部の各々の底部側を向いた状態となるように、前記複数の積層セラミックコンデンサが前記複数の凹部内にそれぞれ収納されている、積層セラミックコンデンサ連。
9. 請求項１から７のいずれかに記載の複数の積層セラミックコンデンサと、
   前記積層セラミックコンデンサが実装された被実装体とを備え、
   前記積層セラミックコンデンサの前記第２主面が前記被実装体側を向いた状態となるように、前記積層セラミックコンデンサが前記被実装体に実装されている、積層セラミックコンデンサの実装体。

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