JP4761062B2

JP4761062B2 - 積層セラミックコンデンサ

Info

Publication number: JP4761062B2
Application number: JP2006167411A
Authority: JP
Inventors: 秀定夏井; 智菅原
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2006-06-16
Filing date: 2006-06-16
Publication date: 2011-08-31
Anticipated expiration: 2026-06-16
Also published as: JP2007335726A

Description

本発明は、積層セラミックコンデンサに関する。

積層セラミックコンデンサは、例えば特許文献１に開示されているように、セラミック粉体と、有機ビヒクルとを混合したセラミック塗料を用いてセラミック塗膜を形成し、次に、セラミック塗膜の上に、導電性粉体と有機ビヒクルとを混合した電極塗料を用いて電極塗膜を形成し、こうして得られたグリーンシートの複数枚を順次に積層し、加熱圧着する工程を経て製造される。この後、個品化のための切断工程、焼成工程、端子電極付与工程等を経て、積層セラミックコンデンサの完成品が得られる。

上述した積層セラミックコンデンサでは、セラミック塗膜がセラミック粉体を含有するのに対し、これと隣接する電極塗膜が導電性粉体を含有するという組成の違いのために、焼成の際に、セラミック誘電体層と内部電極層との間の膨張・収縮の差に起因するデラミネーションを生ずることがある。

この問題を解決する手段として、特許文献２は、電極塗料にセラミック粒子（共材）を含有させる技術を開示している。

ところが、電極塗料に共材として、セラミック粒子を含有させた積層セラミックコンデンサでは、往々にして、セラミック基体の周辺部にクラックが発生することがあった。このようなクラックが発生すると、不良品となり、製品歩留りを低下させる。また、場合によっては、耐電圧不良を招くこともあった。
特開平０９−１２９４８６号公報特開平０７−２０１２２２号公報

本発明の課題は、クラックの発生を抑制しえるとともに、耐電圧不良を招き難い積層セラミックコンデンサを提供することである。

上述した課題を解決するため、本発明は、内部電極層と、セラミック誘電体層とを交互に配置した構造の積層セラミックコンデンサにおいて、前記内部電極層のそれぞれは、その厚みに相当する空隙を含んでおり、前記内部電極層の外周縁から、前記内部電極層の厚みを２０倍した領域内における空隙率が、５〜１５％の範囲内にある。

本発明者らの研究によると、クラックは、通常は長方形状の形状を有する内部電極層の外周縁から、内部電極層の厚みを２０倍した領域内において、多発することがわかった。また、空隙は、内部電極層のほぼ厚みに相当する大きさ、つまり、内部電極層を突き抜ける大きさであることもわかった。

そこで、内部電極層の厚みを２０倍した領域内において、空隙と、クラック発生との相関関係について、空隙率を変えながら検討したところ、空隙率が５％未満であると、この空隙に導電体が入り込んだ場合、焼成クラックが発生し易くなることを見出した。

ところが、空隙率が大きくなると、今度は、耐電圧不良が多発することがわかった。そこで、空隙率と耐電圧不良との関係を調べたところ、空隙率が１５％を超えるあたりから、耐電圧不良が急激に増大することが確認された。

結局、本発明者らの研究によれば、空隙が、内部電極層のほぼ厚みに達する内部電極層を有する積層セラミックコンデンサにおいて、クラックの発生を抑制するとともに、耐電圧不良を回避するためには、内部電極層の外周縁から、内部電極層の厚みを２０倍した領域内における空隙率が、５〜１５％の範囲内になければならない、ということになる。なお、本発明において、空隙率とは、内部電極層の単位平面積において、空隙の占有する平面積の比をいう。また、空隙とは、内部電極層のない状態を言い、空気層を意味するものではない。

本発明の実現に当たっては、空隙率の制御が必要である。その手段として、電極塗料に共材として含まれるセラミック粉体の含有量をコントロールする手法を採用することができる。

本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。

図１は本発明に係る積層セラミックコンデンサの構造を模式的に示す断面図、図２は図１の２−２線断面図である。図を参照すると、本発明に係る積層セラミックコンデンサは、セラミック誘電体基体１の内部において、内部電極層２１、２２と、セラミック誘電体層１１とを交互に配置した構造になっている。内部電極層２１、２２は、よく知られているように、ほぼ長方形状の平面形状を有し、１つおきに、異なる端子電極３１、３２に接続される。即ち、内部電極層２１は、その一端が端子電極３１に接続され、内部電極層２２は、その一端が、端子電極３１とは反対側に設けられた端子電極３２に接続されている。

内部電極層２１、２２は、導電性粉体と、有機ビヒクルと、共材とを混合した電極塗料を、スクリーン印刷などによって塗布し、かつ、焼成して形成されたものである。内部電極層２１、２２の形成方法は周知である。簡単に述べると、電極塗料は、一般に、導電性粉体を、有機バインダ及び溶剤の組成でなる有機ビヒクル中に分散させたものである。導電性粉体としては、貴金属（Ｐｄ、Ａｇ等）の微粉末または卑金属（Ｎｉ、Ｃｕ等）の微粉末が使用され、有機バインダとしては、アクリル樹脂、フェノール樹脂、アルキッド樹脂、ロジンエステル、各種セルロース等が使用され、有機溶剤としては、アルコール系、炭化水素系、エーテル系、エステル系等のものが使用される。電極塗料中の有機ビヒクルは、焼成工程において、燃焼され、除去され、導電性粉体及び共材が焼結して膜状の内部電極層２１、２２となる。

共材は、焼成の際に、セラミック誘電体層１１と内部電極層２１、２２との間の膨張・収縮の差に起因するデラミネーションを生ずるのを回避するために添加されるものであり、セラミック誘電体層１１を構成するセラミック粉体と同種で、ほぼ同一の粒径を有するものを用いることが好ましい。

上述した内部電極層２１、２２の厚みｔ１は、小型大容量化の進んだ積層セラミックコンデンサでは、１μｍ〜２μｍ、具体的には、１．２μｍ〜１．５μｍ程度の微小値になる。このような積層セラミックコンデンサでは、内部電極層２１、２２には、そのほぼ厚みｔ１に相当する空隙２１１、２２１が発生する。本発明者らの研究によると、空隙２１１、２２１は、通常は長方形状の形状を有する内部電極層２１、２２の外周縁から、内部電極層２１、２２の厚みｔ１を２０倍した領域Ｗ１１内において、多発することがわかった。また、空隙２１１、２２１は、共材を用いた内部電極層２１、２２ではそのほぼ厚みｔ１に相当する大きさ、つまり、内部電極層２１、２２を突き抜ける大きさであることもわかった。

その理由について推測するに、空隙２１１、２２１は、焼成が進む過程において、内部電極層２１、２２に含まれていたセラミック粉体でなる共材が、材料的に、より親和性の高い周囲のセラミック誘電体層１１に移動するために生じるものと考えられる。内部電極層２１、２２とセラミック誘電体層１１との相対的関係を見ると、内部電極層２１、２２の中央部領域では、内部電極層２１及び内部電極層２２は、その厚み方向の両面で、セラミック誘電体層１１と接するだけであるが、内部電極層２１、２２の外周領域では、厚み方向の両面のほかに、その外側にもセラミック誘電体層１２が存在する。このため、内部電極層２１、２２の外周側に向かうほど、内部電極層２１、２２から、その周囲に存在するセラミック誘電体層１１、１２へ移動する共材の量が多くなり、内部電極層２１、２２の外周部付近に、より多くの空隙２１１、２２１が発生することになる。

内部電極層２１、２２の外周縁から、内部電極層２１、２２の厚みｔ１を２０倍した領域Ｗ１１内において、クラックがより多く発生しているのは、この領域内で、上述した共材移動現象が進行しているためと推測される。

もっとも、空隙２１１、２２１の存在が、すべてにおいて、否定的であるということでない。焼成クラックの発生を抑制するという観点からは、空隙２１１、２２１は、ある程度の率で存在する方が望ましい。なぜなら、空隙２１１、２２１の存在は、焼成工程において、セラミック粒子が粒成長する際の応力を吸収緩和し、焼成クラックが発生するのを抑制する働きをもたらすからである。

他方、この種の積層セラミックコンデンサでは、内部電極層２１−２２の間に電圧が印加されたときに電歪現象が不可避的に発生する。内部電極層２１、２２の厚みｔ１が、空隙２１１、２２１の大きさに比して、充分に大きければ、空隙２１１、２２１が存在していても、空隙によって内部電極層２１、２２が部分的に途切れることはないので、電歪現象の乱れは、それほど問題にはならない。これに対して、内部電極層２１、２２の厚みｔ１が、例えば１〜２μｍ程度まで薄くなると、空隙２１１、２２１が、内部電極層２１、２２のほぼ厚みｔ１の分、つまり、内部電極層２１、２２を突き抜ける大きさになり、内部電極層２１、２２が空隙２１１、２２１のある部分で途切れてしまう。このような形態の空隙２１１、２２１の数が多くなれば、当然、電歪現象の発生が不規則になり、電歪現象に起因するクラックの発生、及び、耐電圧の低下を招くことになる。

従って、焼成クラックの発生、電歪クラックの発生及び耐電圧の低下を防止する観点から、空隙率をどのような値に設定するかが、極めて重要な問題となる。そこで、クラックが多発する内部電極層２１、２２の厚みｔ１を２０倍した領域Ｗ１１内において、空隙２１１、２２１と、クラック発生との相関関係について、空隙率を変えながら検討したところ、図３に図示するように、空隙率が５％未満であると、この空隙２１１、２２１の内部に内部電極層２１、２２に含まれるべき導電体が入り込んだ場合、焼成クラックが発生し易くなることを見出した。なお、本発明において、空隙率とは、内部電極層２１、２２の単位平面積において、空隙２１１、２２１の占有する平面積の比をいう。従って、本発明における空隙率は、内部電極層２１、２２の厚みｔ１を２０倍した領域の平面積をＳ１とし、同平面積内で空隙の占める面積をＳ２としたとき、比（Ｓ２／Ｓ１）を百分率で表示したものということになる。

ところが、図４に図示するように、空隙率が１５％を超えるあたりから、電歪クラックに起因する耐電圧不良が急激に増大することが確認された。

結局、本発明者らの研究によれば、共材使用の内部電極層２１、２２を有する積層セラミックコンデンサにおいて、焼成クラック及び電歪クラックの発生を抑制し、耐電圧不良を回避するためには、内部電極層２１、２２の外周縁から、その厚みｔ１を２０倍した領域Ｗ１１内における空隙率が、５〜１５％の範囲内になければならない、ということになる。

本発明の実現に当たっては、空隙率の制御が必要である。その手段として、電極塗料に共材として含まれるセラミック粉体の含有量をコントロールする手法を採用することができる。具体的には、次のような手法がある。
（ａ）電極塗料において、共材添加量を増加させる。
（ｂ）内部電極層を複数回重ね塗りする。その際に共材添加量を変えた電極塗料を用いる。
（ｃ）領域Ｗ１１と、それ以外の領域とで、共材添加量の異なる電極塗料を用いる。

共材添加量の制御は、一般には、その量を増加させる方向である。また、最外側の内部電極層２１、２２（図において、最上層及び最下層の内部電極層）も、領域Ｗ１１と同様に、セラミック誘電体層と接する面積が多くなり、共材のセラミック誘電体層への移動が認められる。従って、これらの最外側の内部電極層２１、２２においても、同様の共材添加量制御を行うものとする。

以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。

本発明に係る積層セラミックコンデンサの構造を模式的に示す図である。図１の２−２線断面図である。積層セラミックコンデンサにおける空隙率と焼成クラックとの関係を示す図である。積層セラミックコンデンサにおける空隙率と耐電圧不良との関係を示す図である。

符号の説明

１セラミック誘電体基体
１１セラミック誘電体層
２１内部電極層
２２内部電極層
３１端子電極
３２端子電極
２１１空隙
２２１空隙

Claims

内部電極層と、セラミック誘電体層とを交互に配置した積層セラミックコンデンサであって、
前記内部電極層のそれぞれは、厚みが１μｍ以上２μｍ未満の範囲にあり、その厚みに相当する空隙を含んでおり、
前記空隙は、前記内部電極層の外周部により多く発生しており、前記内部電極層の外周縁から前記内部電極層の厚みを２０倍した領域内における空隙率が、５〜１５％の範囲内ある、
積層セラミックコンデンサ。