KR101922867B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 세라믹 전자 부품 및 이의 제조방법에 관한 것으로, 본 발명의 일 실시형태에 따르면, 세라믹 본체; 상기 세라믹 본체 내부에 형성되며, 내부에 비전극 영역이 형성된 내부 전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 내부 전극의 단면에 있어서, 상기 비전극 영역의 70% 이상은 상기 내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하는 적층 세라믹 전자부품을 특징으로 할 수 있다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Multi-layered ceramic electronic component and method for manufacturing the same}
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다.
특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
한편, 상기 복수의 유전체층과 내부전극 사이의 소결 수축 거동의 매칭을 위해 상기 내부전극 형성용 페이스트 내에는 세라믹 분말이 공재로서 첨가된다.
상기 세라믹 공재는 소성 과정에서 유전체층으로 빠져나가 유전체층-내부전극 계면에서의 비정상적 입자 성장이 유발되기도 한다.
이로 인하여, 유전체층의 두께 증가가 일어날 수 있으며, 이는 적층 세라믹 커패시터의 용량 저하로 이어지며, 또한 내부전극의 연결성을 저하시키는 원인으로 작용할 수 있다.
아래의 선행기술문헌은 내부전극 영역 내 비전극 영역을 조절하는 것을 특징으로 하나, 내부전극 연결성 개선에 의한 고용량 적층 세라믹 커패시터의 구현이라는 본원 발명의 목적 달성에는 미흡한 실정이다.
일본공개특허공보 2004-079994
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 세라믹 본체; 상기 세라믹 본체 내부에 형성되며, 내부에 비전극 영역이 형성된 내부 전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 내부 전극의 단면에 있어서, 상기 비전극 영역의 70% 이상은 상기 내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하는 적층 세라믹 전자부품을 제공한다.
상기 내부 전극의 두께는 0.5㎛이하일 수 있다.
상기 유전체층의 두께는 0.6㎛이하일 수 있다.
상기 비전극 영역은 세라믹 공재 분말을 포함할 수 있다.
상기 비전극 영역의 평균 직경은 1 내지 300 nm일 수 있다.
상기 비전극 영역은 기공을 포함할 수 있다.
상기 기공의 평균 입경은 30 nm 이하일 수 있다.
상기 기공의 중심점이 상기 내부전극의 상하 경계면 각각에서 내부로 15 nm 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기 내부전극의 평균 두께가 500 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기 내부전극의 평균 두께가 400 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3.75% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기 내부 전극층은 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 90%이상일 수 있다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계; 금속 분말 및 세라믹 공재 분말을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 내부 전극의 단면에 있어서, 상기 비전극 영역의 70% 이상은 상기 내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 세라믹 적층체의 소성은 700℃ 이하의 온도에서 30℃/60s 내지 50℃/60s의 승온 속도로 수행될 수 있다.
상기 내부 전극층의 연결성은 90%이상일 수 있다.
상기 내부 전극의 두께는 0.5㎛이하일 수 있다.
상기 유전체층의 두께는 0.6㎛이하일 수 있다.
상기 비전극 영역의 평균 직경은 1 내지 300 nm일 수 있다.
상기 비전극 영역은 기공을 포함할 수 있다.
상기 기공의 평균 입경은 30 nm 이하일 수 있다.
상기 기공의 중심점이 상기 내부전극의 상하 경계면 각각에서 내부로 15 nm 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기 내부전극의 평균 두께가 500 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기 내부전극의 평균 두께가 400 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3.75% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기 내부 전극층은 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 90%이상일 수 있다.
본 발명의 일 실시형태에 따르면 내부 전극층 내의 비전극 영역의 면적비를 제어하여 내부전극의 연결성을 확보할 수 있다.
적층 세라믹 커패시터가 소형 및 고적층화될수록 내부 전극층은 박층화되고, 내부전극층이 박층화될수록 소결 과정에서 내부 전극층이 끊기기 쉬워 내부 전극의 연결성을 확보하기 어려우나, 본 발명의 일 실시형태에 따르면, 내부전극 내에 비전극 영역을 형성하고, 비전극 영역의 비율을 조절하여 내부 전극층의 연결성을 확보할 수 있다.
본 발명의 일 실시 형태에 따르면, 세라믹 공재 분말은 금속 입자의 소결 시 금속 입자 사이에 배치되어 금속 입자의 입성장을 억제할 수 있고, 내부전극층 내에 트랩되어 내부 전극층의 연결성을 확보할 수 있다.
본 발명의 일 실시형태에 따르면, 소성 후 크랙과 같은 세라믹 전자부품의 내부구조 결함을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 용량을 확보할 수있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 4은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110), 상기 세라믹 본체 내부에 형성된 내부 전극층(121, 122), 상기 세라믹 본체(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 본체(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 0.6㎛ 이하 일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(1)의 두께는 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 세라믹 본체(110) 내부에는 내부 전극(121, 122)이 형성될 수 있다.
상기 내부 전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 본체(110) 내부에 형성될 수 있다.
상기 내부 전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부 전극층(121, 122)의 말단은 세라믹 본체(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극층은 리드부를 갖고, 리드부를 통하여 세라믹 본체의 동일 면으로 노출될 수 있다. 또는 제1 및 제2 내부 전극층은 리드부를 갖고 리드부를 통하여 세라믹 본체의 하나 이상의 면으로 노출될 수 있다.
상기 일 내부 전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 0.5㎛이하 일 수 있다.
또는 일 내부 전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부 전극층(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시형태에 따르면 내부 전극이 형성된 유전체층은 200층 이상 적층될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110)의 외측에는 외부 전극(131, 132)이 형성될 수 있고, 상기 외부전극(131, 132)은 내부 전극(121, 122)과 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 본체(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 본체(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 세라믹 본체로 노출되는 제1 및 제2 내부 전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 외부 전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다.
상기 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
본 발명의 일 실시형태에 따른 내부 전극(121, 122)은 내부에 비전극 영역(21)이 형성될 수 있으며, 상기 내부 전극(121, 122)의 단면에 있어서, 상기 비전극 영역(21)의 70% 이상은 상기 내부전극(121, 122)의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포할 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극에서 비전극 영역(21)을 제외한 부분은 전극영역(11)으로 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 비전극 영역(21)은 내부전극층의 소성 과정에서 형성될 수 있으며, 상기 비전극 영역(21)은 내부 전극을 형성하는 도전성 페이스트의 조성물에 의하여 형성될 수 있다.
이에 제한되는 것은 아니나, 비전극 영역(21)은 세라믹 성분을 포함할 수 있다.
본 발명의 일 실시형태에 따르면 비전극 영역(21)은 도전성 페이스트에 포함된 성분 중 도전성 금속이 아닌 성분으로 형성될 수 있으며, 예를 들면 세라믹 분말에 의하여 형성될 수 있다.
또한, 비전극 영역(21)을 형성하는 물질은 예를 들면 세라믹 공재 분말, 바인더, 용제 등일 수 있다. 상기 바인더 및 용제는 소성에 의하여 잔류한 카본계 성분으로 존재할 수 있다. 또한 상기 비전극 영역(21)은 기공일 수 있다.
본 발명의 일 실시형태에 따르면, 도전성 페이스트의 조성물에 포함되는 물질은 소성 중에 내부 전극을 이루는 금속 입자(grain)의 계면 즉, 입계(grain boundary)에 트랩될 수 있다.
이는 후술하는 내부 전극의 형성과정에 관한 설명을 통해 보다 명확해 질 수 있다.
본 발명의 일 실시형태에 따르면, 내부 전극(121, 122)의 단면에 있어서, 상기 비전극 영역(21)의 70% 이상은 상기 내부전극(121, 122)의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포할 수 있다.
본 발명의 일 실시형태에서 상기 비전극 영역(21)의 분포는 적층 세라믹 커패시터의 단면을 광학 현미경으로 이미지를 스캔하여 측정할 수 있다.
광학 이미지에서 내부 전극과 유전체층은 구별될 수 있으며, 내부전극 내에서의 상기 비전극 영역(21)의 분포가 측정될 수 있다.
광학 이미지에서 내부전극 내부에 형성된 비전극 영역(21)과 전극영역(11)은 다른 명암으로 표현되어 구별될 수 있다.
이에 제한되는 것은 아니나, 시그마 스캔 프로(SigmaScan Pro) 등의 컴퓨터 프로그램을 사용하여 비전극 영역(21)의 분포 등을 측정할 수 있다.
상기와 같이, 상기 비전극 영역(21)의 70% 이상은 상기 내부전극(121, 122)의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하도록 조절함으로써, 내부전극의 연결성을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있다.
상기와 같이, 비전극 영역(21)의 분포를 조절하는 방법은 특별히 제한되지 않으나, 예를 들어 적층 세라믹 커패시터의 초기 소성 공정 및 가소 공정에서의 온도 상승 속도를 높임으로써, 수행될 수 있다.
즉, 700℃ 이하의 온도에서 30℃/60s 내지 50℃/60s의 승온 속도로 초기 소성을 수행함으로써, 급격한 니켈 소결을 유도하고, 이로 인하여 상기 비전극 영역(21)이 충분히 확산되지 않도록 할 수 있다.
구체적으로, 기공 또는 세라믹 공재 등의 비전극 영역이 충분히 확산되지 못하면, 유전체 그레인 경계(grain boundary)까지 이동하지 못하고, 그레인의 내부에 존재하게 된다.
이 이후에는 800℃ 이상의 고온에서 소성 공정이 진행되더라도, 상기 트랩된 기공 또는 세라믹 공재 등의 비전극 영역은 내부전극과 유전체층간 계면으로 확산되기 어렵게 된다.
즉, 내부전극 내에서의 기공 또는 세라믹 공재 등의 비전극 영역의 확산 속도는 각 영역에 따라 서로 차이가 있으며, 상기 비전극 영역의 영역별 확산 속도의 관계는 아래와 같다.
D(s)＞ D(gb) 》D(I)
D(s): 내부전극과 유전체층간 계면에서의 확산 속도
D(gb): 유전체 그레인 경계(grain boundary)에서의 확산 속도
D(I): 그레인의 내부 혹은 격자 내의 확산 속도
상기와 같이, 확산 속도의 차이가 있어, 상기 트랩된 기공 또는 세라믹 공재 등의 비전극 영역은 내부전극과 유전체층간 계면으로 확산되기 어렵게 된다.
이로 인하여, 본 발명의 일 실시형태에 따르면, 내부전극의 연결성을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있게 된다.
상기 비전극 영역이 포함하는 기공의 평균 입경은 30 nm 이하일 수 있다.
상기 기공의 중심점이 상기 내부전극의 상하 경계면 각각에서 내부로 15 nm 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
즉, 상기 기공의 평균 입경이 30 nm 이하로 조절되므로, 상기 기공의 중심점은 상기 기공의 경계로 부터 15 nm 이하의 지점에 존재하게 된다.
따라서, 상기 기공의 중심점이 상기 내부전극의 상하 경계면 각각에서 내부로 15 nm 이격된 지점 사이에 형성된 영역 내에 분포하게 될 경우, 상기 기공이 상기 내부전극 내부에 존재하게 되므로, 내부전극의 연결성을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있게 된다.
상기 기공의 중심점이 상기 내부전극의 상하 경계면 각각에서 내부로 15 nm 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율은 특별히 제한되지 않으나, 예를 들어 전체 기공 대비 90% 이상일 수 있다.
상기 비율이 90% 미만일 경우에는 내부전극의 연결성 향상의 효과가 없을 수 있다.
상기 내부전극의 평균 두께가 500 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기 내부전극의 평균 두께가 400 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3.75% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상일 수 있다.
상기와 같이 내부전극의 평균 두께에 따라 상기 내부전극 내에 분포하는 기공의 비율을 조절함으로써, 내부전극의 연결성을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있게 된다.
본 발명의 일 실시형태에 따르면, 상기 비전극 영역(21)의 분포를 조절함에 따라, 내부전극의 연결성은 90% 이상 일 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 연결성은 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비(내부전극 전체 길이/실제 내부전극이 형성된 부분의 길이)로 정의될 수 있다.
내부전극 전체 길이 및 실제 내부전극이 형성된 부분의 길이는 상기와 같이 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
보다 구체적으로, 세라믹 본체의 폭 방향의 중앙부에서 절단한 길이 방향의 단면을 스캔한 이미지에서 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비를 측정할 수 있다.
본 발명의 일 실시형태에서 내부전극 전체 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 포함한 길이를 의미할 수 있고, 실제 내부전극이 형성된 부분의 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 제외한 길이를 의미할 수 있다. 상술한 바와 같이 상기 갭(gap)은 내부 전극을 관통한 기공을 의미하며, 내부전극 표면의 일부에만 형성되거나, 내부전극 내부에 형성된 기공은 포함되지 않는다.
본 발명의 일 실시형태에 따르면, 실제 내부전극의 길이는 내부전극의 전체길이(T)에서 갭(gap)의 길이를 뺀 값으로 측정될 수 있다.
본 발명의 일 실시형태에 따르면, 일 내부 전극(121, 122)의 두께는 0.5㎛이하일 수 있다.
또는 일 내부 전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부 전극(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시형태에서 내부 전극의 두께는 상기와 같이 적층 세라믹 커패시터의 단면을 광학 현미경으로 이미지를 스캔하여 측정할 수 있다. 스캔된 이미지에서 일부를 취하여 내부 전극층의 두께를 구할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
적층 세라믹 커패시터는 제1 및 제2 내부 전극의 중첩되는 영역에 의하여 정전용량이 형성될 수 있다.
일반적으로 내부 전극은 소결 과정에서 내부 전극이 뭉쳐서 끊기는 현상이 발생할 수 있다.
이에 따라 내부 전극에 의하여 형성되는 정전 용량이 감소할 수 있고, 정전용량이 불규칙하게 형성될 수 있으며, 신뢰성이 저하될 수 있다.
따라서, 고용량을 구현하기 위해서는 내부 전극의 연결성을 확보할 필요가 있다.
그러나, 적층 세라믹 커패시터가 소형 및 고적층화될수록 내부 전극은 박층화되고, 내부전극이 박층화될수록 소결 과정에서 내부 전극이 끊기기 쉬워 내부 전극의 연결성을 확보하기 어렵다.
그러나, 본 발명의 일 실시형태에 따르면, 내부전극 내에 비전극 영역(21)의 분포를 조절함으로써, 내부 전극의 연결성을 확보할 수 있다.
즉, 상기 비전극 영역(21)의 70% 이상은 상기 내부전극(121, 122)의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하도록 조절함으로써, 내부전극의 연결성을 확보할 수 있다.
상기 내부전극(121, 122)의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 상기 비전극 영역(21)이 70% 미만으로 분포할 경우에는, 상기 내부전극(121, 122)의 상하 경계면 각각에서 5% 떨어진 영역 내에 비전극 영역(21)의 분포가 높아져서 내부전극의 연결성이 저하될 수 있다.
상기 비전극 영역(21)의 평균 직경은 특별히 제한되지 않으나, 예를 들어 1 내지 300 nm일 수 있다.
상기 비전극 영역(21)의 평균 직경이 1 nm 미만의 경우에는 비전극 영역으로서 정전 용량을 저해하는 효과가 미비하며, 상기 비전극 영역(21)의 평균 직경이 300 nm 를 초과하는 경우에는 정전 용량 저하가 심해 문제가 될 수 있다.
도 4은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 세라믹 그린시트를 마련하는 단계; 금속 분말 및 세라믹 공재 분말을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함할 수 있다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다.
이 후, 칩화한 적층체를 소성하여 세라믹 본체를 제조할 수 있다.
상술한 바와 같이 상기 소성 공정은 환원 분위기에서 수행될 수 있다.
또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.
다음으로, 세라믹 본체의 측면을 덮으며, 세라믹 본체의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이 후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 싱술한 바와 같이 상기 내부 전극의 단면에 있어서, 상기 비전극 영역의 70% 이상은 상기 내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하도록 형성될 수 있다.
이에 따라 내부 전극층의 연결성이 우수해질 수 있고, 고용량을 구현할 수 있다.
본 발명의 일 실시예에 따라 하기 표1 에 기재된 바와 같이 내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공 또는 세라믹 공재의 부피 분율에 따른 전극 연결성을 비교하였다.
내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공 또는 세라믹 공재의 부피 분율(%) 전극 연결성
1* 0 ×
2* 30 ×
3* 50 ×
4* 60 △
5 70 ○
6 80 ○
7 90 ○
8 100 ○
[평가]
×: 불량(75% 이하), △: 일부 불량(75~80%), ○: 양호(85% 이상)
* : 비교예
상기 표 1을 참조하면, 시료 1 내지 4는 본 발명의 수치범위를 만족하지 않는 경우로서, 내부전극 연결성에 문제가 있어 불량 또는 일부 불량으로 나타났다.
반면, 시료 5 내지 8은 본 발명의 수치범위를 만족하는 경우로서, 내부전극의 연결성이 90% 이상을 나타내어 양호한 것으로 판단되었다.
따라서, 본 발명의 일 실시형태에 따르면, 내부전극의 연결성이 향상되어 고용량 적층 세라믹 커패시터를 구현할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 본체 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극
11: 전극 영역 21: 비전극 영역

Claims (22)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내부에 형성되며, 내부에 비전극 영역이 형성된 내부 전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 내부 전극의 단면에 있어서, 상기 비전극 영역의 70% 이상은 상기 내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 내부 전극의 두께는 0.5㎛이하인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 유전체층의 두께는 0.6㎛이하인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 비전극 영역은 세라믹 공재 분말을 포함하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 비전극 영역의 평균 직경은 1 내지 300 nm인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 비전극 영역은 기공을 포함하는 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 기공의 평균 입경은 30 nm 이하인 적층 세라믹 전자부품.
  8. 제6항에 있어서,
    상기 기공의 중심점이 상기 내부전극의 상하 경계면 각각에서 내부로 15 nm 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상인 적층 세라믹 전자부품.
  9. 제6항에 있어서,
    상기 내부전극의 평균 두께가 500 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상인 적층 세라믹 전자부품.
  10. 제6항에 있어서,
    상기 내부전극의 평균 두께가 400 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3.75% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상인 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 내부 전극층은 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 90%이상인 적층 세라믹 전자부품.
  12. 세라믹 그린시트를 마련하는 단계;
    금속 분말 및 세라믹 공재 분말을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
    상기 세라믹 적층체를 소성하여 유전체층 및 내부에 비전극 영역이 형성된 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 내부 전극의 단면에 있어서, 상기 비전극 영역의 70% 이상은 상기 내부전극의 상하 경계면 각각에서 내부로 5% 이격된 지점 사이에 형성된 영역 내에 분포하는 적층 세라믹 전자부품의 제조 방법.
  13. 제12항에 있어서,
    상기 세라믹 적층체의 소성은 700℃ 이하의 온도에서 30℃/60s 내지 50℃/60s의 승온 속도로 수행되는 적층 세라믹 전자부품의 제조 방법.
  14. 제12항에 있어서,
    상기 내부 전극의 연결성은 90%이상인 적층 세라믹 전자부품의 제조 방법.
  15. 제12항에 있어서,
    상기 내부 전극의 두께는 0.5㎛이하인 적층 세라믹 전자부품의 제조 방법.
  16. 제12항에 있어서,
    상기 유전체층의 두께는 0.6㎛이하인 적층 세라믹 전자부품의 제조 방법.
  17. 제12항에 있어서,
    상기 비전극 영역의 평균 직경은 1 내지 300 nm인 적층 세라믹 전자부품의 제조 방법.
  18. 제12항에 있어서,
    상기 비전극 영역은 기공을 포함하는 적층 세라믹 전자부품의 제조 방법.
  19. 제18항에 있어서,
    상기 기공의 평균 입경은 30 nm 이하인 적층 세라믹 전자부품의 제조 방법.
  20. 제18항에 있어서,
    상기 기공의 중심점이 상기 내부전극의 상하 경계면 각각에서 내부로 15 nm 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상인 적층 세라믹 전자부품의 제조 방법.
  21. 제18항에 있어서,
    상기 내부전극의 평균 두께가 500 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상인 적층 세라믹 전자부품의 제조 방법.
  22. 제18항에 있어서,
    상기 내부전극의 평균 두께가 400 nm인 경우, 상기 내부전극의 상하 경계면 각각에서 내부로 3.75% 이격된 지점 사이에 형성된 영역 내에 분포하는 기공의 비율이 전체 기공 대비 90% 이상인 적층 세라믹 전자부품의 제조 방법.
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