KR20140147371A - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자 부품에 관한 것으로서, 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 평균 두께가 1.0 μm 이하인 내부 전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 내부 전극 중 적어도 하나 이상은 도전성 금속으로만 이루어진 적층 세라믹 전자 부품을 특징으로 한다.

Description

적층 세라믹 전자부품{Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극 및 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다.
특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
특히, 내부전극이 박층화되면서 내부전극의 연결성에 문제가 있어 적층 세라믹 전자부품의 신뢰성 저하의 한 요인이 되고 있다.
일본공개특허공보 2001-311985
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시 형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 평균 두께가 1.0 μm 이하인 내부 전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 내부 전극 중 적어도 하나 이상은 도전성 금속으로만 이루어진 적층 세라믹 전자 부품일 수 있다.
본 발명의 일 실시형태에 있어서, 상기 도전성 금속은 니켈(Ni) 및 상기 니켈(Ni)보다 내산화성이 큰 금속으로 이루어질 수 있다.
본 발명의 일 실시형태에 있어서, 상기 니켈(Ni) 입자의 입경을 Dn 및 상기 니켈(Ni)보다 내산화성이 큰 금속 입자의 입경을 Ds라 하면, 1/72 ≤ Ds/Dn ≤ 1/2을 만족할 수 있다.
본 발명의 일 실시형태에 있어서, 상기 니켈(Ni)보다 내산화성이 큰 금속은 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에 있어서, 상기 니켈(Ni) 대비 상기 니켈(Ni)보다 내산화성이 큰 금속의 함량의 비는 1.0 % 이상 25.0 % 이하일 수 있다.
상기 니켈(Ni)보다 내산화성이 큰 금속은 표면 산화량이 상기 니켈(Ni)보다 내산화성이 큰 금속 100 wt% 대비 1.0 wt% 내지 100 wt%일 수 있다.
본 발명의 일 실시형태에 있어서, 상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, C는 80% 이상을 만족할 수 있다.
본 발명의 다른 실시 형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 평균 두께가 1.0 μm 이하인 내부 전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 내부 전극은 도전성 금속에 산화 금속이 첨가된 형태인 적층 세라믹 전자 부품일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 도전성 금속 입자의 입경을 Dn 및 상기 산화 금속 입자의 입경을 Ds라 하면, 1/72 ≤ Ds/Dn ≤ 1/2을 만족할 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 산화 금속은 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 도전성 금속 대비 상기 산화 금속의 함량의 비는 1.0 % 이상 25.0 % 이하일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 산화 금속은 표면 산화량이 상기 산화 금속 100 wt% 대비 1.0 wt% 내지 100 wt%일 수 있다.
상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, C는 80% 이상을 만족할 수 있다.
본 발명에 의하면, 내부 전극 페이스트에 첨가되는 공재를 소성중 환원되는 산화 금속으로 사용함으로써, 내부전극이 도전성 금속으로만 이루어져서 내부전극 및 유전체층의 두께를 감소시킬 수 있으며, 내부전극의 연결성을 향상하여 설계 용량을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 내부전극을 개략적으로 나타내는 일부 확대도이다.
도 4a 및 도 4b는 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타내는 모식도이다.
도 5는 본 발명의 일 실시형태에 따른 내부전극의 단면을 나타내는 주사전자현미경(SEM, Scanning Electron Microscope) 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110), 상기 세라믹 본체 내부에 형성된 내부 전극(121, 122), 상기 세라믹 본체(110)의 외표면에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 일반적으로 직방체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 2.2 ㎌ 이상의 고적층 및 고용량 적층 세라믹 커패시터일 수 있다.
상기 세라믹 본체(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다. 상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있다.
상기 세라믹 분말의 평균 입경은 이에 제한되는 것은 아니나, 예를 들면, 1.0㎛이하 일 수 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, 또는 Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다. 이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 내부전극(121, 122) 사이에 형성된 유전체층(111)의 두께는 1.0㎛이하 일 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110)의 외표면에는 외부 전극(131, 132)이 형성될 수 있고, 상기 외부전극(131, 132)은 내부전극(121, 122)과 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 본체(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 본체(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 제 1 및 제2 내부전극(121, 122)은 세라믹 본체 중 적어도 하나 이상의 면으로 노출될 수 있다. 또한 제1 및 제2 내부전극(121, 122)은 세라믹 본체의 동일면으로 노출될 수 있다.
상기 외부 전극(131, 132)은 도전재를 포함하는 도전성 페이스트로 형성될 수 있다. 상기 도전성 페이스트에 포함되는 도전재는 특별히 제한되지 않지만, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다.
상기 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
상기 세라믹 본체(110) 내부에는 내부전극(121, 122)이 형성될 수 있다. 상기 내부전극(121, 122)은 일 유전체층 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 본체(110) 내부에 형성될 수 있다.
상기 내부전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다. 상기 제1 및 제2 내부 전극(121, 122)의 말단은 세라믹 본체(110)의 일면으로 교대로 노출될 수 있다.
상기 각 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면, 1.0㎛이하 일 수 있다. 또는 0.1 내지 1.0㎛의 범위 내에서 선택될 수 있다.
상기 유전체층(111) 및 내부 전극(121, 122)의 두께를 측정하는 방법은 특별히 제한되지 않으나, 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 유전체층의 두께를 측정할 수 있다.
또한, 상기 지점에서의 상하 내부전극의 두께를 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극층(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
상기 내부 전극(121, 122)은 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트로 형성될 수 있다. 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트는 도전성 금속 분말과 산화 금속 분말을 포함할 수 있다. 이에 대한 보다 구체적인 사항을 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 내부 전극(121, 122) 중 적어도 하나 이상은 도전성 금속으로만 이루어질 수 있다.
상기 내부 전극(121, 122) 중 적어도 하나 이상은 도전성 금속으로만 이루어질 수 있다는 것은 어느 일 내부 전극 내에 세라믹 공재 및 기공이 전혀 존재하지 않는 것을 의미할 수 있다.
즉, 상기 내부 전극의 일정 면적에서 전극 전체의 면적 대비 비전극 영역의 면적의 비가 0일 수 있다.
보다 구체적으로, 상기 내부 전극의 일정 면적 내에는 도전성 금속으로만 이루어져서 전극 이외의 다른 세라믹 또는 기공이 전혀 존재하지 않는 상태일 수 있다.
상기 내부 전극(121, 122) 중 적어도 하나 이상은 도전성 금속으로만 이루어진 것을 측정하는 방법은 특별히 제한되지 않으나, 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 내부 전극에 대해서, 길이 방향으로 등간격인 30개의 지점에서 내부전극을 관찰함으로써 알 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극층(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
혹은, 상기 길이 및 두께 방향(L-T) 단면에서 10μm ×5μm 영역의 면적 내에서 전극 면적 대비 비전극 영역의 면적 비를 측정할 수도 있다.
또한, 본 발명의 일 실시형태에 있어서, 상기 도전성 금속은 니켈(Ni)(21) 및 상기 니켈(Ni)보다 내산화성이 큰 금속(22)으로 이루어질 수 있다.
상기 니켈(Ni)(21)보다 내산화성이 큰 금속(22)은 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
내산화성이 큰 금속은 상기 세라믹 본체(110)를 환원 소성하는 과정에서, 니켈(Ni)보다 산화되지 않거나 환원되는 경향이 더 강한 금속으로서, 내부전극을 형성하기 위한 내부전극 페이스트에는 상기 니켈(Ni)(21)보다 내산화성이 큰 금속(22)은 산화물 형태로 첨가될 수 있다.
상기와 같이 페이스트 상에서 산화물 형태로 투입된 상기 니켈(Ni)(21)보다 내산화성이 큰 금속(22)은 환원 소성 과정에서 환원되어 금속 형태로 내부전극 내부에 잔류할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 내부전극(121)을 개략적으로 나타내는 일부 확대도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 내부 전극(121, 122) 중 적어도 하나 이상은 도전성 금속으로만 이루어질 수 있으며, 상기 도전성 금속은 니켈(Ni)(21) 및 상기 니켈(Ni)보다 내산화성이 큰 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)으로 이루어질 수 있다.
상기 니켈(Ni)보다 내산화성이 큰 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22) 입자는 내부전극을 이루는 니켈(Ni) 금속(21) 입자(grain)의 계면 즉, 입계(grain boundary)에 트랩될 수 있다.
또한, 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 일부가 산화된 형태일 수 있다.
상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 니켈(Ni) 금속(21)의 소결과정에서 니켈(Ni) 금속(21) 입자의 계면에 트랩될 수 있다.
또한, 상기 내부전극(121)의 일 표면의 일 영역, 즉 유전체층(111)과 내부전극(121)의 계면 중 일 영역에는 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)으로 형성된 금속층(22a)이 형성될 수 있다.
상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)으로 형성된 금속층(22a)은 전도체로 작용할 수 있어 적층 세라믹 커패시터의 용량의 저하는 거의 발생하지 않을 수 있다.
또한, 일반적으로 세라믹 본체(110)의 소결 과정에서 내부전극의 소결 수축 지연을 위해 첨가되는 세라믹 공재를 사용하지 않기 때문에, 본 발명의 일 실시형태에 따르면 소성 후의 내부 전극(121, 122) 중 적어도 하나 이상은 도전성 금속으로만 이루어질 수 있다.
즉, 일반적으로 세라믹 공재를 사용하는 경우에는 소성 후에 내부전극 내에는 세라믹 공재 혹은 기공이 존재하여 적층 세라믹 커패시터의 용량의 저하가 발생할 수 있으나, 본 발명의 일 실시형태에 따르면, 소성 후의 내부 전극(121, 122) 중 적어도 하나 이상은 도전성 금속으로만 이루어져서 적층 세라믹 커패시터의 용량의 저하는 거의 발생하지 않을 수 있다.
또한, 일반적으로 세라믹 공재를 사용하는 경우에는 세라믹 본체의 소결 과정에서 세라믹 공재의 일부가 스퀴즈 아웃(Squeeze Out)되어, 유전체층의 두께를 증가시키게 되는 문제가 있었다.
그러나, 본 발명의 일 실시형태에 따르면 세라믹 공재를 사용하지 않으므로, 유전체층(111) 및 내부전극(121, 122)의 두께가 증가하지 않아 초소형 고용량 적층 세라믹 커패시터를 구현할 수 있다.
이는 후술하는 내부전극용 도전성 페이스트 조성물 및 내부전극의 형성과정에 의하여 보다 명확해 질 수 있다.
본 발명의 일 실시형태에 있어서, 상기 니켈(Ni) 금속(21) 입자의 입경을 Dn 및 상기 니켈(Ni)보다 내산화성이 큰 금속(22) 입자의 입경을 Ds라 하면, 1/72 ≤ Ds/Dn ≤ 1/2을 만족할 수 있다.
상기 니켈(Ni) 금속(21) 입자의 입경(Dn)과 상기 니켈(Ni)보다 내산화성이 큰 금속(22) 입자의 입경(Ds)이 1/72 ≤ Ds/Dn ≤ 1/2을 만족하도록 조절함으로써, 후술하는 바와 같이 내부전극의 연결성을 80% 이상 구현할 수 있어 초소형 고용량 적층 세라믹 커패시터를 얻을 수 있다.
상기 니켈(Ni) 금속(21) 입자의 입경(Dn)과 상기 니켈(Ni)보다 내산화성이 큰 금속(22) 입자의 입경(Ds)의 비(Ds/Dn)가 1/72 미만이거나, 1/2을 초과하는 경우에는 내부 전극의 연결성을 80% 이상 구현할 수 없어 초소형 고용량 적층 세라믹 커패시터를 얻을 수 없다.
본 발명의 일 실시형태에 있어서, 상기 니켈(Ni) 대비 상기 니켈(Ni)보다 내산화성이 큰 금속의 함량의 비는 1.0 % 이상 25.0 % 이하일 수 있다.
상기 니켈(Ni) 대비 상기 니켈(Ni)보다 내산화성이 큰 금속의 함량의 비를 1.0 % 이상 25.0 % 이하로 조절함으로써, 내부전극의 연결성을 80% 이상 구현할 수 있어 초소형 고용량 적층 세라믹 커패시터를 얻을 수 있다.
상기 니켈(Ni) 대비 상기 니켈(Ni)보다 내산화성이 큰 금속의 함량의 비가 1.0 % 미만이거나 25.0 %를 초과하는 경우에는 내부 전극의 연결성을 80% 이상 구현할 수 없어 초소형 고용량 적층 세라믹 커패시터를 얻을 수 없다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품의 내부전극용 도전성 페이스트 조성물에 관하여 설명한다.
도 4a 및 도 4b는 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타내는 모식도로서, 이를 참조하여 설명하도록 한다.
본 발명의 일 실시형태에 따른 내부 전극용 도전성 페이스트 조성물은 니켈(Ni) 금속(21) 분말; 및 상기 니켈(Ni) 금속 분말보다 내산화성이 큰 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)을 포함할 수 있다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 내부 전극의 소성 수축 온도를 높이고, 내부전극의 연결성을 향상시킬 수 있다.
상기 니켈 금속(21) 분말의 평균 입경은 특별히 제한되지 않으나, 예를 들면 400nm이하일 수 있다.
보다 구체적으로 상기 니켈 금속(21) 분말의 평균 입경은 50 내지 400nm일 수 있다.
상기 도전성 페이스트 조성물에 포함되는 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 상기 니켈 금속(21)보다 내산화성이 높은 것을 사용할 수 있다.
이에 제한되는 것은 아니나, 예를 들면 이들을 1종 이상 혼합하여 사용할 수 있다.
상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 상기 니켈 금속(21)보다 평균 입경이 작을 수 있다.
상기 니켈(Ni) 금속(21) 입자의 입경을 Dn 및 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22) 입자의 입경을 Ds라 하면, 1/72 ≤ Ds/Dn ≤ 1/2을 만족할 수 있다.
이에 제한되는 것은 아니나, 예를 들면 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속 입자의 평균 입경이 10 내지 100nm일 수 있다.
상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)의 평균 입경이 상기 니켈 금속(21)보다 작은 것을 사용함으로써, 상기 니켈 금속(21) 사이에 분포될 수 있다.
상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 니켈 금속(21)의 소결 수축 개시 온도를 늦추고, 니켈 금속(21)의 소결 수축을 억제할 수 있다.
보다 구체적으로, 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 니켈 금속(21)의 소결 수축시 금속 분말 간의 접촉을 막아 금속 분말의 입성장을 억제할 수 있다.
본 발명의 일 실시형태에 따르면 상기 니켈(Ni)보다 내산화성이 큰 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속은 표면 산화량이 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속 100 wt% 대비 1.0 wt% 내지 100 wt%일 수 있다.
상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속의 100 wt% 대비 표면 산화량을 1.0 wt% 내지 100 wt%로 조절함으로써, 내부전극의 연결성을 80% 이상 구현할 수 있어 초소형 고용량 적층 세라믹 커패시터를 얻을 수 있다.
상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속의 100 wt% 대비 표면 산화량이 1.0 wt% 미만인 경우에는 내부 전극의 연결성을 80% 이상 구현할 수 없어 초소형 고용량 적층 세라믹 커패시터를 얻을 수 없다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 추가적으로 분산제, 바인더, 용제 등을 포함할 수 있다.
상기 바인더는 이에 제한되는 것은 아니나, 폴리비닐부티랄, 셀룰로오스계 수지 등을 사용할 수 있다. 상기 폴리비닐부티랄은 접착력이 강한 특성을 가져 내부전극용 도전성 페이스트와 세라믹 그린 시트의 접착 강도를 향상시킬 수 있다.
상기 셀룰로오스계 수지는 의자형 구조를 가지는 것으로 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 가지고 있다. 셀룰로오스 수지를 포함함에 따라 평탄한 인쇄면의 확보가 가능하다.
상기 용제는 특별히 제한되지 않으며, 예를 들면, 부틸카르비톨, 케로신 또는 테르피네올계 용제를 사용할 수 있다.
일반적으로 내부전극용 도전성 페이스트 조성물은 세라믹 그린시트에 인쇄되고, 적층 등의 과정을 거친 후 세라믹 그린시트와 동시에 소성될 수 있다.
또한, 내부전극으로 비금속을 사용하는 경우 대기 중에서 소성을 행하면 내부 전극이 산화될 수 있다.
따라서, 세라믹 그린시트와 내부전극의 동시 소성은 환원성 분위기에서 수행될 수 있다.
적층 세라믹 커패시터의 유전체 층은 약 1100℃ 이상의 고온에서 세라믹 그린시트를 소성하여 형성될 수 있다.
내부전극으로 니켈(Ni) 등의 비금속을 사용하는 경우 저온인 400℃부터 산화가 일어나면서 소결 수축이 되고, 1000℃ 이상에서 급격히 소성될 수 있다. 내부전극이 급격히 소성되면 내부전극의 과소성으로 인하여 전극이 뭉치거나 끊어질 수 있으며, 내부전극의 연결성 및 용량이 저하될 수 있다. 또한 소성 후 크랙과 같은 적층 세라믹 커패시터의 내부구조 결함이 발생할 수 있다.
따라서 400 내지 500 ℃의 비교적 낮은 온도에서 소결이 시작되는 금속 분말의 소결 개시 온도를 최대한 지연시켜 유전체와의 수축율 차이를 최소화할 필요가 있다.
도 4a 및 도 4b는 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타내는 모식도이다. 도 4a는 소성 공정의 초기를 나타내는 것으로, 니켈 금속(21)의 소결 수축이 개시되기 전이고, 도 4b는 온도가 상승하여 니켈 금속(21)의 소결 수축이 진행되고 있는 상태를 개략적으로 도시한 것이다.
도 4a 및 도 4b에서 세라믹 분말(11)은 소결 과정을 거쳐 도 2에 도시된 유전체층(111)을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 소성 공정의 초기단계에서 니켈 금속(21)이 수축하고, 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 니켈 금속 사이에서 빠져나와 세라믹 분말(11) 쪽으로 이동할 수 있다.
일반적으로 세라믹 분말이 수축하기 전에 금속 분말이 소결되어 내부전극을 형성하고, 세라믹 분말이 수축되는 과정에서 내부 전극이 뭉쳐 내부전극의 연결성이 저하될 수 있다.
그러나, 본 발명의 일 실시형태에 따라, 니켈 금속(21)보다 내산화성이 높으며, 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)을 니켈 금속(21) 내에 잘 분산시키면, 약 1000℃ 이상까지 니켈 금속(21)의 소결이 억제될 수 있다.
약 1000℃까지 니켈 금속(21)의 소결이 최대한 억제되고, 세라믹 분말(11)의 소결이 개시될 수 있다.
세라믹 분말(11)의 치밀화가 진행되면 내부 전극도 치밀화가 개시되면서 급속도로 소결이 진행될 수 있다.
이때, 승온 속도를 조절하면 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 니켈 금속 사이에서 빠져나가지 못하고, 도 3에 도시된 바와 같이 니켈 금속(21)의 입자 경계(grain boundary)에 트랩되어 니켈 금속(21)의 입성장을 방해할 수 있다.
이에 따라, 내부 전극의 뭉침 현상이 억제되어 내부 전극의 연결성을 증가시킬 수 있다.
또한, 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)의 일부는 내부 전극의 표면으로 밀려나 유전체층(111)과 내부전극(121)의 계면에 소량 분포할 수 있다.
상기 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속이 환원되어 유전체층(111)과 내부전극(121)의 계면에 존재할 경우, 전극 연결성이 우수하여 유효 전극 면적이 증가될 수 있다.
또한, 상기 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)은 환원되어 금속층(22a)을 형성할 수 있다.
상기 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속이 환원되어 형성된 금속층(22a)은 상기 금속의 함량 비율에 따라 전도체로 작용할 수 있다.
또한, 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속의 함량을 조절하면 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속의 일부가 산화물 형태로 존재하더라도 적층 세라믹 커패시터의 용량의 저하는 거의 발생하지 않을 수 있다.
최근 적층 세라믹 커패시터가 소형화 및 경량화됨에 따라 내부전극은 보다 박층화되고 있다. 박층의 내부전극을 형성하기 위하여 보다 미립의 금속 분말을 사용할 수 있으나, 이러한 경우 금속 분말의 소결 수축을 제어하기 어렵고, 내부전극의 연결성을 확보하기 어렵다.
그러나, 본 발명의 일 실시형태에 따르면, 상술한 바와 같이 내부전극용 도전성 페이스트에 니켈 금속보다 내산화성이 높은 코발트(Co) 또는 구리(Cu) 분말을 포함하여, 내부전극을 형성하는 니켈 금속의 소결 수축 억제 효과를 얻을 수 있다.
또한, 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속은 내부전극 내에 트랩되어 상기 내부 전극 중 적어도 하나 이상은 도전성 금속으로만 이루어질 수 있어 내부전극의 연결성을 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 연결성은 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비(내부전극 전체 길이/실제 내부전극이 형성된 부분의 길이)로 정의될 수 있다.
내부전극 전체 길이 및 실제 내부전극이 형성된 부분의 길이는 상기와 같이 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
보다 구체적으로, 세라믹 본체의 폭 방향의 중앙부에서 절단한 길이 방향의 단면을 스캔한 이미지에서 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비를 측정할 수 있다.
본 발명의 일 실시형태에서 내부전극 전체 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 포함한 길이를 의미할 수 있고, 실제 내부전극이 형성된 부분의 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 제외한 길이를 의미할 수 있다.
상기 갭(gap)은 내부 전극을 관통한 기공을 의미하며, 내부전극 표면의 일부에만 형성되거나, 내부전극 내부에 형성된 기공은 포함되지 않는다.
본 발명의 일 실시형태에 따르면, 실제 내부전극의 길이는 내부전극의 전체길이(T)에서 갭(gap)의 길이를 뺀 값으로 측정될 수 있다.
상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, C는 80% 이상을 만족할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 본체(110); 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 평균 두께가 1.0 μm 이하인 내부 전극(121, 122); 및 상기 세라믹 본체(110)의 외측에 형성되며, 상기 내부전극(121, 122)과 전기적으로 연결된 외부전극(131, 132);을 포함하며, 상기 내부 전극(121, 122)은 도전성 금속에 산화 금속이 첨가된 형태인 적층 세라믹 전자 부품일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 도전성 금속 입자의 입경을 Dn 및 상기 산화 금속 입자의 입경을 Ds라 하면, 1/72 ≤ Ds/Dn ≤ 1/2을 만족할 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 산화 금속은 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 도전성 금속 대비 상기 산화 금속의 함량의 비는 1.0 % 이상 25.0 % 이하일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 산화 금속은 표면 산화량이 상기 산화 금속 100 wt% 대비 1.0 wt% 내지 100 wt%일 수 있다.
상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, C는 80% 이상을 만족할 수 있다.
상기 산화 금속은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 니켈 금속보다 내산화성이 높은 산화된 형태의 미립의 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속을 의미할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분은 중복 설명을 피하기 위하여 여기서는 생략하도록 한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
상기 내부전극용 도전성 페이스트 조성물은 본 발명의 일 실시형태에 따른 것을 사용할 수 있으며, 구체적인 성분 및 함량은 상술한 바와 같다.
이후, 상기 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킬 수 있다. 이렇게 하여, 세라믹 그린시트와 내부전극이 교대로 적층된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다. 이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다. 이 후, 칩화한 적층체를 소성하여 세라믹 본체를 제조할 수 있다. 상술한 바와 같이 상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 승온 속도를 조절하여 상기 소성 공정을 수행할 수 있다. 이에 제한되는 것은 아니나, 상기 승온 속도는 30℃/60s 내지 50℃/60s일 수 있다.
다음으로, 세라믹 본체의 측면을 덮으며, 세라믹 본체의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 수행할 수 있다.
상술한 바와 같이, 내부전극(121)의 입자 경계(grain boundary)에 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속(22)이 트랩될 수 있고, 이에 따라 내부 전극의 연결성이 향상될 수 있다.
또한, 유전체층(111)과 내부전극(121)의 계면 중 일 영역에는 상기 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성된 금속층(22a)이 형성될 수 있다.
상기 금속층(22a)은 전도체로 작용할 수 있어 적층 세라믹 커패시터의 용량의 저하는 거의 발생하지 않을 수 있다.
본 발명의 일 실시예에 따라 내부전극용 도전성 페이스트 조성물을 제조하고, 이를 이용하여 적층 세라믹 커패시터를 제조하였다.
상기 도전성 페이스트 조성물은 금속 분말로 니켈 금속을 사용하였으며, 첨가되는 산화 금속으로서, 코발트(Co) 금속을 사용하였다.
상기 니켈 금속과 코발트(Co) 금속의 입경비, 함량비 및 상기 산화 금속으로서 코발트(Co) 금속의 표면 산화량에 따른 내부전극의 전극 연결성을 하기 표 1에 나타내었다.
Figure pat00001
* : 비교예
상기 표 1을 참조하면, 상기 니켈 금속과 코발트(Co) 금속의 입경비, 함량비 및 상기 산화 금속으로서 코발트(Co) 금속의 표면 산화량이 본 발명의 수치 범위를 만족하는 시료 5, 7, 8, 10 내지 18의 경우, 80% 이상의 전극 연결성을 구현할 수 있었고, 전기적 특성이 우수함을 확인할 수 있었다.
반면, 상기 니켈 금속과 코발트(Co) 금속의 입경비, 함량비 또는 상기 산화 금속으로서 코발트(Co) 금속의 표면 산화량이 본 발명의 수치 범위를 벗어나는 시료 1 내지 4, 6, 9, 19 및 20의 경우, 80% 이상의 전극 연결성을 구현할 수 없음을 알 수 있다.
도 5는 본 발명의 일 실시형태에 따른 내부전극의 단면을 나타내는 주사전자현미경(SEM, Scanning Electron Microscope) 사진이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 내부전극은 내부에 세라믹 공재 및 기공이 전혀 존재하지 않으며, 도전성 금속으로만 이루어진 것을 알 수 있다.
따라서, 본 발명의 일 실시형태에 따르면 내부전극이 도전성 금속으로만 이루어져서 내부전극 및 유전체층의 두께를 감소시킬 수 있으며, 내부전극의 연결성을 향상하여 설계 용량을 구현할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 본체 111: 유전체층
121, 122: 내부전극 131, 132: 외부전극
11: 세라믹 분말 21: 니켈 금속
22: 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 산화 금속
22a: 내부전극 계면에 형성된 니켈보다 내산화성이 큰 금속으로 형성된 금속층

Claims (13)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 평균 두께가 1.0 μm 이하인 내부 전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 내부 전극 중 적어도 하나 이상은 도전성 금속으로만 이루어진 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 도전성 금속은 니켈(Ni) 및 상기 니켈(Ni)보다 내산화성이 큰 금속으로 이루어진 적층 세라믹 전자 부품.
  3. 제2항에 있어서,
    상기 니켈(Ni) 입자의 입경을 Dn 및 상기 니켈(Ni)보다 내산화성이 큰 금속 입자의 입경을 Ds라 하면, 1/72 ≤ Ds/Dn ≤ 1/2을 만족하는 적층 세라믹 전자 부품.
  4. 제2항에 있어서,
    상기 니켈(Ni)보다 내산화성이 큰 금속은 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자 부품.
  5. 제2항에 있어서,
    상기 니켈(Ni) 대비 상기 니켈(Ni)보다 내산화성이 큰 금속의 함량의 비는 1.0 % 이상 25.0 % 이하인 적층 세라믹 전자 부품.
  6. 제2항에 있어서,
    상기 니켈(Ni)보다 내산화성이 큰 금속은 표면 산화량이 상기 니켈(Ni)보다 내산화성이 큰 금속 100 wt% 대비 1.0 wt% 내지 100 wt%인 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, C는 80% 이상을 만족하는 적층 세라믹 전자 부품.
  8. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 평균 두께가 1.0 μm 이하인 내부 전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 내부 전극은 도전성 금속에 산화 금속이 첨가된 형태인 적층 세라믹 전자 부품.
  9. 제8항에 있어서,
    상기 도전성 금속 입자의 입경을 Dn 및 상기 산화 금속 입자의 입경을 Ds라 하면, 1/72 ≤ Ds/Dn ≤ 1/2을 만족하는 적층 세라믹 전자 부품.
  10. 제8항에 있어서,
    상기 산화 금속은 코발트(Co) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자 부품.
  11. 제8항에 있어서,
    상기 도전성 금속 대비 상기 산화 금속의 함량의 비는 1.0 % 이상 25.0 % 이하인 적층 세라믹 전자 부품.
  12. 제8항에 있어서,
    상기 산화 금속은 표면 산화량이 상기 산화 금속 100 wt% 대비 1.0 wt% 내지 100 wt%인 적층 세라믹 전자 부품.
  13. 제8항에 있어서,
    상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, C는 80% 이상을 만족하는 적층 세라믹 전자 부품.

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Publication number Priority date Publication date Assignee Title
KR101648064B1 (ko) * 2012-08-07 2016-08-12 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조방법
KR101434103B1 (ko) * 2013-05-31 2014-08-25 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판
KR102584993B1 (ko) * 2018-02-08 2023-10-05 삼성전기주식회사 커패시터 부품 및 그 제조방법
JP7089402B2 (ja) * 2018-05-18 2022-06-22 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法
KR20220057735A (ko) * 2020-10-30 2022-05-09 삼성전기주식회사 적층형 커패시터
JP2022095349A (ja) * 2020-12-16 2022-06-28 太陽誘電株式会社 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP2022143334A (ja) * 2021-03-17 2022-10-03 太陽誘電株式会社 セラミック電子部品およびその製造方法
US20220392703A1 (en) * 2021-05-25 2022-12-08 Samsung Electro-Mechanics Co., Ltd. Mutilayer electronic component and method of manufacturing the same
US11990284B2 (en) * 2021-05-25 2024-05-21 Samsung Electro-Mechanics Co., Ltd. Multilayered electronic component
JP2022191911A (ja) * 2021-06-16 2022-12-28 株式会社村田製作所 積層セラミック電子部品
JP2023050840A (ja) * 2021-09-30 2023-04-11 太陽誘電株式会社 セラミック電子部品およびその製造方法
KR20230100937A (ko) * 2021-12-29 2023-07-06 삼성전기주식회사 적층형 전자 부품

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554713A (ja) 1991-08-23 1993-03-05 Matsushita Electric Ind Co Ltd 電極ペースト及び電極形成方法
JP3753935B2 (ja) 2000-11-29 2006-03-08 Ｔｄｋ株式会社 積層型電子部品の製造方法
JP4513981B2 (ja) * 2005-03-31 2010-07-28 Ｔｄｋ株式会社 積層セラミック電子部品及びその製造方法
JP5297011B2 (ja) * 2007-07-26 2013-09-25 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法

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