JP2022191911A - 積層セラミック電子部品 - Google Patents

積層セラミック電子部品 Download PDF

Info

Publication number
JP2022191911A
JP2022191911A JP2021100425A JP2021100425A JP2022191911A JP 2022191911 A JP2022191911 A JP 2022191911A JP 2021100425 A JP2021100425 A JP 2021100425A JP 2021100425 A JP2021100425 A JP 2021100425A JP 2022191911 A JP2022191911 A JP 2022191911A
Authority
JP
Japan
Prior art keywords
area
layer
internal electrode
equivalent
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021100425A
Other languages
English (en)
Other versions
JP7517260B2 (ja
Inventor
智昭 平井
Tomoaki Hirai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2021100425A priority Critical patent/JP7517260B2/ja
Priority to CN202210527457.2A priority patent/CN115483029A/zh
Priority to US17/837,127 priority patent/US11908625B2/en
Publication of JP2022191911A publication Critical patent/JP2022191911A/ja
Application granted granted Critical
Publication of JP7517260B2 publication Critical patent/JP7517260B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1236—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

【課題】信頼性の高い積層セラミック電子部品を提供すること。【解決手段】積層セラミック電子部品であって、積層された複数のセラミック層２０と、前記セラミック層２０上に積層された複数の内部導体層３０とを有し、高さ方向に相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、高さ方向に直交する幅方向に相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、を含む積層体１０と、内部導体層３０に接続される外部電極４０と、を備え、内部導体層３０には、面積相当径の異なる複数の穴Ｈが存在し、内部導体層３０に存在する複数の穴Ｈの面積相当径の累積分布における累積値が９９％となる面積相当径を面積相当径Ｄ９９としたとき、面積相当径Ｄ９９は、８．０μｍ以下である。【選択図】図４Ａ

Description

本発明は、積層セラミック電子部品に関する。
従来、積層セラミックコンデンサが知られている。一般に、積層セラミックコンデンサは、誘電体層と内部電極層とが交互に複数積層された積層体を備える。例えば特許文献１には、誘電体層と内部電極層とが交互に複数積層された積層体と、複数の補助電極とを備える積層セラミックコンデンサが開示されている。
特開２０１８－４６０８６号公報
特許文献１の積層セラミックコンデンサにおいては、複数の補助電極を設けることにより、電界集中が抑制され、製品の信頼性が高められている。しかしながら、特許文献１においては、内部電極層の穴が積層セラミックコンデンサの信頼性に対して与えている影響については考慮していない。
本発明の目的は、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することである。
本発明に係る積層セラミック電子部品は、積層された複数のセラミック層と、前記セラミック層上に積層された複数の内部導体層とを有し、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、前記内部導体層に接続される外部電極と、を備え、前記内部導体層には、面積相当径の異なる複数の穴が存在し、前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が９９％となる面積相当径を面積相当径Ｄ９９としたとき、前記面積相当径Ｄ９９は、８．０μｍ以下である。
本発明によれば、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
実施形態の積層セラミックコンデンサの外観斜視図である。 図１に示す積層セラミックコンデンサのＩＩ－ＩＩ線に沿った断面図である。 図２に示す積層セラミックコンデンサのＩＩＩ－ＩＩＩ線に沿った断面図である。 図２に示す積層セラミックコンデンサのＩＶＡ－ＩＶＡ線に沿った断面図である。 図２に示す積層セラミックコンデンサのＩＶＢ－ＩＶＢ線に沿った断面図である。 図４Ａに示す積層セラミックコンデンサ１のＶ部の拡大図である。 内部電極層に存在する複数の穴の面積相当径分布データを示す図である。 第１シミュレーションに用いた内部電極層のモデルを示す図である。 内部電極層の穴の近傍の電界強度分布を示す図である。 面積相当径Ｄ９９の値を変化させた各シミュレーションモデルにおいて算出された、モデル内の最大電界強度をプロットしたグラフである。 内部電極層のカバレッジを変化させた各シミュレーションモデルにおいて算出された、モデル内の最大電界強度をプロットしたグラフである。 内部電極層の厚みを変化させた各シミュレーションモデルにおいて算出された、モデル内の最大電界強度をプロットしたグラフである。 第４シミュレーションに用いた内部電極層の穴のモデルを示す図である。 内部電極層の穴の近傍の電界強度分布を示す図である。 異なる円形度の穴の近傍で生じた最大電界強度の値を、基準化してプロットしたグラフである。 第１モデルおよび第２モデルの基準化した最大電界強度の値を示すグラフである。 図３に示す積層セラミックコンデンサのＸＩＶ部の拡大図に対応する走査型電子顕微鏡の画像であり、加速寿命試験を行った際の、積層体の絶縁破壊時の焼損状態を示す図である。 ２連構造の積層セラミックコンデンサを示す図である。 ３連構造の積層セラミックコンデンサを示す図である。 ４連構造の積層セラミックコンデンサを示す図である。
以下、本開示の実施形態に係る積層セラミック電子部品としての積層セラミックコンデンサ１について説明する。図１は、本実施形態の積層セラミックコンデンサ１の外観斜視図である。図２は、図１の積層セラミックコンデンサ１のＩＩ－ＩＩ線に沿った断面図である。図３は、図２の積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図である。図４Ａは、図２の積層セラミックコンデンサ１のＩＶＡ－ＩＶＡ線に沿った断面図である。図４Ｂは、図２の積層セラミックコンデンサ１のＩＶＢ－ＩＶＢ線に沿った断面図である。
積層セラミックコンデンサ１は、積層体１０と、外部電極４０と、を有する。
図１～図４Ｂには、ＸＹＺ直交座標系が示されている。積層セラミックコンデンサ１および積層体１０の長さ方向Ｌは、Ｘ方向と対応している。積層セラミックコンデンサ１および積層体１０の幅方向Ｗは、Ｙ方向と対応している。積層セラミックコンデンサ１および積層体１０の高さ方向Ｔは、Ｚ方向と対応している。ここで、図２に示す断面はＬＴ断面とも称される。図３に示す断面はＷＴ断面とも称される。図４Ａおよび図４Ｂに示す断面はＬＷ断面とも称される。
図１～図４Ｂに示すように、積層体１０は、高さ方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、高さ方向Ｔに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、高さ方向Ｔおよび幅方向Ｗに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、を含む。
図１に示すように、積層体１０は、略直方体形状を有している。なお、積層体１０の長さ方向Ｌの寸法は、幅方向Ｗの寸法よりも必ずしも長いとは限らない。積層体１０の角部および稜線部には、丸みがつけられていることが好ましい。角部は、積層体の３面が交わる部分であり、稜線部は、積層体の２面が交わる部分である。なお、積層体１０を構成する表面の一部または全部に凹凸などが形成されていてもよい。
積層体１０の寸法は、特に限定されないが、積層体１０の長さ方向Ｌの寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６ｍｍ以下であることが好ましい。また、積層体１０の高さ方向Ｔの寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上５ｍｍ以下であることが好ましい。また、積層体１０の幅方向Ｗの寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
図２および図３に示すように、積層体１０は、内層部１１と、高さ方向Ｔにおいて内層部１１を挟み込むように配置された第１の主面側外層部１２および第２の主面側外層部１３と、を有する。
内層部１１は、複数のセラミック層としての複数の誘電体層２０と、複数の内部導体層としての複数の内部電極層３０と、を含む。内層部１１は、高さ方向Ｔにおいて、最も第１の主面ＴＳ１側に位置する内部電極層３０から最も第２の主面ＴＳ２側に位置する内部電極層３０までを含む。内層部１１では、複数の内部電極層３０が誘電体層２０を介して対向して配置されている。内層部１１は、静電容量を発生させ実質的にコンデンサとして機能する部分である。
複数の誘電体層２０は、誘電体材料により構成される。誘電体材料は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、またはＣａＺｒＯ３などの成分を含む誘電体セラミックであってもよい。また、誘電体材料は、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものであってもよい。誘電体材料は、主成分としてＢａＴｉＯ３を含む材料であることが特に好ましい。
誘電体層２０の厚みは、０．２μｍ以上１０μｍ以下であることが好ましい。積層される誘電体層２０の枚数は、１５枚以上１２００枚以下であることが好ましい。なお、この誘電体層２０の枚数は、内層部１１の誘電体層の枚数と第１の主面側外層部１２および第２の主面側外層部１３の誘電体層の枚数との総数である。
複数の内部電極層３０（内部導体層３０）は、複数の第１の内部電極層３１（第１の内部導体層３１）および複数の第２の内部電極層３２（第２の内部導体層３２）を有する。複数の第１の内部電極層３１は、複数の誘電体層２０上に配置されている。複数の第２の内部電極層３２は、複数の誘電体層２０上に配置されている。複数の第１の内部電極層３１および複数の第２の内部電極層３２は、積層体１０の高さ方向Ｔに誘電体層２０を介して交互に配置されている。第１の内部電極層３１および第２の内部電極層３２は、誘電体層２０を挟むようにして配置されている。
第１の内部電極層３１は、第２の内部電極層３２に対向する第１の対向部３１Ａと、第１の対向部３１Ａから第１の端面ＬＳ１に引き出される第１の引き出し部３１Ｂとを有している。第１の引き出し部３１Ｂは、第１の端面ＬＳ１に露出している。
第２の内部電極層３２は、第１の内部電極層３１に対向する第２の対向部３２Ａと、第２の対向部３２Ａから第２の端面ＬＳ２に引き出される第２の引き出し部３２Ｂとを有している。第２の引き出し部３２Ｂは、第２の端面ＬＳ２に露出している。
本実施形態では、第１の対向部３１Ａと第２の対向部３２Ａが誘電体層２０を介して対向することにより容量が形成され、コンデンサの特性が発現する。
第１の対向部３１Ａおよび第２の対向部３２Ａの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。第１の引出き出し部３１Ｂおよび第２の引き出し部３２Ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。
第１の対向部３１Ａの幅方向Ｗの寸法と第１の引き出し部３１Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が小さく形成されていてもよい。第２の対向部３２Ａの幅方向Ｗの寸法と第２の引き出し部３２Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が狭く形成されていてもよい。
図４Ａに示すように、第１の内部電極層３１は、第１の側面ＷＳ１側の第１の辺ＷＥ１と、第２の側面ＷＳ２側の第２の辺ＷＥ２と、を有する。図４Ｂに示すように、第２の内部電極層３２は、第１の側面ＷＳ１側の第３の辺ＷＥ３と、第２の側面ＷＳ２側の第４の辺ＷＥ４と、を有する。
第１の内部電極層３１および第２の内部電極層３２は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成される。合金を用いる場合、第１の内部電極層３１および第２の内部電極層３２は、例えばＡｇ－Ｐｄ合金等により構成されてもよい。
第１の内部電極層３１および第２の内部電極層３２のそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下程度であることが好ましい。第１の内部電極層３１および第２の内部電極層３２の枚数は、合わせて１５枚以上１０００枚以下であることが好ましい。
第１の主面側外層部１２は、積層体１０の第１の主面ＴＳ１側に位置する。第１の主面側外層部１２は、第１の主面ＴＳ１と最も第１の主面ＴＳ１に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。第１の主面側外層部１２で用いられる誘電体層２０は、内層部１１で用いられる誘電体層２０と同じものであってもよい。
第２の主面側外層部１３は、積層体１０の第２の主面ＴＳ２側に位置する。第２の主面側外層部１３は、第２の主面ＴＳ２と最も第２の主面ＴＳ２に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。第２の主面側外層部１３で用いられる誘電体層２０は、内層部１１で用いられる誘電体層２０と同じものであってもよい。
このように、積層体１０は、積層された複数の誘電体層２０と、誘電体層２０上に積層された複数の内部電極層３０と、を有する。すなわち、積層セラミックコンデンサ１は、誘電体層２０と内部電極層３０とが交互に積層された積層体１０を有する。
なお、積層体１０は、対向電極部１１Ｅを有する。対向電極部１１Ｅは、第１の内部電極層３１の第１の対向部３１Ａと第２の内部電極層３２の第２の対向部３２Ａが対向する部分である。対向電極部１１Ｅは、内層部１１の一部として構成されている。図４Ａおよび図４Ｂには、対向電極部１１Ｅの幅方向Ｗおよび長さ方向Ｌの範囲が示されている。なお、対向電極部１１Ｅは、コンデンサ有効部ともいう。
なお、積層体１０は、側面側外層部を有する。側面側外層部は、第１の側面側外層部ＷＧ１と、第２の側面側外層部ＷＧ２を有する。第１の側面側外層部ＷＧ１は、対向電極部１１Ｅと第１の側面ＷＳ１との間に位置する誘電体層２０を含む部分である。第２の側面側外層部ＷＧ２は、対向電極部１１Ｅと第２の側面ＷＳ２との間に位置する誘電体層２０を含む部分である。図３、図４Ａおよび図４Ｂには、第１の側面側外層部ＷＧ１および第２の側面側外層部ＷＧ２の幅方向Ｗの範囲が示されている。なお、側面側外層部は、Ｗギャップまたはサイドギャップともいう。
なお、積層体１０は、端面側外層部を有する。端面側外層部は、第１の端面側外層部ＬＧ１と、第２の端面側外層部ＬＧ２を有する。第１の端面側外層部ＬＧ１は、対向電極部１１Ｅと第１の端面ＬＳ１との間に位置する誘電体層２０を含む部分である。第２の端面側外層部ＬＧ２は、対向電極部１１Ｅと第２の端面ＬＳ２との間に位置する誘電体層２０を含む部分である。図２、図４Ａおよび図４Ｂには、第１の端面側外層部ＬＧ１および第２の端面側外層部ＬＧ２の長さ方向Ｌの範囲が示されている。なお、端面側外層部は、Ｌギャップまたはエンドギャップともいう。
外部電極４０は、第１の端面ＬＳ１側に配置された第１の外部電極４０Ａと、第２の端面ＬＳ２側に配置された第２の外部電極４０Ｂと、を有する。
第１の外部電極４０Ａは、第１の端面ＬＳ１上に配置されている。第１の外部電極４０Ａは、第１の内部電極層３１に接続されている。第１の外部電極４０Ａは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されていてもよい。本実施形態では、第１の外部電極４０Ａは、第１の端面ＬＳ１上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
第２の外部電極４０Ｂは、第２の端面ＬＳ２上に配置されている。第２の外部電極４０Ｂは、第２の内部電極層３２に接続されている。第２の外部電極４０Ｂは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されていてもよい。本実施形態では、第２の外部電極４０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
前述のとおり、積層体１０内においては、第１の内部電極層３１の第１の対向部３１Ａと第２の内部電極層３２の第２の対向部３２Ａとが誘電体層２０を介して対向することにより容量が形成されている。そのため、第１の内部電極層３１が接続された第１の外部電極４０Ａと第２の内部電極層３２が接続された第２の外部電極４０Ｂとの間でコンデンサの特性が発現する。
第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１の下地電極層５０Ａ上に配置された第１のめっき層６０Ａと、を有する。
第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２の下地電極層５０Ｂ上に配置された第２のめっき層６０Ｂと、を有する。
第１の下地電極層５０Ａは、第１の端面ＬＳ１上に配置されている。第１の下地電極層５０Ａは、第１の内部電極層３１に接続されている。本実施形態においては、第１の下地電極層５０Ａは、第１の端面ＬＳ１上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
第２の下地電極層５０Ｂは、第２の端面ＬＳ２上に配置されている。第２の下地電極層５０Ｂは、第２の内部電極層３２に接続されている。本実施形態においては、第２の下地電極層５０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
本実施形態の第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層である。焼付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。金属成分は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。ガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。セラミック成分は、誘電体層２０と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いてもよい。セラミック成分は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、（Ｂａ，Ｃａ）ＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３等から選ばれる少なくとも１つを含む。
焼き付け層は、例えば、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼き付けたものである。焼き付け層は、内部電極および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極および誘電体層を有する積層チップを焼成して積層体を得た後に積層体に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。この場合、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。焼き付け層は、複数層であってもよい。
第１の端面ＬＳ１に位置する第１の下地電極層５０Ａの長さ方向の厚みは、第１の下地電極層５０Ａの高さ方向Ｔおよび幅方向Ｗの中央部において、例えば、３μｍ以上２００μｍ以下程度であることが好ましい。
第２の端面ＬＳ２に位置する第２の下地電極層５０Ｂの長さ方向の厚みは、第２の下地電極層５０Ｂの高さ方向Ｔおよび幅方向Ｗの中央部において、例えば、３μｍ以上２００μｍ以下程度であることが好ましい。
第１の主面ＴＳ１または第２の主面ＴＳ２の少なくも一方の面の一部にも第１の下地電極層５０Ａを設ける場合には、この部分に設けられた第１の下地電極層５０Ａの高さ方向の厚みは、この部分に設けられた第１の下地電極層５０Ａの長さ方向Ｌおよび幅方向Ｗの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
第１の側面ＷＳ１または第２の側面ＷＳ２の少なくも一方の面の一部にも第１の下地電極層５０Ａを設ける場合には、この部分に設けられた第１の下地電極層５０Ａの幅方向の厚みは、この部分に設けられた第１の下地電極層５０Ａの長さ方向Ｌおよび高さ方向Ｔの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
第１の主面ＴＳ１または第２の主面ＴＳ２の少なくも一方の面の一部にも第２の下地電極層５０Ｂを設ける場合には、この部分に設けられた第２の下地電極層５０Ｂの高さ方向の厚みは、この部分に設けられた第２の下地電極層５０Ｂの長さ方向Ｌおよび幅方向Ｗの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
第１の側面ＷＳ１または第２の側面ＷＳ２の少なくも一方の面の一部にも第２の下地電極層５０Ｂを設ける場合には、この部分に設けられた第２の下地電極層５０Ｂの幅方向の厚みは、この部分に設けられた第２の下地電極層５０Ｂの長さ方向Ｌおよび高さ方向Ｔの中央部において、例えば、３μｍ以上２５μｍ以下程度であることが好ましい。
なお、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層に限らない。第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。例えば、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、薄膜層であってもよい。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１０μｍ以下の層である。
第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。
第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。
第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含んでいてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、それぞれ複数層により形成されていてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造が好ましい。
第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。本実施形態においては、第１のめっき層６０Ａは、第１のＮｉめっき層６１Ａと、第１のＮｉめっき層６１Ａ上に位置する第１のＳｎめっき層６２Ａと、を有する。
第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。本実施形態においては、第２のめっき層６０Ｂは、第２のＮｉめっき層６１Ｂと、第２のＮｉめっき層６１Ｂ上に位置する第２のＳｎめっき層６２Ｂと、を有する。
Ｎｉめっき層は、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂが、積層セラミックコンデンサ１を実装する際のはんだによって侵食されることを防止する。また、Ｓｎめっき層は、積層セラミックコンデンサ１を実装する際のはんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ１の実装を容易にする。第１のＮｉめっき層６１Ａ、第１のＳｎめっき層６２Ａ、第２のＮｉめっき層６１Ｂ、第２のＳｎめっき層６２Ｂそれぞれの厚みは、２μｍ以上１０μｍ以下であることが好ましい。
なお、本実施形態の第１の外部電極４０Ａおよび第２の外部電極４０Ｂは、例えば導電性粒子と熱硬化性樹脂を含む導電性樹脂層を有していてもよい。下地電極層（第１の下地電極層５０Ａ、第２の下地電極層５０Ｂ）として導電性樹脂層を設ける場合、導電性樹脂層は、焼き付け層を覆うように配置されてもよいし、焼き付け層を設けずに積層体１０上に直接配置されてもよい。導電性樹脂層が焼き付け層を覆うように配置される場合、導電性樹脂層は、焼き付け層とめっき層（第１のめっき層６０Ａ、第２のめっき層６０Ｂ）との間に配置される。導電性樹脂層は、焼き付け層上を完全に覆っていてもよいし、焼き付け層の一部を覆っていてもよい。
熱硬化性樹脂を含む導電性樹脂層は、例えばめっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層は、緩衝層として機能する。よって、導電性樹脂層は、積層セラミックコンデンサ１のクラック発生を抑制する。
導電性粒子を構成する金属は、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたは、それらを含む合金であってもよい。導電性粒子は、好ましくはＡｇを含む。導電性粒子は、例えばＡｇの金属粉である。Ａｇは、金属の中でもっとも比抵抗が低いため、電極材料に適している。また、Ａｇは貴金属であるため、酸化しにくく、対候性が高い。よって、Ａｇの金属粉は、導電性粒子として好適である。
また、導電性粒子は、金属粉の表面にＡｇコーティングされた金属粉であってもよい。金属粉の表面にＡｇコーティングされたものを使用する際には、金属粉は、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたはそれらの合金粉であることが好ましい。Ａｇの特性は保ちつつ、母材の金属を安価なものにするために、Ａｇコーティングされた金属粉を用いることが好ましい。
さらに、導電性粒子は、Ｃｕ、Ｎｉに酸化防止処理を施したものであってもよい。また、導電性粒子は、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉であってもよい。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には、金属粉は、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたはそれらの合金粉であることが好ましい。
導電性粒子の形状は、特に限定されない。導電性粒子は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いることが好ましい。
導電性樹脂層に含まれる導電性粒子は、主に導電性樹脂層の通電性を確保する役割を担う。具体的には、複数の導電性粒子どうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層を構成する樹脂は、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂から選ばれる少なくとも１つを含んでいてもよい。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂のひとつである。また、導電性樹脂層の樹脂は、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤は、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物であってもよい。
なお、導電性樹脂層は、複数層で形成されていてもよい。導電性樹脂層の最も厚い部分の厚みは、１０μｍ以上１５０μｍ以下であることが好ましい。
なお、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを設けずに、積層体１０上に後述の第１のめっき層６０Ａおよび第２のめっき層６０Ｂが直接配置される構成であってもよい。すなわち、積層セラミックコンデンサ１は、第１の内部電極層３１と、第２の内部電極層３２とに、直接電気的に接続されるめっき層を含む構成であってもよい。このような場合、前処理として積層体１０の表面に触媒を配設した後で、めっき層が形成されてもよい。
この場合においても、めっき層は、複数層であることが好ましい。下層めっき層および上層めっき層はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属またはこれらの金属を含む合金を含むことが好ましい。下層めっき層は、はんだバリア性能を有するＮｉを用いて形成されることがより好ましい。上層めっき層は、はんだ濡れ性が良好なＳｎまたはＡｕを用いて形成されることがより好ましい。なお、例えば、第１の内部電極層３１および第２の内部電極層３２がＮｉを用いて形成される場合は、下層めっき層は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき層は必要に応じて形成されればよく、外部電極４０は、下層めっき層のみで構成されてもよい。また、めっき層は、上層めっき層を最外層としてもよいし、上層めっき層の表面にさらに他のめっき層を形成してもよい。
下地電極層を設けずに配置するめっき層の１層あたりの厚みは、２μｍ以上１０μｍ以下であることが好ましい。なお、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
なお、めっき層を積層体１０上に直接形成する場合は、下地電極層の厚みを削減することができる。よって、下地電極層の厚みを削減した分、積層セラミックコンデンサ１の高さ方向Ｔの寸法を低減させて、積層セラミックコンデンサ１の低背化を図ることができる。あるいは、下地電極層の厚みを削減した分、第１の内部電極層３１および第２の内部電極層３２の間に挟まれる誘電体層２０の厚みを厚くし、素体厚みの向上を図ることができる。このように、めっき層を積層体１０上に直接形成することで、積層セラミックコンデンサの設計自由度を向上させることができる。
なお、積層体１０と外部電極４０を含む積層セラミックコンデンサ１の長さ方向の寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の高さ方向の寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上５ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の幅方向の寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
ここで、本願発明者は、検討、実験、シミュレーションの積み重ねにより、積層セラミックコンデンサの信頼性を高めるために、内部電極層の穴を適切な状態にすることが望ましいという知見を得た。この点について、以下に説明する。
従来、積層セラミックコンデンサの信頼性を高めるために、各種の手法がとられていた。例えば特許文献１には、誘電体層と内部電極層とが交互に複数積層された積層体と、複数の補助電極とを備える積層セラミックコンデンサが開示されている。特許文献１の積層セラミックコンデンサにおいては、複数の補助電極を設けることにより、電界集中が抑制され、製品の信頼性が高められている。しかしながら、特許文献１の積層セラミックコンデンサは、複数の補助電極を有することから、静電容量を発生させるコンデンサ有効部の面積を確保しにくい。よって、静電容量の低下を抑制しつつ、信頼性を高めることは難しい。
本願発明者は、上述の内容を考慮し、信頼性を高めることができる内部電極層の構成を鋭意検討した。その結果、本願発明者は、本実施形態の構成によれば、静電容量の低下を抑制しつつ、電界集中を抑制し、製品の信頼性を高めることができるという知見を得た。具体的には、本願発明者は、積層セラミックコンデンサの絶縁破壊発生時において、内部電極層中の穴が存在する箇所を起点に焼損することを発見した。そして、本願発明者は、内部電極層の複数の穴の後述する面積相当径Ｄ９９の大きさを調整することにより、積層セラミックコンデンサの信頼性を高められることを見いだした。以下に、本実施形態の内部電極層３０について詳細に説明する。
図５は、図４Ａに示す積層セラミックコンデンサ１のＶ部の拡大図であり、内部電極層３０としての第１の内部電極層３１の状態を例示的に示す図である。より詳細には、図５は、本実施形態の積層セラミックコンデンサ１のＷＴ断面における内部電極層３０を、第１の主面ＴＳ１と第２の主面ＴＳ２を結ぶ高さ方向Ｔで見たとき図、すなわち平面視したときの図である。なお、第１の主面ＴＳ１と第２の主面ＴＳ２を結ぶ高さ方向Ｔで見たときにおける、誘電体層２０に対する第１の内部電極層３１の被覆状態と、誘電体層２０に対する第２の内部電極層３２の被覆状態は、基本的に同様の状態となっている。よって、以下の説明において、第１の内部電極層３１および第２の内部電極層３２は、必要に応じてまとめて内部電極層３０として説明される。
図５は、内部電極層３０の辺としての第１の辺ＷＥ１の近傍の内部電極層３０を示す図である。図５に示すように、内部電極層３０には、面積相当径が異なる複数の穴Ｈが存在する。なお、図５に示される内部電極層３０の厚みは０．６μｍであり、誘電体層２０に対する内部電極層の被覆率であるカバレッジは８２％である。なお、内部電極層３０の穴Ｈの内部は空隙となっていてもよいし、誘電体やシリカ等のガラス成分が存在していてもよい。内部電極層３０の穴Ｈの内部が空隙となっている場合は、穴Ｈを通じて、誘電体層２０が見える。
図６は、内部電極層３０に存在する複数の穴Ｈの面積相当径分布データを示す図である。図６には、面積相当径に対する累積％が示されている。図６の横軸は、穴Ｈの面積相当径であり、図６の縦軸は、その面積相当径以下の穴Ｈの個数（穴の個数の積算値）を全体の個数（母集団を形成している穴の個数）で割った値を示す累積％である。すなわち、図６に示される面積相当径分布データは、個数基準の面積相当径分布データである。なお、図６のデータは、内部電極層３０の辺の近傍の測定対象領域における面積相当径分布データであり、図５で示される領域よりも広い領域に存在している穴を母集団としたときのデータとなっている。
本実施形態の積層セラミックコンデンサ１においては、内部電極層３０に存在する複数の穴Ｈの面積相当径の累積分布における累積値が９９％となる面積相当径を面積相当径Ｄ９９としたとき、面積相当径Ｄ９９は、８．０μｍ以下である。図６に示される面積相当径分布データの例においては、面積相当径Ｄ９９は、４．４μｍである。
また、内部電極層３０に存在する複数の穴Ｈの面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、面積相当径Ｄ９０は、例えば４．０μｍ以下であることが好ましい。例えば、図６の面積相当径分布データにおいては、面積相当径Ｄ９０は、２．８μｍである。これにより、電界集中を抑制し、製品の信頼性を高めることができる。
なお、面積相当径とは、穴の輪郭により規定される穴の面積と等しい面積をもつ真円の直径の値である。例えば、穴の輪郭により規定される穴の面積が５０μｍ２であるとき、面積相当径は８．０μｍとなる。
なお、面積相当径Ｄ９９は、前述のとおり、複数の穴の面積相当径の累積分布における累積値が９９％となる面積相当径のことである。すなわち、これ以下の面積相当径の穴の比率が９９％となるような値を、面積相当径Ｄ９９という。なお、面積相当径Ｄ９０は、複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径のことである。すなわち、これ以下の面積相当径の穴の比率が９０％となるような値を、面積相当径Ｄ９０という。なお、面積相当径Ｄ５０は、メジアン径とも呼ばれ、複数の穴の面積相当径の累積分布における累積値が５０％となる面積相当径のことである。すなわち、これ以下の面積相当径の穴の比率が５０％となるような値を、面積相当径Ｄ５０という。言い換えると、複数の穴Ｈをある面積相当径を基準に２つに分けたときに、基準より大きい穴の個数と、基準より小さい穴の個数とが、同じ個数となるような面積相当径のことを、面積相当径Ｄ５０という。
次に、シミュレーションを用いて、上述の効果が得られることについて説明する。
＜第１シミュレーション＞
図７Ａは、第１シミュレーションに用いた内部電極層３０のモデルである。このモデルにおいては、誘電体層２０上に、内部電極層３０が設けられている。また、このモデルにおいては、図７Ａに示すように、複数の穴Ｈがランダムに配置されている。また、複数の穴Ｈの面積相当径はバラツキを有している。なお、このモデルにおいては、複数の穴Ｈが真円で形成されている。なお、このモデルにおいては、誘電体層２０の裏面側にも、表面側と同様に、複数の穴Ｈがランダムに配置された内部電極層３０が設けられている。
第１シミュレーションにおいては、上述の面積相当径Ｄ９９が８．０μｍとなるように、内部電極層３０に複数の穴Ｈを設定した。また、内部電極層３０の厚みを０．６μｍ、誘電体層２０に対する内部電極層３０のカバレッジを８８％、誘電体層２０の厚みを２．０μｍ、印加電圧を３７．５Ｖに設定した。シミュレーションにおいては、誘電体層２０を挟む表面側の内部電極層３０と裏面側の内部電極層３０の間に電圧が印加される。
本設定条件にてシミュレーションを行ったところ、穴Ｈの輪郭の周囲に電界が集中しやすい傾向が確認された。図７Ｂは、穴Ｈの近傍の電界強度分布を示す図である。図７Ｂにおいては、電界強度がグレースケールで示されており、電界強度が高い部分ほど薄い色で示されている。図７Ｂより、穴Ｈの輪郭の周囲に電界が集中している様子が確認される。また、図７Ｂの右側に示されるような比較的小さな穴の輪郭の周囲よりも、図７Ｂの左側に示されるような比較的大きな穴の輪郭の周囲に電界が集中しやすい傾向が確認される。
本設定条件において、モデルにおいて生じる電界強度を算出したところ、上述のように、比較的大きな穴の周囲に電界強度の高い部分が集中するものの、モデル内の最大電界強度の値は７２ＭＶ／ｍ以下であった。この最大電界強度の値は、積層セラミックコンデンサの信頼性を確保する上で許容できる値である。
次に、面積相当径Ｄ９９の値を変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。なお、内部電極層３０の厚み、誘電体層２０に対する内部電極層３０のカバレッジ、誘電体層２０の厚み、印加電圧は一定の値に設定してシミュレーションを行った。図８は、その結果を示したグラフである。図８の横軸は、モデルにおける面積相当径Ｄ９９の値であり、図８の縦軸は、モデル内の最大電界強度である。なお、図８には、プロットした点をフィッティングすることにより得られた近似曲線が示されている。
まず、従来の内部電極層３０のように、比較的大きいサイズの穴が存在する場合、具体的には、内部電極層３０に存在する複数の穴Ｈの面積相当径Ｄ９９が８．０μｍを上回る場合は、モデル内の最大電界強度の値が高くなることが確認された。例えば、面積相当径Ｄ９９が１４．０μｍ以上の場合は、モデル内の最大電界強度の値が８０ＭＶ／ｍを上回る。より具体的には、面積相当径Ｄ９９が１４．０μｍ、１６．０μｍ、１８．０μｍ、２０．０μｍである場合のモデル内の最大電界強度はそれぞれ、８０．７ＭＶ／ｍ、８６．９ＭＶ／ｍ、８７．５ＭＶ／ｍ、８９．０ＭＶ／ｍであり、いずれも８０ＭＶ／ｍを上回っている。
一方、面積相当径Ｄ９９が８．０μｍ以下であれば、モデル内で生じる最大電界強度の値が７２ＭＶ／ｍを下回り、電界集中が抑制されることが確認された。例えば、面積相当径Ｄ９９が４．０μｍ、あるいは２．０μｍであれば、最大電界強度の値は６０ＭＶ／ｍ程度、あるいはそれ以下となり、電界集中がさらに抑制されることが確認された。より具体的には、面積相当径Ｄ９９が８．０μｍ、７．５μｍ、４．０μｍ、２．０μｍである場合の最大電界強度はそれぞれ、７０．７ＭＶ／ｍ、７１．３ＭＶ／ｍ、５６．０ＭＶ／ｍ、５２．０ＭＶ／ｍとなっており、いずれも７２ＭＶ／ｍ以下であった。
図８のデータの傾向からすると、例えば、後述の本実施形態の実施例にもあるような、面積相当径Ｄ９９が４．７μｍ、３．２μｍ、あるいは２．２μｍの場合であっても、最大電界強度は低く抑えられ、電界集中は抑制されると理解できる。
なお、図８のデータより、面積相当径Ｄ９９が２．０μｍ以上８．０μｍ以下であれば、電界集中が抑制されることが確認できる。また、面積相当径Ｄ９９が２．０μｍ以上４．７μｍ以下、２．０μｍ以上４．０μｍ以下、あるいは２．０μｍ以上３．２μｍ以下である場合、さらに電界集中が抑制されることが確認できる。また、図８のデータの傾向からすると、面積相当径Ｄ９９が２．０μｍ以下の場合であっても、電界集中が抑制されると考えられる。例えば、面積相当径Ｄ９９が１．５μｍであっても、電界集中が抑制されると考えられる。例えば、面積相当径Ｄ９９が１．５μｍ以上８．０μｍ以下であっても、電界集中が抑制されると考えられる、また、面積相当径Ｄ９９が１．５μｍ以上４．７μｍ以下、１．５μｍ以上４．０μｍ以下、あるいは１．５μｍ以上３．２μｍ以下である場合、さらに電界集中が抑制されると考えられる。
なお、本シミュレーションにおける、面積相当径Ｄ９９が８．０μｍとなるモデルの面積相当径Ｄ９０は４．０μｍ、面積相当径Ｄ９９が７．５μｍとなるモデルの面積相当径Ｄ９０は３．８μｍ、面積相当径Ｄ９９が４．０μｍとなるモデルの面積相当径Ｄ９０は２．６μｍ、面積相当径Ｄ９９が２．０μｍとなるモデルの面積相当径Ｄ９０は１．９μｍである。面積相当径Ｄ９０は、４．０μｍ以下であることが好ましい。面積相当径Ｄ９０は、２．６μｍ以下であることがより好ましい。また、面積相当径Ｄ９０は、１．９μｍ以上４．０μｍ以下であることが好ましい。面積相当径Ｄ９０は、１．９μｍ以上２．６μｍ以下であることがより好ましい。
以上のように、本実施形態に示されるように、面積相当径Ｄ９９を８．０μｍ以下とすることにより、電界集中を抑制し、製品の信頼性を高めることができる。
ここで、最大電界強度の平均穴径依存性の有無を確認するために、内部電極層３０に存在する複数の穴Ｈの面積相当径Ｄ９９を固定して、平均径を変化させたモデルを用いた補足シミュレーションを行った。具体的には、穴Ｈの面積相当径Ｄ９９が７．５μｍで、穴Ｈの平均径が３．０μｍであるモデルと、穴Ｈの面積相当径Ｄ９９が７．５μｍで、穴Ｈの平均径が２．０μｍであるモデルを作成した。このとき、いずれのモデルにおいても、誘電体層２０に対する内部電極層３０のカバレッジが８８％となるように調整した。また、いずれのモデルにおいても、内部電極層３０の厚みは０．６μｍ、誘電体層２０の厚みは２．０μｍ、印加電圧は３７．５Ｖに設定した。その結果、いずれのモデルも、モデル内の最大電界強度の値が７０ＭＶ／ｍであり、差異は見られなかった。これにより、最大電界強度に対する平均穴径の依存性は低いことが確認された。
＜第２シミュレーション＞
次に、追加シミュレーションとしての第２シミュレーションについて説明する。第２シミュレーションにおいては、誘電体層２０に対する内部電極層３０の被覆率であるカバレッジを変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。
第２シミュレーションにおいては、面積相当径Ｄ９９を７．５μｍ、内部電極層３０の厚みを０．６μｍ、誘電体層２０の厚みを２．０μｍ、印加電圧を３７．５Ｖに設定して、モデル内で生じる最大電界強度を確認した。図９は、その結果を示したグラフである。図９の横軸は、モデルにおける内部電極層３０のカバレッジであり、図９の縦軸は、モデル内の最大電界強度である。
図９に示すように、最大電界強度の値は、カバレッジの値に対する依存性が確認されなかった。具体的には、カバレッジが７０％以上９９％以下までの場合、最大電界強度の値が７２ＭＶ／ｍ以下であることが確認された。例えば、カバレッジが７０％、７７％、８２％、８６％、８８％、９３％、９７％、９９％の場合において、最大電界強度の値が７２ＭＶ／ｍ以下となることが確認された。
静電容量を確保するためには、カバレッジは高い方が好ましい。第２シミュレーションにより、カバレッジが比較的高い値、例えばカバレッジが７０％以上９９％以下の場合においても、本実施形態の構成を採用することにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることが可能であることが確認できる。また、カバレッジが高く、かつ生産性も良好な範囲である、カバレッジが８６％以上９３％以下の場合においても、本実施形態の構成を採用することにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることが可能であることが確認された。
＜第３シミュレーション＞
次に、追加のシミュレーションとしての第３シミュレーションについて説明する。第３シミュレーションにおいては、内部電極層３０の厚みを変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。
第３シミュレーションにおいては、面積相当径Ｄ９９を７．５μｍ、誘電体層２０に対する内部電極層３０のカバレッジを８８％、誘電体層２０の厚みを２．０μｍ、印加電圧を３７．５Ｖに設定して、モデル内で生じる最大電界強度を確認した。図１０は、その結果を示したグラフである。図１０の横軸は、モデルにおける内部電極層３０の厚みである。図１０の縦軸は、モデル内の最大電界強度である。
図１０に示すように、最大電界強度の値は、内部電極層３０の厚みに対する依存性が確認されなかった。具体的には、内部電極層３０の厚みが０．２μｍ以上２．０μｍ以下の場合、最大電界強度の値が７２ＭＶ／ｍ以下であることが確認された。例えば、内部電極層３０の厚みが０．２μｍ、０．３μｍ、０．６μｍ、０．８μｍ、１．０μｍ、１．５μｍ、２．０μｍの場合において、最大電界強度の値が７２ＭＶ／ｍ以下であることが確認された。
内部電極層３０の厚みを薄くすることにより、同じサイズの積層体であっても積層枚数を増やすことができるため、静電容量を確保することができる。第３シミュレーションにより、内部電極層３０の厚みが薄くても、例えば内部電極層３０の厚みが０．２μｍ以上２．０μｍ以下の場合においても、本実施形態の構成を採用することにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることが可能であることが確認できる。なお、図１０のデータより、内部電極層３０の厚みは、０．２μｍ以上１．０μｍ以下、０．２μｍ以上０．８μｍ以下、０．２μｍ以上０．６μｍ以下、あるいは０．２μｍ以上０．３μｍ以下であってもよいことが確認できる。
なお、内部電極層３０の厚みの寸法は、前述の面積相当径Ｄ９９の値よりも小さくてもよい。例えば、面積相当径Ｄ９９が２．０μｍ以上８．０μｍ以下であるのに対して、内部電極層３０の厚みの寸法は２．０μｍ未満であってもよい。例えば、面積相当径Ｄ９９が１．５μｍ以上８．０μｍ以下であるのに対して、内部電極層３０の厚みの寸法は０．８μｍ以下であってもよい。この場合、面積相当径Ｄ９９は、内部電極層３０の厚みの寸法よりも大きな値となる。面積相当径Ｄ９９を所定値以下とし、かつ内部電極層３０の厚みの寸法を面積相当径Ｄ９９の値よりも小さくすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
なお、内部電極層３０の厚みの寸法は、前述の面積相当径Ｄ９９の値の半分以下の大きさであってもよい。例えば、面積相当径Ｄ９９が２．０μｍ以上８．０μｍ以下であるのに対して、内部電極層３０の厚みの寸法は０．８μｍ以下であってもよい。例えば、面積相当径Ｄ９９が１．５μｍ以上８．０μｍ以下であるのに対して、内部電極層３０の厚みの寸法は０．６μｍ以下であってもよい。面積相当径Ｄ９９を所定値以下とし、かつ内部電極層３０の厚みの寸法を面積相当径Ｄ９９の値の半分以下の大きさにすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
なお、内部電極層３０の厚みの寸法は、前述の面積相当径Ｄ９０の値よりも小さくてもよい。この場合、面積相当径Ｄ９０は、内部電極層３０の厚みの寸法よりも大きな値となる。例えば、面積相当径Ｄ９０が４．０μｍ以下、３．８μｍ以下、あるいは２．６μｍ以下であり、かつ、内部電極層３０の厚みの寸法は、面積相当径Ｄ９０の値よりも小さくてもよい。面積相当径Ｄ９０を所定値以下とし、かつ内部電極層３０の厚みの寸法を面積相当径Ｄ９０の値よりも小さくすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
なお、内部電極層３０の厚みの寸法は、前述の面積相当径Ｄ９０の値の半分以下の大きさであってもよい。例えば、面積相当径Ｄ９０が４．０μｍ以下、３．８μｍ以下、あるいは２．６μｍ以下であり、かつ、内部電極層３０の厚みの寸法が面積相当径Ｄ９０の半分以下の大きさであってもよい。面積相当径Ｄ９０を所定値以下とし、かつ内部電極層３０の厚みの寸法を面積相当径Ｄ９０の値の半分以下の大きさにすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
＜第４シミュレーション＞
次に、追加のシミュレーションとしての第４シミュレーションについて説明する。第４シミュレーションにおいては、内部電極層３０に存在する穴の形状を調整することにより、電界集中をより抑えることが可能であるかについて確認した。
図１１Ａの左側の図は、第４シミュレーションに用いた内部電極層３０の穴のモデルである。このモデルにおいては、複数の穴の形状が異なっている。なお、この図に示される穴のモデルは、図１１Ａの右側の図に示されるような、実際に製作した内部電極層３０に形成された穴の輪郭に基づいてモデリングされている。第４シミュレーションにおいては、内部電極層の厚みを０．６μｍ、誘電体層の厚みを２．０μｍ、印加電圧を３７．５Ｖに設定して、モデル内の６つの穴Ｈ１～Ｈ６それぞれの近傍で生じる最大電界強度を確認した。なお、６つの穴Ｈ１～Ｈ６の面積相当径は全て揃えて、いずれも３．０μｍに設定した。
まず、穴の形状指標として、穴の円形度を算出した。穴Ｈ１の円形度は０．４５６、穴Ｈ２の円形度は０．２０４、穴Ｈ３の円形度は０．９９５、穴Ｈ４の円形度は０．２７２、穴Ｈ５の円形度は０．３２１、穴Ｈ６の円形度は０．７０４であった。
次に、シミュレーションを行い、穴Ｈ１～Ｈ６それぞれの近傍で生じる最大電界強度を確認した。図１１Ｂは、例として、円形度の高い穴Ｈ３の近傍の電界強度分布と、穴Ｈ３より円形度の低い穴Ｈ５の近傍の電界強度分布を示す図である。図１１Ｂにおいては、電界強度がグレースケールで示されており、電界強度が高いほど薄い色で示されている。図１１Ｂに示されるように、円形度の低い穴Ｈ５の輪郭の周囲に発生する最大電界強度の方が、円形度の高い穴Ｈ３の輪郭の周囲に発生する最大電界強度よりも低い値となる傾向が確認される。
図１２は、円形度の異なる穴Ｈ１～Ｈ６それぞれの近傍で生じた最大電界強度の値を、基準化してプロットしたグラフである。なお、図１２の横軸は穴の円形度である。図１２の縦軸には、最大電界強度を基準化した数値、すなわち、真円に近い穴Ｈ３の近傍で生じた最大電界強度を１としたときの指数が示されている。図１２には、プロットした点をフィッティングすることにより得られた直線が示されている。
図１２に示すように、最大電界強度の値は、穴の円形度に依存することが確認された。具体的には、穴の円形度が低いほど、最大電界強度の値が低くなることが確認された。例えば、穴の円形度が０．７以下であれば、穴がほぼ真円である場合に比べて、１５％程度、最大電界強度が下がる。また、円形度が０．４６以下であれば、穴がほぼ真円である場合に比べて、３０％程度、最大電界強度が下がる。
このように、内部電極層３０に存在する穴の円形度を低くすることにより、電界集中がより抑制されるという傾向が得られた。
ここで、これまでのシミュレーション結果より、面積相当径が比較的大きい穴の円形度が、最大電界強度の抑制に寄与すると予想される。そこで、円形度の分布を変化させたモデルを用いて、最大電界強度を低減することが可能であるかについて確認した。具体的には、内部電極層３０に存在する複数の穴Ｈの面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、第１モデルとして、面積相当径が面積相当径Ｄ９０以上の穴の円形度の平均値が０．９９であり、かつ、面積相当径が面積相当径Ｄ９０より小さい穴の円形度の平均値が０．５９であるモデルを作成した。また、第２モデルとして、面積相当径が面積相当径Ｄ９０以上の穴の円形度の平均値が０．５９であり、かつ、面積相当径が面積相当径Ｄ９０より小さい穴の円形度の平均値が０．９９であるモデルを作成した。
なお、第１モデルおよび第２モデルにおいては、面積相当径Ｄ９９を７．５μｍ、内部電極層の厚みを０．６μｍ、誘電体層に対する内部電極層のカバレッジを８８％、誘電体層の厚みを２．０μｍ、印加電圧を３７．５Ｖに設定して、モデル内で生じる最大電界強度を確認した。図１３は、その結果を示したグラフである。図１３の縦軸には、最大電界強度を基準化した数値、すなわち、第１モデルにおける最大電界強度を１としたときの指数が示されている。
図１３に示すように、第２モデルにおける最大電界強度の値は、第１モデルにおける最大電界強度の値よりも低いことが確認された。具体的には、第２モデルにおける最大電界強度の値は、第１モデルにおける最大電界強度の値に比べて、２５％程度、最大電界強度が下がることが確認された。すなわち、面積相当径が比較的大きい穴の円形度が、最大電界強度の抑制に特に寄与することが確認された。
以上より、面積相当径Ｄ９０以上の穴の円形度を低くし、その平均値を０．７以下とすることにより、最大電界強度をより低減することが可能であることが分かる。すなわち、面積相当径が面積相当径Ｄ９０以上の穴によって構成される第１の母集団における複数の穴の円形度の平均値を、０．７以下とすることにより、最大電界強度をより低減することができる。これにより、積層セラミックコンデンサの信頼性をより高めることができる。より好ましくは、面積相当径Ｄ９０以上の穴の円形度の平均値を、０．４６以下とする。これにより、最大電界強度をさらに低減することが可能となる。よって、積層セラミックコンデンサの信頼性をさらに高めることができる。なお、面積相当径Ｄ９０以上の穴の円形度の平均値は、０．２以上０．７以下、あるいは０．２以上０．４６以下であってもよい。
以下、各種パラメータの測定方法について説明する。各種パラメータは、以下の方法により確認することができる。
まず、面積相当径Ｄ９９、面積相当径Ｄ９０、および円形度の平均値といったパラメータを測定する際の測定対象領域について説明する。
本願発明者は、検討、実験、シミュレーションの積み重ねにより、積層セラミックコンデンサ等の積層セラミック電子部品の信頼性を高めるために、特に内部電極層の所定領域の穴を適切な状態にすることが望ましいという知見を得ている。具体的には、本願発明者は、積層セラミックコンデンサの加速寿命試験後の分析等を繰り返し実施することにより、積層セラミックコンデンサの積層体の絶縁破壊時の焼損位置は、側面側外層部の近傍であって、内部電極層の辺（端部）から少し離れた領域であることが多く、この領域の穴を適切な状態にすることが望ましいとの知見を得ている。
図１４は、図３に示す積層セラミックコンデンサのＷＴ断面のＸＩＶ部の拡大図に対応する走査型電子顕微鏡（ＳＥＭ）の画像であり、加速寿命試験を行った際の、積層体１０の絶縁破壊時の焼損状態を示す図である。このように、積層セラミックコンデンサ１においては、側面側外層部ＷＧの近傍であって、内部電極層３０の辺から少し離れた領域において、積層体１０の焼損箇所Ｄが発生しやすい。
よって、この領域の内部電極層３０の複数の穴Ｈを適切な状態にすることが好ましく、上述の測定対象領域は、側面側外層部ＷＧの近傍であって、内部電極層３０の辺から少し離れた領域に設定されることが好ましい。
具体的には、第１の内部電極層３１における、第１の辺ＷＥ１から１０μｍ離れた位置から第１の辺ＷＥ１から５０μｍ離れた位置までの領域を第１の領域Ａ１とし、第２の辺ＷＥ２から１０μｍ離れた位置から第２の辺ＷＥ２から５０μｍ離れた位置までの領域を第２の領域Ａ２とし、第２の内部電極層３２における、第３の辺から１０μｍ離れた位置から第３の辺から５０μｍ離れた位置までの領域を第３の領域Ａ３とし、第４の辺から１０μｍ離れた位置から第４の辺から５０μｍ離れた位置までの領域を第４の領域Ａ４としたとき、これらの第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３および第４の領域Ａ４を、測定対象領域とすることが好ましい。なお、第１の辺ＷＥ１～第４の辺ＷＥ４の直線性が低い場合は、線形回帰による直線フィッティングなどによって各辺を直線として規定した上で、第１の領域Ａ１～第４の領域Ａ４を画定する。
図４Ａには、測定対象領域としての第１の領域Ａ１および第２の領域Ａ２が模式的に示される。図４Ｂには、測定対象領域としての第３の領域Ａ３および第４の領域Ａ４が模式的に示される。
測定対象領域としての第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３および第４の領域Ａ４において、ＳＥＭ観察に基づいて実際にパラメータの測定を行うための測定対象範囲が設定される。
ＳＥＭ観察においては、ひとつの観察視野における観察範囲は４０μｍ×４０μｍ～８０μｍ×８０μｍ程度に設定される。そして、分析対象範囲は、そのうちの４０μｍ×４０μｍの範囲に設定される。そして、１２箇所の分析対象範囲の集合に基づき、面積相当径等のパラメータが測定される。具体的には、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３および第４の領域Ａ４の各領域において、それぞれ３箇所ずつ分析対象範囲ａが設定される。３箇所の分析対象範囲ａは、対向電極部１１Ｅの範囲内に設定される。３箇所の分析対象範囲ａのうち、最も第１の端面ＬＳ１側に設定される分析対象範囲ａは、第１の端面側外層部ＬＧ１から１０μｍ離れた位置に設定される。３箇所の分析対象範囲ａのうち、最も第２の端面ＬＳ２側に設定される分析対象範囲ａは、第２の端面側外層部ＬＧ２から１０μｍ離れた位置に設定される。３箇所の分析対象範囲ａのうち、真ん中の位置に設定される分析対象範囲ａは、積層体１０の長さ方向Ｌにおける中央部の位置に設定される。３箇所の分析対象範囲ａは、積層セラミックコンデンサの長さ方向Ｌにおいて等間隔となるような位置に設定される。図４Ａには、例示として、第２の領域Ａ２に設定された３箇所の分析対象範囲ａが示されている。そして、４つの領域×３箇所の合計１２箇所の分析対象範囲ａの集合により、面積相当径Ｄ９９等のパラメータが測定される測定対象範囲が設定される。
なお、積層セラミック電子部品のチップサイズが小さい場合は、第１の領域Ａ１～第４の領域Ａ４は、オーバーラップした位置に設定されても構わない。また、各分析対象範囲ａも、オーバーラップした位置に設定されても構わない。この場合は、各領域をオーバーラップさせつつ、異なる位置に設定し、内部電極層のなるべく広い領域をカバーするように各分析対象範囲を設定する。
＜面積相当径Ｄ９９、Ｄ９０の測定方法＞
内部電極層３０に存在する穴の面積相当径Ｄ９９およびＤ９０の測定方法について説明する。
まず、積層体１０の高さ方向における中央部に位置する内部電極層３０と誘電体層２０とを電界剥離により引き剥がすことにより内部電極層３０を露出させる。次に、内部電極層３０の測定対象領域としての第１の領域Ａ１～第４の領域Ａ４の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。なお、第１の内部電極層３１を露出させた場合は、まず、第１の内部電極層３１の第１の領域Ａ１および第２の領域Ａ２の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。その後、ＦＩＢ（集束イオンビーム）加工により、第２の内部電極層３２を露出させる。そして、第２の内部電極層３２の第３の領域Ａ３および第４の領域Ａ４の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。なお、第２の内部電極層３２のＳＥＭ観察を行った後に、第１の内部電極層３１のＳＥＭ観察を行ってもよい。
ＳＥＭ観察においては、ＳＥＭ画像が解析され、内部電極層３０に形成された個々の穴の輪郭が識別される。その後、内部電極層３０に形成された個々の穴について、穴の輪郭により規定される穴の面積に基づき、穴の面積相当径が算出される。なお、面積相当径とは、穴の輪郭により規定される穴の面積と等しい面積をもつ真円の直径の値である。
測定対象範囲を構成する１２箇所の分析対象範囲ａについて、上述の個々の穴の面積相当径を算出する。ここで、穴の面積が１．０μｍ２未満の値となったものは、穴ではなくノイズである可能性がある。よって、ノイズの影響を除外するため、これ以降の分析では、分析対象から除外する。
測定対象範囲、すなわち１２箇所の分析対象範囲において識別された全ての穴（上述の穴の面積が１．０μｍ２未満の値となったものを除く）の集合を、穴の母集団として設定する。
測定対象範囲における穴の母集団の面積相当径のデータに基づき、面積相当径Ｄ９９および面積相当径Ｄ９０が算出される。面積相当径Ｄ９９は、測定対象領域内に存在する複数の穴の面積相当径の個数基準の累積分布における累積値が９９％となる面積相当径として算出される。面積相当径Ｄ９０は、測定対象領域内に存在する複数の穴の面積相当径の個数基準の累積分布における累積値が９０％となる面積相当径として算出される。
＜穴の円形度の測定方法＞
内部電極層３０に存在する穴の円形度の測定方法について説明する。
まず、積層体１０の高さ方向における中央部に位置する内部電極層３０と誘電体層２０とを電界剥離により引き剥がすことにより内部電極層３０を露出させる。次に、内部電極層３０の測定対象領域としての第１の領域Ａ１～第４の領域Ａ４の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。なお、第１の内部電極層３１を露出させた場合は、まず、第１の内部電極層３１の第１の領域Ａ１および第２の領域Ａ２の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。その後、ＦＩＢ（集束イオンビーム）加工により、第２の内部電極層３２を露出させる。そして、第２の内部電極層３２の第３の領域Ａ３および第４の領域Ａ４の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。なお、第２の内部電極層３２のＳＥＭ観察を行った後に、第１の内部電極層３１のＳＥＭ観察を行ってもよい。
ＳＥＭ観察においては、ＳＥＭ画像が解析され、内部電極層３０に形成された個々の穴の輪郭が識別される。その後、内部電極層３０に形成された個々の穴について、穴の輪郭により規定される穴の面積に基づき、穴の面積相当径が算出される。なお、面積相当径とは、穴の輪郭により規定される穴の面積と等しい面積をもつ真円の直径の値である。
測定対象範囲を構成する１２箇所の分析対象範囲ａについて、上述の個々の穴の面積相当径を算出する。ここで、穴の面積が１．０μｍ２未満の値となったものは、穴ではなくノイズである可能性がある。よって、ノイズの影響を除外するため、これ以降の分析では、分析対象から除外する。
測定対象範囲、すなわち１２箇所の分析対象範囲において識別された全ての穴（上述の穴の面積が１．０μｍ２未満の値となったものを除く）の集合を、穴の母集団として設定する。
穴の母集団における、個々の穴について、穴の輪郭により規定される穴の面積および円周の長さに基づき、下記の式（１）により、穴の円形度が算出される。
円形度＝４π×（面積）／（円周の長さ）２・・・（１）
さらに、測定対象領域に存在する穴の母集団を、面積相当径が面積相当径Ｄ９０以上の穴によって構成される第１の母集団と、面積相当径が面積相当径Ｄ９０よりも小さい穴によって構成される第２の母集団とに分ける。そして、面積相当径が面積相当径Ｄ９０以上の穴によって構成される第１の母集団における複数の穴の円形度の平均値を算出する。これを、本実施形態の第１の母集団における複数の穴の円形度の平均値とする。
＜カバレッジの測定方法＞
誘電体層２０に対する内部電極層３０の被覆率としてのカバレッジの測定方法について説明する。
まず、積層体１０の高さ方向における中央部に位置する内部電極層３０と誘電体層２０とを電界剥離により引き剥がすことにより内部電極層３０を露出させる。次に、内部電極層３０の測定対象領域としての第１の領域Ａ１～第４の領域Ａ４の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。なお、第１の内部電極層３１を露出させた場合は、まず、第１の内部電極層３１の第１の領域Ａ１および第２の領域Ａ２の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。その後、ＦＩＢ（集束イオンビーム）加工により、第２の内部電極層３２を露出させる。そして、第２の内部電極層３２の第３の領域Ａ３および第４の領域Ａ４の一部が上述の分析対象範囲ａとして設定され、ＳＥＭ観察が行われる。なお、第２の内部電極層３２のＳＥＭ観察を行った後に、第１の内部電極層３１のＳＥＭ観察を行ってもよい。
その後、ＳＥＭ画像の解析により、分析対象範囲ａにおける内部電極層３０の領域が識別される。その後、分析対象範囲ａの面積と、内部電極層３０の領域の面積に基づき、下記の式（２）により、誘電体層２０に対する内部電極層３０の被覆率が算出される。
被覆率（％）＝（内部電極層の面積／分析対象範囲の面積）×１００・・・（２）
測定対象範囲を構成する１２箇所の分析対象範囲について、誘電体層２０に対する内部電極層３０の被覆率が算出される。そして、その平均値を、本実施形態の誘電体層２０に対する内部電極層３０の被覆率とする。
＜内部電極層の厚みの測定方法＞
複数の内部電極層３０の厚みの測定方法について説明する。
まず、積層セラミックコンデンサをＬ寸法の１／２の位置まで断面研磨し、特定のＷＴ断面を露出させる。そして、研磨により露出させた積層体１０のＷＴ断面をＳＥＭにて観察する。
次に、積層体１０の断面の中心を通る積層方向に沿った中心線、およびこの中心線から両側に等間隔に２本ずつ引いた線の合計５本の線上における内部電極層３０の厚さを測定する。ここで、この５箇所の内部電極層３０の厚みの測定は、積層体１０の積層方向における３つの部分それぞれで行われる。そして、３つの部分×５箇所の合計１５箇所の内部電極層３０の厚みの平均値を、本実施形態における内部電極層３０の厚みとする。
次に、本実施形態の積層セラミックコンデンサ１の製造方法について説明する。
誘電体層２０用の誘電体シートおよび内部電極層３０用の導電性ペーストが準備される。誘電体シートおよび内部電極用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってもよい。
誘電体シート上に、内部電極層３０用の導電性ペーストが、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで印刷される。これにより、第１の内部電極層３１のパターンが形成された誘電体シートおよび、第２の内部電極層３２のパターンが形成された誘電体シートが準備される。
内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第１の主面ＴＳ１側の第１の主面側外層部１２となる部分が形成される。その上に、第１の内部電極層３１のパターンが印刷された誘電体シートおよび第２の内部電極層３２のパターンが印刷された誘電体シートが順次積層されることにより、内層部１１となる部分が形成される。この内層部１１となる部分の上に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第２の主面ＴＳ２側の第２の主面側外層部１３となる部分が形成される。これにより、積層シートが作製される。
積層シートが静水圧プレスなどの手段により高さ方向にプレスされることにより、積層ブロックが作製される。
積層ブロックが所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みがつけられてもよい。
積層チップが焼成されることにより、積層体１０が作製される。焼成温度は、誘電体層２０や内部電極層３０の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
ここで、内部電極層３０に存在する穴の面積相当径Ｄ９９を所定値以下、例えば８．０μｍ以下、４．７μｍ以下、あるいは３．２μｍ以下とするために、また、所定の範囲内に収めるために、上述の製造条件が調整される。
具体的には、内部電極層３０のパターンが印刷された誘電体シートの積層時の圧力、温度、加圧時間が調整されることにより、内部電極層３０に存在する穴の面積相当径Ｄ９９が所定値以下となるように調整される。例えば、内部電極層３０が比較的薄い場合は、積層シートのプレス時の圧力が高めに設定される。
また、内部電極層３０に存在する穴の面積相当径Ｄ９９を所定値以下とするために、内部電極層３０用の導電性ペーストの材料が調製されてもよい。例えば、内部電極層３０の主成分がＮｉである場合、導電性ペーストの原料となるＮｉ粒子として大きめの平均粒子径の粒子が用いられることにより、Ｎｉ粒子どうしの接合開始温度とセラミックの焼結収縮開始温度とを近づけることができる。これにより、内部電極層３０の玉化が抑制され、面積相当径Ｄ９９が所定値以下となるように調整される。また、内部電極層３０用の導電性ペーストに誘電体層２０に含まれるセラミック粉末と同じセラミック粉末を共材として添加する場合、大きめの平均粒子径の共材が用いられることにより、Ｎｉ粒子どうしの接合開始温度とセラミックの焼結収縮開始温度とを近づけることができる。これにより、内部電極層３０の玉化が抑制され、面積相当径Ｄ９９が所定値以下となるように調整される。また、内部電極層３０用の導電性ペーストのＮｉ粒子、共材、溶剤間の親和性を制御することにより、共材分散性を高めてもよい。これにより、内部電極層３０の玉化が抑制され、穴の面積相当径Ｄ９９が所定値以下となるように調整される。
また、積層チップの焼成時に、積層チップを密に並べて配置しておくことにより、焼成時のチップ内温度の均一性が高められてもよい。これにより、内部電極層３０の玉化が抑制され、面積相当径Ｄ９９が所定値以下となるように調整される。また、積層チップをセラミック粉に埋め込んだ状態で焼成することにより、焼成時のチップ内外の温度の均一性が高められてもよい。これにより、内部電極層３０の玉化が抑制され、面積相当径Ｄ９９が所定値以下となるように調整される。なお、焼成時は、積層チップの第１の側面および第２の側面に近い部分、例えば内部電極層３０の第１の側面ＷＳ１側の辺および内部電極層の第２の側面ＷＳ２側の辺の温度が上昇しやすい。よって、この部分で内部電極層３０の玉化が発生しやすい。しかしながら、上述の方法により、内部電極層３０の第１の領域Ａ１～第４の領域Ａ４の玉化が抑制され、内部電極層３０に存在する穴の面積相当径Ｄ９９を所定値以下とすることができる。
なお、内部電極層３０が２段階印刷で形成されることにより、少なくとも、積層チップの第１の側面および第２の側面に近い部分、例えば第１の領域Ａ１～第４の領域Ａ４に存在する穴の面積相当径Ｄ９９が、所定値以下となるように内部電極層３０が形成されてもよい。この場合、少なくとも第１の領域Ａ１～第４の領域Ａ４に、平均粒子径が大きめのＮｉ粒子および平均粒子径が大きめの共材を含む導電性ペーストが印刷される。そして、内部電極層３０の中心領域を含むその他の領域に、平均粒子径が比較的小さめのＮｉ粒子および平均粒子径が比較的小さめの共材を含む導電性ペーストが印刷される。これにより、少なくとも第１の領域Ａ１～第４の領域Ａ４に存在する穴について、その面積相当径Ｄ９９を所定値以下とすることができる。
なお、上述の内部電極層３０に存在する穴の面積相当径Ｄ９９を所定値以下とする手法は、適宜組み合わせることができる。これにより、内部電極層３０に存在する穴の面積相当径Ｄ９９を所定値以下、例えば８．０μｍ以下、４．７μｍ以下、３．２μｍ以下に、あるいは、所定の範囲内に調整することができる。同様に、上述の手法により、内部電極層３０に存在する穴の面積相当径Ｄ９０を所定値以下、あるいは、所定の範囲内に調整することができる。
なお、内部電極層３０に存在する複数の穴の円形度を所定値以下、例えば面積相当径Ｄ９０以上の穴の円形度の平均値を０．７以下、あるいは０．４６以下とするために、内部電極層３０用の導電性ペーストの材料が調製されてもよい。例えば、内部電極層３０の主成分がＮｉである場合、導電性ペーストの原料となるＮｉ粒子として、粒子径にバラツキを有する粒子が用いられてもよい。これにより、複数の小さな穴がつながったようないびつな形状の穴が形成され、大きめの穴の円形度を小さくすることができる。また、誘電体層２０に含まれるセラミック粉末と同じセラミック粉末を共材として添加する場合、共材として、粒子径にバラツキを有する共材が用いられてもよい。これにより、複数の小さな穴がつながったようないびつな形状の穴が形成され、大きめの穴の円形度を小さくすることができる。これらの方法を用いることにより、面積相当径Ｄ９０以上の穴の円形度の平均値を所定値以下とすることができる。
なお、内部電極層３０が２段階印刷で形成されることにより、少なくとも、積層チップの第１の側面および第２の側面に近い部分、例えば第１の領域Ａ１～第４の領域Ａ４に存在する穴の円形度が、所定値以下となるように内部電極層３０が形成されてもよい。この場合、少なくとも第１の領域Ａ１～第４の領域Ａ４に、粒子径にバラツキを有するＮｉ粒子および粒子径にバラツキを有する共材を用いた導電性ペーストが印刷される。そして、内部電極層３０の中心領域を含むその他の領域には、粒子径のバラツキが抑制されたＮｉ粒子および粒子径のバラツキが抑制された共材を含む導電性ペーストが印刷される。これにより、少なくとも第１の領域Ａ１～第４の領域Ａ４に存在する穴について、面積相当径Ｄ９０以上の穴の円形度の平均値を所定値以下とすることができる。なお、このような手法を用いて、第１の領域Ａ１～第４の領域Ａ４に存在する穴の円形度の平均値が、内部電極層３０の中心領域に存在する穴の円形度の平均値よりも低くなるように内部電極層３０が形成されてもよい。
積層体１０の両端面に下地電極層（第１の下地電極層５０Ａ、第２の下地電極層５０Ｂ）となる導電性ペーストが塗布される。本実施形態においては、下地電極層は、焼き付け層である。ガラス成分と金属とを含む導電性ペーストが、例えばディッピングなどの方法により、積層体１０に塗布される。その後、焼き付け処理が行われ、下地電極層が形成される。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
なお、焼成前の積層チップと、積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。このとき、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。この場合は、焼成前の積層チップに対して、導電性ペーストを塗布し、積層チップと積層チップに塗布した導電性ペーストを同時に焼き付けて、焼き付け層が形成された積層体１０を形成する。
その後、下地電極層の表面に、めっき層が形成される。本実施形態においては、第１の下地電極層５０Ａの表面に、第１のめっき層６０Ａが形成される。また、第２の下地電極層５０Ｂの表面に、第２のめっき層６０Ｂが形成される。本実施形態では、めっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となるため、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。Ｎｉめっき層およびＳｎめっき層は、例えばバレルめっきにより、順次形成される。
なお、下地電極層を薄膜層で形成する場合は、マスキングなどを行うことにより、外部電極を形成したい部分に下地電極層としての薄膜層が形成される。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１．０μｍ以下の層である。
なお、下地電極層として導電性樹脂層を設ける場合、導電性樹脂層は、焼き付け層を覆うように配置されてもよいし、焼き付け層を設けずに積層体１０上に直接配置されてもよい。導電性樹脂層を設ける場合は、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストが焼き付け層上もしくは積層体１０上に塗布され、その後、２５０～５５０℃以上の温度で熱処理される。これにより、熱硬化樹脂が熱硬化して、導電性樹脂層が形成される。この熱処理時の雰囲気は、Ｎ２雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下であることが好ましい。
なお、下地電極層を設けずに、めっき層が積層体１０の内部電極層３０の露出部に直接配置されてもよい。この場合は、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２にめっき処理が施され、内部電極層３０の露出部上にめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となるため、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを採用することが好ましい。また、必要に応じて、下層めっき層の表面に形成される上層めっき層を、下層めっき層と同様の工法により形成してもよい。
このような製造工程により、積層セラミックコンデンサ１が製造される。
なお、積層セラミックコンデンサ１の構成は、図１～４Ｂに示す構成に限定されない。例えば、積層セラミックコンデンサ１は、図１５Ａ、図１５Ｂ、図１５Ｃに示すような、２連構造、３連構造、４連構造の積層セラミックコンデンサであってもよい。
図１５Ａに示す積層セラミックコンデンサ１は、２連構造の積層セラミックコンデンサ１であり、内部電極層３０として、第１の内部電極層３３および第２の内部電極層３４に加えて、第１の端面ＬＳ１および第２の端面ＬＳ２のどちらにも引き出されない浮き内部電極層３５を備える。図１５Ｂに示す積層セラミックコンデンサ１は、浮き内部電極層３５として、第１の浮き内部電極層３５Ａおよび第２の浮き内部電極層３５Ｂを備えた、３連構造の積層セラミックコンデンサ１である。図１５Ｃに示す積層セラミックコンデンサ１は、浮き内部電極層３５として、第１の浮き内部電極層３５Ａ、第２の浮き内部電極層３５Ｂおよび第３の浮き内部電極層３５Ｃを備えた、４連構造の積層セラミックコンデンサ１である。このように、内部電極層３０として、浮き内部電極層３５を設けることにより、積層セラミックコンデンサ１は、対向電極部が複数に分割された構造となる。これにより、対向する内部電極層３０間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。よって、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ１の高耐圧化を図ることができる。なお、本実施形態の積層セラミックコンデンサ１は、４連以上の多連構造であってもよいことはいうまでもない。
なお、積層セラミックコンデンサ１は、２個の外部電極を備える２端子型のものであってもよいし、多数の外部電極を備える多端子型のものであってもよい。
なお、上述した実施形態では、積層セラミック電子部品として、誘電体セラミックにより構成される誘電体層２０がセラミック層として用いられている積層セラミックコンデンサを例示した。しかしながら、本開示の積層セラミック電子部品はこれに限定されない。例えば、本開示のセラミック電子部品は、セラミック層として圧電体セラミックを用いた圧電部品、セラミック層として半導体セラミックを用いたサーミスタ等の種々の積層セラミック電子部品にも適用可能である。圧電体セラミックとしてはＰＺＴ（チタン酸ジルコン酸鉛）系セラミック等が挙げられ、半導体セラミックとしてはスピネル系セラミック等が挙げられる。
本実施形態の積層セラミック電子部品によれば、以下の効果を奏する。
（１）本実施形態の積層セラミック電子部品１は、積層された複数のセラミック層２０と、セラミック層２０上に積層された複数の内部導体層３０とを有し、高さ方向に相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、高さ方向に直交する幅方向に相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、を有する積層体１０と、内部導体層３０に接続される外部電極４０と、を備え、内部導体層３０には、面積相当径の異なる複数の穴が存在し、内部導体層３０に存在する複数の穴の面積相当径の累積分布における累積値が９９％となる面積相当径を面積相当径Ｄ９９としたとき、面積相当径Ｄ９９は、８．０μｍ以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
（２）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径Ｄ９９は、４．７μｍ以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
（３）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径Ｄ９９は、３．２μｍ以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
（４）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径Ｄ９９は、２．０μｍ以上８．０μｍ以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
（５）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径Ｄ９９は、２．０μｍ以上４．０μｍ以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
（６）本実施形態の積層セラミック電子部品１において、セラミック層２０に対する内部導体層３０の被覆率は、７０％以上９９％以下である。これにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることができる。
（７）本実施形態の積層セラミック電子部品１において、セラミック層２０に対する内部導体層３０の被覆率は、８６％以上９３％以下である。これにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることができる。
（８）本実施形態の積層セラミック電子部品１において、内部導体層３０の厚みは、０．２μｍ以上２．０μｍ以下である。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
（９）本実施形態の積層セラミック電子部品１において、内部導体層３０の厚みは、０．２μｍ以上０．３μｍ以下である。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
（１０）本実施形態の積層セラミック電子部品１において、内部導体層３０の厚みの寸法は、面積相当径Ｄ９９の値よりも小さい。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
（１１）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、内部導体層３０の厚みの寸法は、面積相当径Ｄ９０の値の半分以下の大きさである。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
（１２）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、面積相当径が面積相当径Ｄ９０以上の穴によって構成される第１の母集団における複数の穴の円形度の平均値が、０．７以下である。これにより、電界集中がより抑制される。
（１３）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、面積相当径が面積相当径Ｄ９０以上の穴によって構成される第１の母集団における複数の穴の円形度の平均値が、０．２以上０．７以下である。これにより、電界集中がより抑制される。
（１４）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、面積相当径が面積相当径Ｄ９０以上の穴によって構成される第１の母集団における複数の穴の円形度の平均値が、０．２以上０．４６以下である。これにより、電界集中がより抑制される。
（１５）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径Ｄ９９は、８．０μｍ以下であり、内部導体層３０に存在する複数の穴の面積相当径Ｄ９０は、４．０μｍ以下である。これにより、電界集中を抑制することができる。
（１６）本実施形態の積層セラミック電子部品１において、内部導体層３０に存在する複数の穴の面積相当径Ｄ９９は、２．０μｍ以上８．０μｍ以下であり、内部導体層３０に存在する複数の穴の面積相当径Ｄ９０は、１．９μｍ以上４．０μｍ以下である。これにより、電界集中を抑制することができる。
（１７）本実施形態の積層セラミック電子部品１の外部電極４０は、第１の端面ＬＳ１側に配置される第１の外部電極４０Ａと、第２の端面ＬＳ２側に配置される第２の外部電極４０Ｂと、を有し、複数の内部導体層３０は、第１の外部電極４０Ａと電気的に接続する複数の第１の内部導体層３１と、第２の外部電極４０Ｂと電気的に接続する複数の第２の内部導体層３２と、を有し、第１の内部導体層３１は、第１の側面ＷＳ１側の第１の辺ＷＥ１と、第２の側面ＷＳ２側の第２の辺ＷＥ２と、を有し、第２の内部導体層３２は、第１の側面ＷＳ１側の第３の辺ＷＥ３と、第２の側面ＷＳ２側の第４の辺ＷＥ４と、を有し、第１の内部導体層３１における、第１の辺ＷＥ１から１０μｍ離れた位置から第１の辺ＷＥ１から５０μｍ離れた位置までの領域を第１の領域Ａ１とし、第２の辺ＷＥ２から１０μｍ離れた位置から第２の辺ＷＥ２から５０μｍ離れた位置までの領域を第２の領域Ａ２とし、第２の内部導体層３２における、第３の辺ＷＥ３から１０μｍ離れた位置から第３の辺ＷＥ３から５０μｍ離れた位置までの領域を第３の領域Ａ３とし、第４の辺ＷＥ４から１０μｍ離れた位置から第４の辺ＷＥ４から５０μｍ離れた位置までの領域を第４の領域Ａ４とし、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３および第４の領域Ａ４に存在する穴の集合を穴の母集団としたとき、面積相当径Ｄ９９は、穴の母集団における穴の面積相当径の累積分布における累積値が９９％となる面積相当径である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
（１８）本実施形態の積層セラミック電子部品１は、積層された複数のセラミック層２０と、セラミック層２０上に積層された複数の内部導体層３０とを有し、高さ方向に相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、高さ方向に直交する幅方向に相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、を有する積層体１０と、内部導体層３０に接続される外部電極４０と、を備え、内部導体層３０には、面積相当径の異なる複数の穴が存在し、外部電極４０は、第１の端面ＬＳ１側に配置される第１の外部電極４０Ａと、第２の端面ＬＳ２側に配置される第２の外部電極４０Ｂと、を有し、複数の内部導体層３０は、第１の外部電極４０Ａと電気的に接続する複数の第１の内部導体層３１と、第２の外部電極４０Ｂと電気的に接続する複数の第２の内部導体層３２と、を有し、第１の内部導体層３１は、第１の側面ＷＳ１側の第１の辺ＷＥ１と、第２の側面ＷＳ２側の第２の辺ＷＥ２と、を有し、第２の内部導体層３２は、第１の側面ＷＳ１側の第３の辺ＷＥ３と、第２の側面ＷＳ２側の第４の辺ＷＥ４と、を有し、第１の内部導体層３１における、第１の辺ＷＥ１から１０μｍ離れた位置から第１の辺ＷＥ１から５０μｍ離れた位置までの領域を第１の領域Ａ１とし、第２の辺ＷＥ２から１０μｍ離れた位置から第２の辺ＷＥ２から５０μｍ離れた位置までの領域を第２の領域Ａ２とし、第２の内部導体層３２における、第３の辺ＷＥ３から１０μｍ離れた位置から第３の辺ＷＥ３から５０μｍ離れた位置までの領域を第３の領域Ａ３とし、第４の辺ＷＥ４から１０μｍ離れた位置から第４の辺ＷＥ４から５０μｍ離れた位置までの領域を第４の領域Ａ４とし、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３および第４の領域Ａ４に存在する穴の集合を穴の母集団とし、穴の母集団における穴の面積相当径の累積分布における累積値が９９％となる面積相当径を面積相当径Ｄ９９としたとき、面積相当径Ｄ９９は、８．０μｍ以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
＜実施例＞
本実施形態に記載された製造方法にしたがって、面積相当径Ｄ９９が異なる値となるように作製された複数のロット（第１ロット～第３ロット）の積層セラミックコンデンサを実施例の試料として作製した。その後、作製した試料を用いて、加速寿命試験（ＨＡＬＴ試験）による信頼性試験を行った。
＜積層セラミックコンデンサの製造＞
まず、本実施形態に記載された製造方法にしたがって、以下の仕様の積層セラミックコンデンサを実施例の試料として作製した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝２．１５ｍｍ×１．４１ｍｍ×１．４５ｍｍ
・容量：４．７μＦ
・定格電圧：２５Ｖ
・誘電体層：ＢａＴｉＯ３
・内部電極層：Ｎｉ
・下地電極層：導電性金属（Ｃｕ）とガラス成分を含む電極
・めっき層：Ｎｉめっき層２μｍおよびＳｎめっき層２μｍの２層構造
・積層セラミックコンデンサのロット
（第１ロット）内部電極層の穴の面積相当径Ｄ９９：２．２μｍ
（第２ロット）内部電極層の穴の面積相当径Ｄ９９：３．２μｍ
（第３ロット）内部電極層の穴の面積相当径Ｄ９９：４．７μｍ
ここで、第１ロット～第３ロットは、異なる製造方法によって製造されたロットであり、それぞれ内部電極層に存在する複数の穴の面積相当径Ｄ９９が異なる。なお、各ロットごとに、面積相当径Ｄ９９測定用の試料を５個作製し、５個の試料の面積相当径Ｄ９９の測定値の平均値を、ロットの面積相当径Ｄ９９の値として算出した。また、各ロットごとに、加速寿命試験（ＨＡＬＴ試験）用の試料を４０個作製した。
＜加速寿命試験＞
周囲温度１５０℃で、６４Ｖの直流電圧を印加し、加速寿命試験（ＨＡＬＴ）を行った。絶縁抵抗が１０ｋΩ以下に低下した時点を故障とした。結果をワイブル解析することにより、平均故障時間（ＭＴＴＦ）を算出した。表１に加速度試験の結果を示す。
Figure 2022191911000002
表１に示されるように、第３ロットの平均故障時間よりも第２ロットの故障平均時間の方が長く、第２ロットの平均故障時間よりも第１ロットの故障平均時間が長いことが確認された。すなわち、面積相当径Ｄ９９が８．０μｍ以下であって、面積相当径Ｄ９９が小さいロットになるほど、故障時間が長くなり、信頼性が高くなる傾向が確認された。
本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、上記実施形態において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
１ 積層セラミックコンデンサ（積層セラミック電子部品）
１０ 積層体
ＬＳ１ 第１の端面
ＬＳ２ 第２の端面
ＷＳ１ 第１の側面
ＷＳ２ 第２の側面
ＴＳ１ 第１の主面
ＴＳ２ 第２の主面
２０ 誘電体層（セラミック層）
３０ 内部電極層（内部導体層）
３１ 第１の内部電極層（第１の内部導体層）
３２ 第２の内部電極層（第２の内部導体層）
Ｈ 穴
ＷＥ１ 第１の辺
ＷＥ２ 第２の辺
ＷＥ３ 第３の辺
ＷＥ４ 第４の辺
Ａ１ 第１の領域
Ａ２ 第２の領域
Ａ３ 第３の領域
Ａ４ 第４の領域
４０ 外部電極
４０Ａ 第１の外部電極
４０Ｂ 第２の外部電極
Ｌ 長さ方向
Ｗ 幅方向
Ｔ 高さ方向

Claims (14)

  1. 積層された複数のセラミック層と、前記セラミック層上に積層された複数の内部導体層とを有し、高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、前記高さ方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、
    前記内部導体層に接続される外部電極と、を備え、
    前記内部導体層には、面積相当径の異なる複数の穴が存在し、
    前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が９９％となる面積相当径を面積相当径Ｄ９９としたとき、
    前記面積相当径Ｄ９９は、８．０μｍ以下である、積層セラミック電子部品。
  2. 前記面積相当径Ｄ９９は、４．７μｍ以下である、請求項１に記載の積層セラミック電子部品。
  3. 前記面積相当径Ｄ９９は、３．２μｍ以下である、請求項１に記載の積層セラミック電子部品。
  4. 前記面積相当径Ｄ９９は、２．０μｍ以上８．０μｍ以下である、請求項１に記載の積層セラミック電子部品。
  5. 前記面積相当径Ｄ９９は、２．０μｍ以上４．０μｍ以下である、請求項１に記載の積層セラミック電子部品。
  6. 前記セラミック層に対する前記内部導体層の被覆率は、７０％以上９９％以下である、請求項１～５のいずれか１項に記載の積層セラミック電子部品。
  7. 前記セラミック層に対する前記内部導体層の被覆率は、８６％以上９３％以下である、請求項１～５のいずれか１項に記載の積層セラミック電子部品。
  8. 前記内部導体層の厚みは、０．２μｍ以上２．０μｍ以下である、請求項１～７のいずれか１項に記載の積層セラミック電子部品。
  9. 前記内部導体層の厚みは、０．２μｍ以上０．３μｍ以下である、請求項１～７のいずれか１項に記載の積層セラミック電子部品。
  10. 前記内部導体層の厚みの寸法は、前記面積相当径Ｄ９９の値よりも小さい、請求項１～９のいずれか１項に記載の積層セラミック電子部品。
  11. 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、
    前記内部導体層の厚みの寸法は、前記面積相当径Ｄ９０の値の半分以下の大きさである、請求項１～９のいずれか１項に記載の積層セラミック電子部品。
  12. 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、
    面積相当径が前記面積相当径Ｄ９０以上の穴によって構成される第１の母集団における前記複数の穴の円形度の平均値が、０．７以下である、請求項１～１１のいずれか１項に記載の積層セラミック電子部品。
  13. 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、
    面積相当径が前記面積相当径Ｄ９０以上の穴によって構成される第１の母集団における前記複数の穴の円形度の平均値が、０．２以上０．７以下である、請求項１～１１のいずれか１項に記載の積層セラミック電子部品。
  14. 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が９０％となる面積相当径を面積相当径Ｄ９０としたとき、
    面積相当径が前記面積相当径Ｄ９０以上の穴によって構成される第１の母集団における前記複数の穴の円形度の平均値が、０．２以上０．４６以下である、請求項１～１１のいずれか１項に記載の積層セラミック電子部品。
JP2021100425A 2021-06-16 2021-06-16 積層セラミック電子部品 Active JP7517260B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021100425A JP7517260B2 (ja) 2021-06-16 2021-06-16 積層セラミック電子部品
CN202210527457.2A CN115483029A (zh) 2021-06-16 2022-05-13 层叠陶瓷电子部件
US17/837,127 US11908625B2 (en) 2021-06-16 2022-06-10 Multilayer ceramic electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021100425A JP7517260B2 (ja) 2021-06-16 2021-06-16 積層セラミック電子部品

Publications (2)

Publication Number Publication Date
JP2022191911A true JP2022191911A (ja) 2022-12-28
JP7517260B2 JP7517260B2 (ja) 2024-07-17

Family

ID=84420626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021100425A Active JP7517260B2 (ja) 2021-06-16 2021-06-16 積層セラミック電子部品

Country Status (3)

Country Link
US (1) US11908625B2 (ja)
JP (1) JP7517260B2 (ja)
CN (1) CN115483029A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7517260B2 (ja) * 2021-06-16 2024-07-17 株式会社村田製作所 積層セラミック電子部品
KR20230003865A (ko) * 2021-06-30 2023-01-06 삼성전기주식회사 커패시터 부품 및 커패시터 부품의 제조 방법
KR102694708B1 (ko) * 2021-08-20 2024-08-13 삼성전기주식회사 도전성 페이스트 및 이를 이용한 적층형 세라믹 부품

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075771A (ja) * 2000-08-30 2002-03-15 Kyocera Corp 積層型電子部品および導電性ペースト

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001052950A (ja) * 1999-08-05 2001-02-23 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
JP3753935B2 (ja) 2000-11-29 2006-03-08 Ｔｄｋ株式会社 積層型電子部品の製造方法
US6855222B2 (en) * 2002-06-19 2005-02-15 Murata Manufacturing Co., Ltd. Method for manufacturing laminated multilayer electronic components
JP2004342671A (ja) * 2003-05-13 2004-12-02 Ngk Spark Plug Co Ltd 積層電子部品の製造方法
JP2006086352A (ja) * 2004-09-16 2006-03-30 Murata Mfg Co Ltd 積層型バリスタ及びその製造方法
JP2006269985A (ja) 2005-03-25 2006-10-05 Tdk Corp 積層型チップバリスタ
KR101872520B1 (ko) * 2011-07-28 2018-06-29 삼성전기주식회사 적층 세라믹 전자부품
JP5566434B2 (ja) * 2012-09-25 2014-08-06 太陽誘電株式会社 積層セラミックコンデンサ
KR102057911B1 (ko) * 2013-06-19 2019-12-20 삼성전기주식회사 적층 세라믹 전자부품
KR101994719B1 (ko) * 2013-07-22 2019-07-01 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP6301629B2 (ja) * 2013-10-24 2018-03-28 京セラ株式会社 積層型電子部品
WO2015098728A1 (ja) * 2013-12-25 2015-07-02 Tdk株式会社 積層型セラミック電子部品
JP2018046086A (ja) 2016-09-13 2018-03-22 株式会社村田製作所 積層セラミックコンデンサ
KR101883111B1 (ko) * 2017-08-02 2018-08-24 삼성전기주식회사 적층 세라믹 전자부품
US11145458B2 (en) * 2018-02-22 2021-10-12 Taiyo Yuden Co., Ltd. Multi-layer ceramic electronic component
JP7508770B2 (ja) 2019-10-31 2024-07-02 住友金属鉱山株式会社 積層セラミックコンデンサ内部電極用の導電性ペースト組成物およびその製造方法、並びに、導電性ペースト
JP2022191910A (ja) * 2021-06-16 2022-12-28 株式会社村田製作所 積層セラミック電子部品
JP7416021B2 (ja) * 2021-06-16 2024-01-17 株式会社村田製作所 積層セラミック電子部品
JP7517260B2 (ja) * 2021-06-16 2024-07-17 株式会社村田製作所 積層セラミック電子部品
JP2023003087A (ja) * 2021-06-23 2023-01-11 太陽誘電株式会社 セラミック電子部品

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075771A (ja) * 2000-08-30 2002-03-15 Kyocera Corp 積層型電子部品および導電性ペースト

Also Published As

Publication number Publication date
JP7517260B2 (ja) 2024-07-17
US11908625B2 (en) 2024-02-20
US20230162916A1 (en) 2023-05-25
CN115483029A (zh) 2022-12-16

Similar Documents

Publication Publication Date Title
US10734159B2 (en) Multilayer ceramic capacitor and method for manufacturing multilayer ceramic capacitor
US11735366B2 (en) Multilayer ceramic electronic component and method for manufacturing the same
JP7416021B2 (ja) 積層セラミック電子部品
JP2022191911A (ja) 積層セラミック電子部品
JP7400758B2 (ja) 積層セラミックコンデンサ
US11636982B2 (en) Multilayer ceramic electronic component including multilayer external electrodes
JP2020155719A (ja) 積層セラミックコンデンサ
JP2019192862A (ja) 積層セラミックコンデンサおよびその製造方法
US11495404B2 (en) Multilayer ceramic electronic component
US12119182B2 (en) Multilayer ceramic electronic component including internal conductive layer including a plurality of holes
JP7459858B2 (ja) 積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造
US11881355B2 (en) Multilayer ceramic capacitor
JP7396251B2 (ja) 積層セラミックコンデンサ
WO2023243159A1 (ja) 積層セラミックコンデンサ
WO2023243160A1 (ja) 積層セラミックコンデンサ
WO2024135256A1 (ja) 積層セラミック電子部品
JP7501564B2 (ja) 積層セラミック電子部品
JP7468498B2 (ja) 積層セラミックコンデンサ
US20240249885A1 (en) Multilayer ceramic electronic component
WO2023234314A1 (ja) 積層セラミックコンデンサ
WO2024057636A1 (ja) 積層セラミック電子部品
WO2024062753A1 (ja) 積層セラミック電子部品
JP2023118477A (ja) 積層セラミック電子部品
JP2023057491A (ja) 積層セラミックコンデンサ
JP2021166214A (ja) 積層セラミックコンデンサおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230130

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240617

R150 Certificate of patent or registration of utility model

Ref document number: 7517260

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150