JP2022191911A - 積層セラミック電子部品 - Google Patents
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Abstract
【課題】信頼性の高い積層セラミック電子部品を提供すること。【解決手段】積層セラミック電子部品であって、積層された複数のセラミック層20と、前記セラミック層20上に積層された複数の内部導体層30とを有し、高さ方向に相対する第1の主面TS1および第2の主面TS2と、高さ方向に直交する幅方向に相対する第1の側面WS1および第2の側面WS2と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面LS1および第2の端面LS2と、を含む積層体10と、内部導体層30に接続される外部電極40と、を備え、内部導体層30には、面積相当径の異なる複数の穴Hが存在し、内部導体層30に存在する複数の穴Hの面積相当径の累積分布における累積値が99%となる面積相当径を面積相当径D99としたとき、面積相当径D99は、8.0μm以下である。【選択図】図4A
Description
本発明は、積層セラミック電子部品に関する。
従来、積層セラミックコンデンサが知られている。一般に、積層セラミックコンデンサは、誘電体層と内部電極層とが交互に複数積層された積層体を備える。例えば特許文献1には、誘電体層と内部電極層とが交互に複数積層された積層体と、複数の補助電極とを備える積層セラミックコンデンサが開示されている。
特許文献1の積層セラミックコンデンサにおいては、複数の補助電極を設けることにより、電界集中が抑制され、製品の信頼性が高められている。しかしながら、特許文献1においては、内部電極層の穴が積層セラミックコンデンサの信頼性に対して与えている影響については考慮していない。
本発明の目的は、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することである。
本発明に係る積層セラミック電子部品は、積層された複数のセラミック層と、前記セラミック層上に積層された複数の内部導体層とを有し、高さ方向に相対する第1の主面および第2の主面と、高さ方向に直交する幅方向に相対する第1の側面および第2の側面と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面と、を含む積層体と、前記内部導体層に接続される外部電極と、を備え、前記内部導体層には、面積相当径の異なる複数の穴が存在し、前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が99%となる面積相当径を面積相当径D99としたとき、前記面積相当径D99は、8.0μm以下である。
本発明によれば、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
以下、本開示の実施形態に係る積層セラミック電子部品としての積層セラミックコンデンサ1について説明する。図1は、本実施形態の積層セラミックコンデンサ1の外観斜視図である。図2は、図1の積層セラミックコンデンサ1のII-II線に沿った断面図である。図3は、図2の積層セラミックコンデンサ1のIII-III線に沿った断面図である。図4Aは、図2の積層セラミックコンデンサ1のIVA-IVA線に沿った断面図である。図4Bは、図2の積層セラミックコンデンサ1のIVB-IVB線に沿った断面図である。
積層セラミックコンデンサ1は、積層体10と、外部電極40と、を有する。
図1~図4Bには、XYZ直交座標系が示されている。積層セラミックコンデンサ1および積層体10の長さ方向Lは、X方向と対応している。積層セラミックコンデンサ1および積層体10の幅方向Wは、Y方向と対応している。積層セラミックコンデンサ1および積層体10の高さ方向Tは、Z方向と対応している。ここで、図2に示す断面はLT断面とも称される。図3に示す断面はWT断面とも称される。図4Aおよび図4Bに示す断面はLW断面とも称される。
図1~図4Bに示すように、積層体10は、高さ方向Tに相対する第1の主面TS1および第2の主面TS2と、高さ方向Tに直交する幅方向Wに相対する第1の側面WS1および第2の側面WS2と、高さ方向Tおよび幅方向Wに直交する長さ方向Lに相対する第1の端面LS1および第2の端面LS2と、を含む。
図1に示すように、積層体10は、略直方体形状を有している。なお、積層体10の長さ方向Lの寸法は、幅方向Wの寸法よりも必ずしも長いとは限らない。積層体10の角部および稜線部には、丸みがつけられていることが好ましい。角部は、積層体の3面が交わる部分であり、稜線部は、積層体の2面が交わる部分である。なお、積層体10を構成する表面の一部または全部に凹凸などが形成されていてもよい。
積層体10の寸法は、特に限定されないが、積層体10の長さ方向Lの寸法をL寸法とすると、L寸法は、0.2mm以上6mm以下であることが好ましい。また、積層体10の高さ方向Tの寸法をT寸法とすると、T寸法は、0.05mm以上5mm以下であることが好ましい。また、積層体10の幅方向Wの寸法をW寸法とすると、W寸法は、0.1mm以上5mm以下であることが好ましい。
図2および図3に示すように、積層体10は、内層部11と、高さ方向Tにおいて内層部11を挟み込むように配置された第1の主面側外層部12および第2の主面側外層部13と、を有する。
内層部11は、複数のセラミック層としての複数の誘電体層20と、複数の内部導体層としての複数の内部電極層30と、を含む。内層部11は、高さ方向Tにおいて、最も第1の主面TS1側に位置する内部電極層30から最も第2の主面TS2側に位置する内部電極層30までを含む。内層部11では、複数の内部電極層30が誘電体層20を介して対向して配置されている。内層部11は、静電容量を発生させ実質的にコンデンサとして機能する部分である。
複数の誘電体層20は、誘電体材料により構成される。誘電体材料は、例えば、BaTiO3、CaTiO3、SrTiO3、またはCaZrO3などの成分を含む誘電体セラミックであってもよい。また、誘電体材料は、これらの主成分にMn化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物などの副成分を添加したものであってもよい。誘電体材料は、主成分としてBaTiO3を含む材料であることが特に好ましい。
誘電体層20の厚みは、0.2μm以上10μm以下であることが好ましい。積層される誘電体層20の枚数は、15枚以上1200枚以下であることが好ましい。なお、この誘電体層20の枚数は、内層部11の誘電体層の枚数と第1の主面側外層部12および第2の主面側外層部13の誘電体層の枚数との総数である。
複数の内部電極層30(内部導体層30)は、複数の第1の内部電極層31(第1の内部導体層31)および複数の第2の内部電極層32(第2の内部導体層32)を有する。複数の第1の内部電極層31は、複数の誘電体層20上に配置されている。複数の第2の内部電極層32は、複数の誘電体層20上に配置されている。複数の第1の内部電極層31および複数の第2の内部電極層32は、積層体10の高さ方向Tに誘電体層20を介して交互に配置されている。第1の内部電極層31および第2の内部電極層32は、誘電体層20を挟むようにして配置されている。
第1の内部電極層31は、第2の内部電極層32に対向する第1の対向部31Aと、第1の対向部31Aから第1の端面LS1に引き出される第1の引き出し部31Bとを有している。第1の引き出し部31Bは、第1の端面LS1に露出している。
第2の内部電極層32は、第1の内部電極層31に対向する第2の対向部32Aと、第2の対向部32Aから第2の端面LS2に引き出される第2の引き出し部32Bとを有している。第2の引き出し部32Bは、第2の端面LS2に露出している。
本実施形態では、第1の対向部31Aと第2の対向部32Aが誘電体層20を介して対向することにより容量が形成され、コンデンサの特性が発現する。
第1の対向部31Aおよび第2の対向部32Aの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。第1の引出き出し部31Bおよび第2の引き出し部32Bの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。
第1の対向部31Aの幅方向Wの寸法と第1の引き出し部31Bの幅方向Wの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が小さく形成されていてもよい。第2の対向部32Aの幅方向Wの寸法と第2の引き出し部32Bの幅方向Wの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が狭く形成されていてもよい。
図4Aに示すように、第1の内部電極層31は、第1の側面WS1側の第1の辺WE1と、第2の側面WS2側の第2の辺WE2と、を有する。図4Bに示すように、第2の内部電極層32は、第1の側面WS1側の第3の辺WE3と、第2の側面WS2側の第4の辺WE4と、を有する。
第1の内部電極層31および第2の内部電極層32は、例えば、Ni、Cu、Ag、Pd、Auなどの金属や、これらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成される。合金を用いる場合、第1の内部電極層31および第2の内部電極層32は、例えばAg-Pd合金等により構成されてもよい。
第1の内部電極層31および第2の内部電極層32のそれぞれの厚みは、例えば、0.2μm以上2.0μm以下程度であることが好ましい。第1の内部電極層31および第2の内部電極層32の枚数は、合わせて15枚以上1000枚以下であることが好ましい。
第1の主面側外層部12は、積層体10の第1の主面TS1側に位置する。第1の主面側外層部12は、第1の主面TS1と最も第1の主面TS1に近い内部電極層30との間に位置する複数の誘電体層20の集合体である。第1の主面側外層部12で用いられる誘電体層20は、内層部11で用いられる誘電体層20と同じものであってもよい。
第2の主面側外層部13は、積層体10の第2の主面TS2側に位置する。第2の主面側外層部13は、第2の主面TS2と最も第2の主面TS2に近い内部電極層30との間に位置する複数の誘電体層20の集合体である。第2の主面側外層部13で用いられる誘電体層20は、内層部11で用いられる誘電体層20と同じものであってもよい。
このように、積層体10は、積層された複数の誘電体層20と、誘電体層20上に積層された複数の内部電極層30と、を有する。すなわち、積層セラミックコンデンサ1は、誘電体層20と内部電極層30とが交互に積層された積層体10を有する。
なお、積層体10は、対向電極部11Eを有する。対向電極部11Eは、第1の内部電極層31の第1の対向部31Aと第2の内部電極層32の第2の対向部32Aが対向する部分である。対向電極部11Eは、内層部11の一部として構成されている。図4Aおよび図4Bには、対向電極部11Eの幅方向Wおよび長さ方向Lの範囲が示されている。なお、対向電極部11Eは、コンデンサ有効部ともいう。
なお、積層体10は、側面側外層部を有する。側面側外層部は、第1の側面側外層部WG1と、第2の側面側外層部WG2を有する。第1の側面側外層部WG1は、対向電極部11Eと第1の側面WS1との間に位置する誘電体層20を含む部分である。第2の側面側外層部WG2は、対向電極部11Eと第2の側面WS2との間に位置する誘電体層20を含む部分である。図3、図4Aおよび図4Bには、第1の側面側外層部WG1および第2の側面側外層部WG2の幅方向Wの範囲が示されている。なお、側面側外層部は、Wギャップまたはサイドギャップともいう。
なお、積層体10は、端面側外層部を有する。端面側外層部は、第1の端面側外層部LG1と、第2の端面側外層部LG2を有する。第1の端面側外層部LG1は、対向電極部11Eと第1の端面LS1との間に位置する誘電体層20を含む部分である。第2の端面側外層部LG2は、対向電極部11Eと第2の端面LS2との間に位置する誘電体層20を含む部分である。図2、図4Aおよび図4Bには、第1の端面側外層部LG1および第2の端面側外層部LG2の長さ方向Lの範囲が示されている。なお、端面側外層部は、Lギャップまたはエンドギャップともいう。
外部電極40は、第1の端面LS1側に配置された第1の外部電極40Aと、第2の端面LS2側に配置された第2の外部電極40Bと、を有する。
第1の外部電極40Aは、第1の端面LS1上に配置されている。第1の外部電極40Aは、第1の内部電極層31に接続されている。第1の外部電極40Aは、第1の主面TS1の一部および第2の主面TS2の一部、ならびに第1の側面WS1の一部および第2の側面WS2の一部にも配置されていてもよい。本実施形態では、第1の外部電極40Aは、第1の端面LS1上から第1の主面TS1の一部および第2の主面TS2の一部、ならびに第1の側面WS1の一部および第2の側面WS2の一部にまで延びて形成されている。
第2の外部電極40Bは、第2の端面LS2上に配置されている。第2の外部電極40Bは、第2の内部電極層32に接続されている。第2の外部電極40Bは、第1の主面TS1の一部および第2の主面TS2の一部、ならびに第1の側面WS1の一部および第2の側面WS2の一部にも配置されていてもよい。本実施形態では、第2の外部電極40Bは、第2の端面LS2上から第1の主面TS1の一部および第2の主面TS2の一部、ならびに第1の側面WS1の一部および第2の側面WS2の一部にまで延びて形成されている。
前述のとおり、積層体10内においては、第1の内部電極層31の第1の対向部31Aと第2の内部電極層32の第2の対向部32Aとが誘電体層20を介して対向することにより容量が形成されている。そのため、第1の内部電極層31が接続された第1の外部電極40Aと第2の内部電極層32が接続された第2の外部電極40Bとの間でコンデンサの特性が発現する。
第1の外部電極40Aは、第1の下地電極層50Aと、第1の下地電極層50A上に配置された第1のめっき層60Aと、を有する。
第2の外部電極40Bは、第2の下地電極層50Bと、第2の下地電極層50B上に配置された第2のめっき層60Bと、を有する。
第1の下地電極層50Aは、第1の端面LS1上に配置されている。第1の下地電極層50Aは、第1の内部電極層31に接続されている。本実施形態においては、第1の下地電極層50Aは、第1の端面LS1上から第1の主面TS1の一部および第2の主面TS2の一部、ならびに第1の側面WS1の一部および第2の側面WS2の一部にまで延びて形成されている。
第2の下地電極層50Bは、第2の端面LS2上に配置されている。第2の下地電極層50Bは、第2の内部電極層32に接続されている。本実施形態においては、第2の下地電極層50Bは、第2の端面LS2上から第1の主面TS1の一部および第2の主面TS2の一部、ならびに第1の側面WS1の一部および第2の側面WS2の一部にまで延びて形成されている。
本実施形態の第1の下地電極層50Aおよび第2の下地電極層50Bは、焼き付け層である。焼付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。金属成分は、例えば、Cu、Ni、Ag、Pd、Ag-Pd合金、Au等から選ばれる少なくとも1つを含む。ガラス成分は、例えば、B、Si、Ba、Mg、Al、Li等から選ばれる少なくとも1つを含む。セラミック成分は、誘電体層20と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いてもよい。セラミック成分は、例えば、BaTiO3、CaTiO3、(Ba,Ca)TiO3、SrTiO3、CaZrO3等から選ばれる少なくとも1つを含む。
焼き付け層は、例えば、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼き付けたものである。焼き付け層は、内部電極および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極および誘電体層を有する積層チップを焼成して積層体を得た後に積層体に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。この場合、添加するセラミック材料として、誘電体層20と同種のセラミック材料を用いることが特に好ましい。焼き付け層は、複数層であってもよい。
第1の端面LS1に位置する第1の下地電極層50Aの長さ方向の厚みは、第1の下地電極層50Aの高さ方向Tおよび幅方向Wの中央部において、例えば、3μm以上200μm以下程度であることが好ましい。
第2の端面LS2に位置する第2の下地電極層50Bの長さ方向の厚みは、第2の下地電極層50Bの高さ方向Tおよび幅方向Wの中央部において、例えば、3μm以上200μm以下程度であることが好ましい。
第1の主面TS1または第2の主面TS2の少なくも一方の面の一部にも第1の下地電極層50Aを設ける場合には、この部分に設けられた第1の下地電極層50Aの高さ方向の厚みは、この部分に設けられた第1の下地電極層50Aの長さ方向Lおよび幅方向Wの中央部において、例えば、3μm以上25μm以下程度であることが好ましい。
第1の側面WS1または第2の側面WS2の少なくも一方の面の一部にも第1の下地電極層50Aを設ける場合には、この部分に設けられた第1の下地電極層50Aの幅方向の厚みは、この部分に設けられた第1の下地電極層50Aの長さ方向Lおよび高さ方向Tの中央部において、例えば、3μm以上25μm以下程度であることが好ましい。
第1の主面TS1または第2の主面TS2の少なくも一方の面の一部にも第2の下地電極層50Bを設ける場合には、この部分に設けられた第2の下地電極層50Bの高さ方向の厚みは、この部分に設けられた第2の下地電極層50Bの長さ方向Lおよび幅方向Wの中央部において、例えば、3μm以上25μm以下程度であることが好ましい。
第1の側面WS1または第2の側面WS2の少なくも一方の面の一部にも第2の下地電極層50Bを設ける場合には、この部分に設けられた第2の下地電極層50Bの幅方向の厚みは、この部分に設けられた第2の下地電極層50Bの長さ方向Lおよび高さ方向Tの中央部において、例えば、3μm以上25μm以下程度であることが好ましい。
なお、第1の下地電極層50Aおよび第2の下地電極層50Bは、焼き付け層に限らない。第1の下地電極層50Aおよび第2の下地電極層50Bは、焼き付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも1つを含む。例えば、第1の下地電極層50Aおよび第2の下地電極層50Bは、薄膜層であってもよい。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された10μm以下の層である。
第1のめっき層60Aは、第1の下地電極層50Aを覆うように配置されている。
第2のめっき層60Bは、第2の下地電極層50Bを覆うように配置されている。
第1のめっき層60Aおよび第2のめっき層60Bは、例えば、Cu、Ni、Sn、Ag、Pd、Ag-Pd合金、Au等から選ばれる少なくとも1つを含んでいてもよい。第1のめっき層60Aおよび第2のめっき層60Bは、それぞれ複数層により形成されていてもよい。第1のめっき層60Aおよび第2のめっき層60Bは、Niめっき層の上にSnめっき層が形成された2層構造が好ましい。
第1のめっき層60Aは、第1の下地電極層50Aを覆うように配置されている。本実施形態においては、第1のめっき層60Aは、第1のNiめっき層61Aと、第1のNiめっき層61A上に位置する第1のSnめっき層62Aと、を有する。
第2のめっき層60Bは、第2の下地電極層50Bを覆うように配置されている。本実施形態においては、第2のめっき層60Bは、第2のNiめっき層61Bと、第2のNiめっき層61B上に位置する第2のSnめっき層62Bと、を有する。
Niめっき層は、第1の下地電極層50Aおよび第2の下地電極層50Bが、積層セラミックコンデンサ1を実装する際のはんだによって侵食されることを防止する。また、Snめっき層は、積層セラミックコンデンサ1を実装する際のはんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ1の実装を容易にする。第1のNiめっき層61A、第1のSnめっき層62A、第2のNiめっき層61B、第2のSnめっき層62Bそれぞれの厚みは、2μm以上10μm以下であることが好ましい。
なお、本実施形態の第1の外部電極40Aおよび第2の外部電極40Bは、例えば導電性粒子と熱硬化性樹脂を含む導電性樹脂層を有していてもよい。下地電極層(第1の下地電極層50A、第2の下地電極層50B)として導電性樹脂層を設ける場合、導電性樹脂層は、焼き付け層を覆うように配置されてもよいし、焼き付け層を設けずに積層体10上に直接配置されてもよい。導電性樹脂層が焼き付け層を覆うように配置される場合、導電性樹脂層は、焼き付け層とめっき層(第1のめっき層60A、第2のめっき層60B)との間に配置される。導電性樹脂層は、焼き付け層上を完全に覆っていてもよいし、焼き付け層の一部を覆っていてもよい。
熱硬化性樹脂を含む導電性樹脂層は、例えばめっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ1に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層は、緩衝層として機能する。よって、導電性樹脂層は、積層セラミックコンデンサ1のクラック発生を抑制する。
導電性粒子を構成する金属は、Ag、Cu、Ni、Sn、Biまたは、それらを含む合金であってもよい。導電性粒子は、好ましくはAgを含む。導電性粒子は、例えばAgの金属粉である。Agは、金属の中でもっとも比抵抗が低いため、電極材料に適している。また、Agは貴金属であるため、酸化しにくく、対候性が高い。よって、Agの金属粉は、導電性粒子として好適である。
また、導電性粒子は、金属粉の表面にAgコーティングされた金属粉であってもよい。金属粉の表面にAgコーティングされたものを使用する際には、金属粉は、Cu、Ni、Sn、Biまたはそれらの合金粉であることが好ましい。Agの特性は保ちつつ、母材の金属を安価なものにするために、Agコーティングされた金属粉を用いることが好ましい。
さらに、導電性粒子は、Cu、Niに酸化防止処理を施したものであってもよい。また、導電性粒子は、金属粉の表面にSn、Ni、Cuをコーティングした金属粉であってもよい。金属粉の表面にSn、Ni、Cuをコーティングされたものを使用する際には、金属粉は、Ag、Cu、Ni、Sn、Biまたはそれらの合金粉であることが好ましい。
導電性粒子の形状は、特に限定されない。導電性粒子は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いることが好ましい。
導電性樹脂層に含まれる導電性粒子は、主に導電性樹脂層の通電性を確保する役割を担う。具体的には、複数の導電性粒子どうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層を構成する樹脂は、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂から選ばれる少なくとも1つを含んでいてもよい。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂のひとつである。また、導電性樹脂層の樹脂は、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤は、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物であってもよい。
なお、導電性樹脂層は、複数層で形成されていてもよい。導電性樹脂層の最も厚い部分の厚みは、10μm以上150μm以下であることが好ましい。
なお、第1の下地電極層50Aおよび第2の下地電極層50Bを設けずに、積層体10上に後述の第1のめっき層60Aおよび第2のめっき層60Bが直接配置される構成であってもよい。すなわち、積層セラミックコンデンサ1は、第1の内部電極層31と、第2の内部電極層32とに、直接電気的に接続されるめっき層を含む構成であってもよい。このような場合、前処理として積層体10の表面に触媒を配設した後で、めっき層が形成されてもよい。
この場合においても、めっき層は、複数層であることが好ましい。下層めっき層および上層めっき層はそれぞれ、例えば、Cu、Ni、Sn、Pb、Au、Ag、Pd、BiまたはZnなどから選ばれる少なくとも1種の金属またはこれらの金属を含む合金を含むことが好ましい。下層めっき層は、はんだバリア性能を有するNiを用いて形成されることがより好ましい。上層めっき層は、はんだ濡れ性が良好なSnまたはAuを用いて形成されることがより好ましい。なお、例えば、第1の内部電極層31および第2の内部電極層32がNiを用いて形成される場合は、下層めっき層は、Niと接合性のよいCuを用いて形成されることが好ましい。なお、上層めっき層は必要に応じて形成されればよく、外部電極40は、下層めっき層のみで構成されてもよい。また、めっき層は、上層めっき層を最外層としてもよいし、上層めっき層の表面にさらに他のめっき層を形成してもよい。
下地電極層を設けずに配置するめっき層の1層あたりの厚みは、2μm以上10μm以下であることが好ましい。なお、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、99体積%以上であることが好ましい。
なお、めっき層を積層体10上に直接形成する場合は、下地電極層の厚みを削減することができる。よって、下地電極層の厚みを削減した分、積層セラミックコンデンサ1の高さ方向Tの寸法を低減させて、積層セラミックコンデンサ1の低背化を図ることができる。あるいは、下地電極層の厚みを削減した分、第1の内部電極層31および第2の内部電極層32の間に挟まれる誘電体層20の厚みを厚くし、素体厚みの向上を図ることができる。このように、めっき層を積層体10上に直接形成することで、積層セラミックコンデンサの設計自由度を向上させることができる。
なお、積層体10と外部電極40を含む積層セラミックコンデンサ1の長さ方向の寸法をL寸法とすると、L寸法は、0.2mm以上6mm以下であることが好ましい。また、積層セラミックコンデンサ1の高さ方向の寸法をT寸法とすると、T寸法は、0.05mm以上5mm以下であることが好ましい。また、積層セラミックコンデンサ1の幅方向の寸法をW寸法とすると、W寸法は、0.1mm以上5mm以下であることが好ましい。
ここで、本願発明者は、検討、実験、シミュレーションの積み重ねにより、積層セラミックコンデンサの信頼性を高めるために、内部電極層の穴を適切な状態にすることが望ましいという知見を得た。この点について、以下に説明する。
従来、積層セラミックコンデンサの信頼性を高めるために、各種の手法がとられていた。例えば特許文献1には、誘電体層と内部電極層とが交互に複数積層された積層体と、複数の補助電極とを備える積層セラミックコンデンサが開示されている。特許文献1の積層セラミックコンデンサにおいては、複数の補助電極を設けることにより、電界集中が抑制され、製品の信頼性が高められている。しかしながら、特許文献1の積層セラミックコンデンサは、複数の補助電極を有することから、静電容量を発生させるコンデンサ有効部の面積を確保しにくい。よって、静電容量の低下を抑制しつつ、信頼性を高めることは難しい。
本願発明者は、上述の内容を考慮し、信頼性を高めることができる内部電極層の構成を鋭意検討した。その結果、本願発明者は、本実施形態の構成によれば、静電容量の低下を抑制しつつ、電界集中を抑制し、製品の信頼性を高めることができるという知見を得た。具体的には、本願発明者は、積層セラミックコンデンサの絶縁破壊発生時において、内部電極層中の穴が存在する箇所を起点に焼損することを発見した。そして、本願発明者は、内部電極層の複数の穴の後述する面積相当径D99の大きさを調整することにより、積層セラミックコンデンサの信頼性を高められることを見いだした。以下に、本実施形態の内部電極層30について詳細に説明する。
図5は、図4Aに示す積層セラミックコンデンサ1のV部の拡大図であり、内部電極層30としての第1の内部電極層31の状態を例示的に示す図である。より詳細には、図5は、本実施形態の積層セラミックコンデンサ1のWT断面における内部電極層30を、第1の主面TS1と第2の主面TS2を結ぶ高さ方向Tで見たとき図、すなわち平面視したときの図である。なお、第1の主面TS1と第2の主面TS2を結ぶ高さ方向Tで見たときにおける、誘電体層20に対する第1の内部電極層31の被覆状態と、誘電体層20に対する第2の内部電極層32の被覆状態は、基本的に同様の状態となっている。よって、以下の説明において、第1の内部電極層31および第2の内部電極層32は、必要に応じてまとめて内部電極層30として説明される。
図5は、内部電極層30の辺としての第1の辺WE1の近傍の内部電極層30を示す図である。図5に示すように、内部電極層30には、面積相当径が異なる複数の穴Hが存在する。なお、図5に示される内部電極層30の厚みは0.6μmであり、誘電体層20に対する内部電極層の被覆率であるカバレッジは82%である。なお、内部電極層30の穴Hの内部は空隙となっていてもよいし、誘電体やシリカ等のガラス成分が存在していてもよい。内部電極層30の穴Hの内部が空隙となっている場合は、穴Hを通じて、誘電体層20が見える。
図6は、内部電極層30に存在する複数の穴Hの面積相当径分布データを示す図である。図6には、面積相当径に対する累積%が示されている。図6の横軸は、穴Hの面積相当径であり、図6の縦軸は、その面積相当径以下の穴Hの個数(穴の個数の積算値)を全体の個数(母集団を形成している穴の個数)で割った値を示す累積%である。すなわち、図6に示される面積相当径分布データは、個数基準の面積相当径分布データである。なお、図6のデータは、内部電極層30の辺の近傍の測定対象領域における面積相当径分布データであり、図5で示される領域よりも広い領域に存在している穴を母集団としたときのデータとなっている。
本実施形態の積層セラミックコンデンサ1においては、内部電極層30に存在する複数の穴Hの面積相当径の累積分布における累積値が99%となる面積相当径を面積相当径D99としたとき、面積相当径D99は、8.0μm以下である。図6に示される面積相当径分布データの例においては、面積相当径D99は、4.4μmである。
また、内部電極層30に存在する複数の穴Hの面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、面積相当径D90は、例えば4.0μm以下であることが好ましい。例えば、図6の面積相当径分布データにおいては、面積相当径D90は、2.8μmである。これにより、電界集中を抑制し、製品の信頼性を高めることができる。
なお、面積相当径とは、穴の輪郭により規定される穴の面積と等しい面積をもつ真円の直径の値である。例えば、穴の輪郭により規定される穴の面積が50μm2であるとき、面積相当径は8.0μmとなる。
なお、面積相当径D99は、前述のとおり、複数の穴の面積相当径の累積分布における累積値が99%となる面積相当径のことである。すなわち、これ以下の面積相当径の穴の比率が99%となるような値を、面積相当径D99という。なお、面積相当径D90は、複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径のことである。すなわち、これ以下の面積相当径の穴の比率が90%となるような値を、面積相当径D90という。なお、面積相当径D50は、メジアン径とも呼ばれ、複数の穴の面積相当径の累積分布における累積値が50%となる面積相当径のことである。すなわち、これ以下の面積相当径の穴の比率が50%となるような値を、面積相当径D50という。言い換えると、複数の穴Hをある面積相当径を基準に2つに分けたときに、基準より大きい穴の個数と、基準より小さい穴の個数とが、同じ個数となるような面積相当径のことを、面積相当径D50という。
次に、シミュレーションを用いて、上述の効果が得られることについて説明する。
<第1シミュレーション>
図7Aは、第1シミュレーションに用いた内部電極層30のモデルである。このモデルにおいては、誘電体層20上に、内部電極層30が設けられている。また、このモデルにおいては、図7Aに示すように、複数の穴Hがランダムに配置されている。また、複数の穴Hの面積相当径はバラツキを有している。なお、このモデルにおいては、複数の穴Hが真円で形成されている。なお、このモデルにおいては、誘電体層20の裏面側にも、表面側と同様に、複数の穴Hがランダムに配置された内部電極層30が設けられている。
図7Aは、第1シミュレーションに用いた内部電極層30のモデルである。このモデルにおいては、誘電体層20上に、内部電極層30が設けられている。また、このモデルにおいては、図7Aに示すように、複数の穴Hがランダムに配置されている。また、複数の穴Hの面積相当径はバラツキを有している。なお、このモデルにおいては、複数の穴Hが真円で形成されている。なお、このモデルにおいては、誘電体層20の裏面側にも、表面側と同様に、複数の穴Hがランダムに配置された内部電極層30が設けられている。
第1シミュレーションにおいては、上述の面積相当径D99が8.0μmとなるように、内部電極層30に複数の穴Hを設定した。また、内部電極層30の厚みを0.6μm、誘電体層20に対する内部電極層30のカバレッジを88%、誘電体層20の厚みを2.0μm、印加電圧を37.5Vに設定した。シミュレーションにおいては、誘電体層20を挟む表面側の内部電極層30と裏面側の内部電極層30の間に電圧が印加される。
本設定条件にてシミュレーションを行ったところ、穴Hの輪郭の周囲に電界が集中しやすい傾向が確認された。図7Bは、穴Hの近傍の電界強度分布を示す図である。図7Bにおいては、電界強度がグレースケールで示されており、電界強度が高い部分ほど薄い色で示されている。図7Bより、穴Hの輪郭の周囲に電界が集中している様子が確認される。また、図7Bの右側に示されるような比較的小さな穴の輪郭の周囲よりも、図7Bの左側に示されるような比較的大きな穴の輪郭の周囲に電界が集中しやすい傾向が確認される。
本設定条件において、モデルにおいて生じる電界強度を算出したところ、上述のように、比較的大きな穴の周囲に電界強度の高い部分が集中するものの、モデル内の最大電界強度の値は72MV/m以下であった。この最大電界強度の値は、積層セラミックコンデンサの信頼性を確保する上で許容できる値である。
次に、面積相当径D99の値を変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。なお、内部電極層30の厚み、誘電体層20に対する内部電極層30のカバレッジ、誘電体層20の厚み、印加電圧は一定の値に設定してシミュレーションを行った。図8は、その結果を示したグラフである。図8の横軸は、モデルにおける面積相当径D99の値であり、図8の縦軸は、モデル内の最大電界強度である。なお、図8には、プロットした点をフィッティングすることにより得られた近似曲線が示されている。
まず、従来の内部電極層30のように、比較的大きいサイズの穴が存在する場合、具体的には、内部電極層30に存在する複数の穴Hの面積相当径D99が8.0μmを上回る場合は、モデル内の最大電界強度の値が高くなることが確認された。例えば、面積相当径D99が14.0μm以上の場合は、モデル内の最大電界強度の値が80MV/mを上回る。より具体的には、面積相当径D99が14.0μm、16.0μm、18.0μm、20.0μmである場合のモデル内の最大電界強度はそれぞれ、80.7MV/m、86.9MV/m、87.5MV/m、89.0MV/mであり、いずれも80MV/mを上回っている。
一方、面積相当径D99が8.0μm以下であれば、モデル内で生じる最大電界強度の値が72MV/mを下回り、電界集中が抑制されることが確認された。例えば、面積相当径D99が4.0μm、あるいは2.0μmであれば、最大電界強度の値は60MV/m程度、あるいはそれ以下となり、電界集中がさらに抑制されることが確認された。より具体的には、面積相当径D99が8.0μm、7.5μm、4.0μm、2.0μmである場合の最大電界強度はそれぞれ、70.7MV/m、71.3MV/m、56.0MV/m、52.0MV/mとなっており、いずれも72MV/m以下であった。
図8のデータの傾向からすると、例えば、後述の本実施形態の実施例にもあるような、面積相当径D99が4.7μm、3.2μm、あるいは2.2μmの場合であっても、最大電界強度は低く抑えられ、電界集中は抑制されると理解できる。
なお、図8のデータより、面積相当径D99が2.0μm以上8.0μm以下であれば、電界集中が抑制されることが確認できる。また、面積相当径D99が2.0μm以上4.7μm以下、2.0μm以上4.0μm以下、あるいは2.0μm以上3.2μm以下である場合、さらに電界集中が抑制されることが確認できる。また、図8のデータの傾向からすると、面積相当径D99が2.0μm以下の場合であっても、電界集中が抑制されると考えられる。例えば、面積相当径D99が1.5μmであっても、電界集中が抑制されると考えられる。例えば、面積相当径D99が1.5μm以上8.0μm以下であっても、電界集中が抑制されると考えられる、また、面積相当径D99が1.5μm以上4.7μm以下、1.5μm以上4.0μm以下、あるいは1.5μm以上3.2μm以下である場合、さらに電界集中が抑制されると考えられる。
なお、本シミュレーションにおける、面積相当径D99が8.0μmとなるモデルの面積相当径D90は4.0μm、面積相当径D99が7.5μmとなるモデルの面積相当径D90は3.8μm、面積相当径D99が4.0μmとなるモデルの面積相当径D90は2.6μm、面積相当径D99が2.0μmとなるモデルの面積相当径D90は1.9μmである。面積相当径D90は、4.0μm以下であることが好ましい。面積相当径D90は、2.6μm以下であることがより好ましい。また、面積相当径D90は、1.9μm以上4.0μm以下であることが好ましい。面積相当径D90は、1.9μm以上2.6μm以下であることがより好ましい。
以上のように、本実施形態に示されるように、面積相当径D99を8.0μm以下とすることにより、電界集中を抑制し、製品の信頼性を高めることができる。
ここで、最大電界強度の平均穴径依存性の有無を確認するために、内部電極層30に存在する複数の穴Hの面積相当径D99を固定して、平均径を変化させたモデルを用いた補足シミュレーションを行った。具体的には、穴Hの面積相当径D99が7.5μmで、穴Hの平均径が3.0μmであるモデルと、穴Hの面積相当径D99が7.5μmで、穴Hの平均径が2.0μmであるモデルを作成した。このとき、いずれのモデルにおいても、誘電体層20に対する内部電極層30のカバレッジが88%となるように調整した。また、いずれのモデルにおいても、内部電極層30の厚みは0.6μm、誘電体層20の厚みは2.0μm、印加電圧は37.5Vに設定した。その結果、いずれのモデルも、モデル内の最大電界強度の値が70MV/mであり、差異は見られなかった。これにより、最大電界強度に対する平均穴径の依存性は低いことが確認された。
<第2シミュレーション>
次に、追加シミュレーションとしての第2シミュレーションについて説明する。第2シミュレーションにおいては、誘電体層20に対する内部電極層30の被覆率であるカバレッジを変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。
次に、追加シミュレーションとしての第2シミュレーションについて説明する。第2シミュレーションにおいては、誘電体層20に対する内部電極層30の被覆率であるカバレッジを変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。
第2シミュレーションにおいては、面積相当径D99を7.5μm、内部電極層30の厚みを0.6μm、誘電体層20の厚みを2.0μm、印加電圧を37.5Vに設定して、モデル内で生じる最大電界強度を確認した。図9は、その結果を示したグラフである。図9の横軸は、モデルにおける内部電極層30のカバレッジであり、図9の縦軸は、モデル内の最大電界強度である。
図9に示すように、最大電界強度の値は、カバレッジの値に対する依存性が確認されなかった。具体的には、カバレッジが70%以上99%以下までの場合、最大電界強度の値が72MV/m以下であることが確認された。例えば、カバレッジが70%、77%、82%、86%、88%、93%、97%、99%の場合において、最大電界強度の値が72MV/m以下となることが確認された。
静電容量を確保するためには、カバレッジは高い方が好ましい。第2シミュレーションにより、カバレッジが比較的高い値、例えばカバレッジが70%以上99%以下の場合においても、本実施形態の構成を採用することにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることが可能であることが確認できる。また、カバレッジが高く、かつ生産性も良好な範囲である、カバレッジが86%以上93%以下の場合においても、本実施形態の構成を採用することにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることが可能であることが確認された。
<第3シミュレーション>
次に、追加のシミュレーションとしての第3シミュレーションについて説明する。第3シミュレーションにおいては、内部電極層30の厚みを変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。
次に、追加のシミュレーションとしての第3シミュレーションについて説明する。第3シミュレーションにおいては、内部電極層30の厚みを変化させたモデルを用いて、それぞれのモデルにおいて生じる電界強度を算出した。
第3シミュレーションにおいては、面積相当径D99を7.5μm、誘電体層20に対する内部電極層30のカバレッジを88%、誘電体層20の厚みを2.0μm、印加電圧を37.5Vに設定して、モデル内で生じる最大電界強度を確認した。図10は、その結果を示したグラフである。図10の横軸は、モデルにおける内部電極層30の厚みである。図10の縦軸は、モデル内の最大電界強度である。
図10に示すように、最大電界強度の値は、内部電極層30の厚みに対する依存性が確認されなかった。具体的には、内部電極層30の厚みが0.2μm以上2.0μm以下の場合、最大電界強度の値が72MV/m以下であることが確認された。例えば、内部電極層30の厚みが0.2μm、0.3μm、0.6μm、0.8μm、1.0μm、1.5μm、2.0μmの場合において、最大電界強度の値が72MV/m以下であることが確認された。
内部電極層30の厚みを薄くすることにより、同じサイズの積層体であっても積層枚数を増やすことができるため、静電容量を確保することができる。第3シミュレーションにより、内部電極層30の厚みが薄くても、例えば内部電極層30の厚みが0.2μm以上2.0μm以下の場合においても、本実施形態の構成を採用することにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることが可能であることが確認できる。なお、図10のデータより、内部電極層30の厚みは、0.2μm以上1.0μm以下、0.2μm以上0.8μm以下、0.2μm以上0.6μm以下、あるいは0.2μm以上0.3μm以下であってもよいことが確認できる。
なお、内部電極層30の厚みの寸法は、前述の面積相当径D99の値よりも小さくてもよい。例えば、面積相当径D99が2.0μm以上8.0μm以下であるのに対して、内部電極層30の厚みの寸法は2.0μm未満であってもよい。例えば、面積相当径D99が1.5μm以上8.0μm以下であるのに対して、内部電極層30の厚みの寸法は0.8μm以下であってもよい。この場合、面積相当径D99は、内部電極層30の厚みの寸法よりも大きな値となる。面積相当径D99を所定値以下とし、かつ内部電極層30の厚みの寸法を面積相当径D99の値よりも小さくすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
なお、内部電極層30の厚みの寸法は、前述の面積相当径D99の値の半分以下の大きさであってもよい。例えば、面積相当径D99が2.0μm以上8.0μm以下であるのに対して、内部電極層30の厚みの寸法は0.8μm以下であってもよい。例えば、面積相当径D99が1.5μm以上8.0μm以下であるのに対して、内部電極層30の厚みの寸法は0.6μm以下であってもよい。面積相当径D99を所定値以下とし、かつ内部電極層30の厚みの寸法を面積相当径D99の値の半分以下の大きさにすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
なお、内部電極層30の厚みの寸法は、前述の面積相当径D90の値よりも小さくてもよい。この場合、面積相当径D90は、内部電極層30の厚みの寸法よりも大きな値となる。例えば、面積相当径D90が4.0μm以下、3.8μm以下、あるいは2.6μm以下であり、かつ、内部電極層30の厚みの寸法は、面積相当径D90の値よりも小さくてもよい。面積相当径D90を所定値以下とし、かつ内部電極層30の厚みの寸法を面積相当径D90の値よりも小さくすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
なお、内部電極層30の厚みの寸法は、前述の面積相当径D90の値の半分以下の大きさであってもよい。例えば、面積相当径D90が4.0μm以下、3.8μm以下、あるいは2.6μm以下であり、かつ、内部電極層30の厚みの寸法が面積相当径D90の半分以下の大きさであってもよい。面積相当径D90を所定値以下とし、かつ内部電極層30の厚みの寸法を面積相当径D90の値の半分以下の大きさにすることにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
<第4シミュレーション>
次に、追加のシミュレーションとしての第4シミュレーションについて説明する。第4シミュレーションにおいては、内部電極層30に存在する穴の形状を調整することにより、電界集中をより抑えることが可能であるかについて確認した。
次に、追加のシミュレーションとしての第4シミュレーションについて説明する。第4シミュレーションにおいては、内部電極層30に存在する穴の形状を調整することにより、電界集中をより抑えることが可能であるかについて確認した。
図11Aの左側の図は、第4シミュレーションに用いた内部電極層30の穴のモデルである。このモデルにおいては、複数の穴の形状が異なっている。なお、この図に示される穴のモデルは、図11Aの右側の図に示されるような、実際に製作した内部電極層30に形成された穴の輪郭に基づいてモデリングされている。第4シミュレーションにおいては、内部電極層の厚みを0.6μm、誘電体層の厚みを2.0μm、印加電圧を37.5Vに設定して、モデル内の6つの穴H1~H6それぞれの近傍で生じる最大電界強度を確認した。なお、6つの穴H1~H6の面積相当径は全て揃えて、いずれも3.0μmに設定した。
まず、穴の形状指標として、穴の円形度を算出した。穴H1の円形度は0.456、穴H2の円形度は0.204、穴H3の円形度は0.995、穴H4の円形度は0.272、穴H5の円形度は0.321、穴H6の円形度は0.704であった。
次に、シミュレーションを行い、穴H1~H6それぞれの近傍で生じる最大電界強度を確認した。図11Bは、例として、円形度の高い穴H3の近傍の電界強度分布と、穴H3より円形度の低い穴H5の近傍の電界強度分布を示す図である。図11Bにおいては、電界強度がグレースケールで示されており、電界強度が高いほど薄い色で示されている。図11Bに示されるように、円形度の低い穴H5の輪郭の周囲に発生する最大電界強度の方が、円形度の高い穴H3の輪郭の周囲に発生する最大電界強度よりも低い値となる傾向が確認される。
図12は、円形度の異なる穴H1~H6それぞれの近傍で生じた最大電界強度の値を、基準化してプロットしたグラフである。なお、図12の横軸は穴の円形度である。図12の縦軸には、最大電界強度を基準化した数値、すなわち、真円に近い穴H3の近傍で生じた最大電界強度を1としたときの指数が示されている。図12には、プロットした点をフィッティングすることにより得られた直線が示されている。
図12に示すように、最大電界強度の値は、穴の円形度に依存することが確認された。具体的には、穴の円形度が低いほど、最大電界強度の値が低くなることが確認された。例えば、穴の円形度が0.7以下であれば、穴がほぼ真円である場合に比べて、15%程度、最大電界強度が下がる。また、円形度が0.46以下であれば、穴がほぼ真円である場合に比べて、30%程度、最大電界強度が下がる。
このように、内部電極層30に存在する穴の円形度を低くすることにより、電界集中がより抑制されるという傾向が得られた。
ここで、これまでのシミュレーション結果より、面積相当径が比較的大きい穴の円形度が、最大電界強度の抑制に寄与すると予想される。そこで、円形度の分布を変化させたモデルを用いて、最大電界強度を低減することが可能であるかについて確認した。具体的には、内部電極層30に存在する複数の穴Hの面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、第1モデルとして、面積相当径が面積相当径D90以上の穴の円形度の平均値が0.99であり、かつ、面積相当径が面積相当径D90より小さい穴の円形度の平均値が0.59であるモデルを作成した。また、第2モデルとして、面積相当径が面積相当径D90以上の穴の円形度の平均値が0.59であり、かつ、面積相当径が面積相当径D90より小さい穴の円形度の平均値が0.99であるモデルを作成した。
なお、第1モデルおよび第2モデルにおいては、面積相当径D99を7.5μm、内部電極層の厚みを0.6μm、誘電体層に対する内部電極層のカバレッジを88%、誘電体層の厚みを2.0μm、印加電圧を37.5Vに設定して、モデル内で生じる最大電界強度を確認した。図13は、その結果を示したグラフである。図13の縦軸には、最大電界強度を基準化した数値、すなわち、第1モデルにおける最大電界強度を1としたときの指数が示されている。
図13に示すように、第2モデルにおける最大電界強度の値は、第1モデルにおける最大電界強度の値よりも低いことが確認された。具体的には、第2モデルにおける最大電界強度の値は、第1モデルにおける最大電界強度の値に比べて、25%程度、最大電界強度が下がることが確認された。すなわち、面積相当径が比較的大きい穴の円形度が、最大電界強度の抑制に特に寄与することが確認された。
以上より、面積相当径D90以上の穴の円形度を低くし、その平均値を0.7以下とすることにより、最大電界強度をより低減することが可能であることが分かる。すなわち、面積相当径が面積相当径D90以上の穴によって構成される第1の母集団における複数の穴の円形度の平均値を、0.7以下とすることにより、最大電界強度をより低減することができる。これにより、積層セラミックコンデンサの信頼性をより高めることができる。より好ましくは、面積相当径D90以上の穴の円形度の平均値を、0.46以下とする。これにより、最大電界強度をさらに低減することが可能となる。よって、積層セラミックコンデンサの信頼性をさらに高めることができる。なお、面積相当径D90以上の穴の円形度の平均値は、0.2以上0.7以下、あるいは0.2以上0.46以下であってもよい。
以下、各種パラメータの測定方法について説明する。各種パラメータは、以下の方法により確認することができる。
まず、面積相当径D99、面積相当径D90、および円形度の平均値といったパラメータを測定する際の測定対象領域について説明する。
本願発明者は、検討、実験、シミュレーションの積み重ねにより、積層セラミックコンデンサ等の積層セラミック電子部品の信頼性を高めるために、特に内部電極層の所定領域の穴を適切な状態にすることが望ましいという知見を得ている。具体的には、本願発明者は、積層セラミックコンデンサの加速寿命試験後の分析等を繰り返し実施することにより、積層セラミックコンデンサの積層体の絶縁破壊時の焼損位置は、側面側外層部の近傍であって、内部電極層の辺(端部)から少し離れた領域であることが多く、この領域の穴を適切な状態にすることが望ましいとの知見を得ている。
図14は、図3に示す積層セラミックコンデンサのWT断面のXIV部の拡大図に対応する走査型電子顕微鏡(SEM)の画像であり、加速寿命試験を行った際の、積層体10の絶縁破壊時の焼損状態を示す図である。このように、積層セラミックコンデンサ1においては、側面側外層部WGの近傍であって、内部電極層30の辺から少し離れた領域において、積層体10の焼損箇所Dが発生しやすい。
よって、この領域の内部電極層30の複数の穴Hを適切な状態にすることが好ましく、上述の測定対象領域は、側面側外層部WGの近傍であって、内部電極層30の辺から少し離れた領域に設定されることが好ましい。
具体的には、第1の内部電極層31における、第1の辺WE1から10μm離れた位置から第1の辺WE1から50μm離れた位置までの領域を第1の領域A1とし、第2の辺WE2から10μm離れた位置から第2の辺WE2から50μm離れた位置までの領域を第2の領域A2とし、第2の内部電極層32における、第3の辺から10μm離れた位置から第3の辺から50μm離れた位置までの領域を第3の領域A3とし、第4の辺から10μm離れた位置から第4の辺から50μm離れた位置までの領域を第4の領域A4としたとき、これらの第1の領域A1、第2の領域A2、第3の領域A3および第4の領域A4を、測定対象領域とすることが好ましい。なお、第1の辺WE1~第4の辺WE4の直線性が低い場合は、線形回帰による直線フィッティングなどによって各辺を直線として規定した上で、第1の領域A1~第4の領域A4を画定する。
図4Aには、測定対象領域としての第1の領域A1および第2の領域A2が模式的に示される。図4Bには、測定対象領域としての第3の領域A3および第4の領域A4が模式的に示される。
測定対象領域としての第1の領域A1、第2の領域A2、第3の領域A3および第4の領域A4において、SEM観察に基づいて実際にパラメータの測定を行うための測定対象範囲が設定される。
SEM観察においては、ひとつの観察視野における観察範囲は40μm×40μm~80μm×80μm程度に設定される。そして、分析対象範囲は、そのうちの40μm×40μmの範囲に設定される。そして、12箇所の分析対象範囲の集合に基づき、面積相当径等のパラメータが測定される。具体的には、第1の領域A1、第2の領域A2、第3の領域A3および第4の領域A4の各領域において、それぞれ3箇所ずつ分析対象範囲aが設定される。3箇所の分析対象範囲aは、対向電極部11Eの範囲内に設定される。3箇所の分析対象範囲aのうち、最も第1の端面LS1側に設定される分析対象範囲aは、第1の端面側外層部LG1から10μm離れた位置に設定される。3箇所の分析対象範囲aのうち、最も第2の端面LS2側に設定される分析対象範囲aは、第2の端面側外層部LG2から10μm離れた位置に設定される。3箇所の分析対象範囲aのうち、真ん中の位置に設定される分析対象範囲aは、積層体10の長さ方向Lにおける中央部の位置に設定される。3箇所の分析対象範囲aは、積層セラミックコンデンサの長さ方向Lにおいて等間隔となるような位置に設定される。図4Aには、例示として、第2の領域A2に設定された3箇所の分析対象範囲aが示されている。そして、4つの領域×3箇所の合計12箇所の分析対象範囲aの集合により、面積相当径D99等のパラメータが測定される測定対象範囲が設定される。
なお、積層セラミック電子部品のチップサイズが小さい場合は、第1の領域A1~第4の領域A4は、オーバーラップした位置に設定されても構わない。また、各分析対象範囲aも、オーバーラップした位置に設定されても構わない。この場合は、各領域をオーバーラップさせつつ、異なる位置に設定し、内部電極層のなるべく広い領域をカバーするように各分析対象範囲を設定する。
<面積相当径D99、D90の測定方法>
内部電極層30に存在する穴の面積相当径D99およびD90の測定方法について説明する。
内部電極層30に存在する穴の面積相当径D99およびD90の測定方法について説明する。
まず、積層体10の高さ方向における中央部に位置する内部電極層30と誘電体層20とを電界剥離により引き剥がすことにより内部電極層30を露出させる。次に、内部電極層30の測定対象領域としての第1の領域A1~第4の領域A4の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。なお、第1の内部電極層31を露出させた場合は、まず、第1の内部電極層31の第1の領域A1および第2の領域A2の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。その後、FIB(集束イオンビーム)加工により、第2の内部電極層32を露出させる。そして、第2の内部電極層32の第3の領域A3および第4の領域A4の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。なお、第2の内部電極層32のSEM観察を行った後に、第1の内部電極層31のSEM観察を行ってもよい。
SEM観察においては、SEM画像が解析され、内部電極層30に形成された個々の穴の輪郭が識別される。その後、内部電極層30に形成された個々の穴について、穴の輪郭により規定される穴の面積に基づき、穴の面積相当径が算出される。なお、面積相当径とは、穴の輪郭により規定される穴の面積と等しい面積をもつ真円の直径の値である。
測定対象範囲を構成する12箇所の分析対象範囲aについて、上述の個々の穴の面積相当径を算出する。ここで、穴の面積が1.0μm2未満の値となったものは、穴ではなくノイズである可能性がある。よって、ノイズの影響を除外するため、これ以降の分析では、分析対象から除外する。
測定対象範囲、すなわち12箇所の分析対象範囲において識別された全ての穴(上述の穴の面積が1.0μm2未満の値となったものを除く)の集合を、穴の母集団として設定する。
測定対象範囲における穴の母集団の面積相当径のデータに基づき、面積相当径D99および面積相当径D90が算出される。面積相当径D99は、測定対象領域内に存在する複数の穴の面積相当径の個数基準の累積分布における累積値が99%となる面積相当径として算出される。面積相当径D90は、測定対象領域内に存在する複数の穴の面積相当径の個数基準の累積分布における累積値が90%となる面積相当径として算出される。
<穴の円形度の測定方法>
内部電極層30に存在する穴の円形度の測定方法について説明する。
内部電極層30に存在する穴の円形度の測定方法について説明する。
まず、積層体10の高さ方向における中央部に位置する内部電極層30と誘電体層20とを電界剥離により引き剥がすことにより内部電極層30を露出させる。次に、内部電極層30の測定対象領域としての第1の領域A1~第4の領域A4の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。なお、第1の内部電極層31を露出させた場合は、まず、第1の内部電極層31の第1の領域A1および第2の領域A2の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。その後、FIB(集束イオンビーム)加工により、第2の内部電極層32を露出させる。そして、第2の内部電極層32の第3の領域A3および第4の領域A4の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。なお、第2の内部電極層32のSEM観察を行った後に、第1の内部電極層31のSEM観察を行ってもよい。
SEM観察においては、SEM画像が解析され、内部電極層30に形成された個々の穴の輪郭が識別される。その後、内部電極層30に形成された個々の穴について、穴の輪郭により規定される穴の面積に基づき、穴の面積相当径が算出される。なお、面積相当径とは、穴の輪郭により規定される穴の面積と等しい面積をもつ真円の直径の値である。
測定対象範囲を構成する12箇所の分析対象範囲aについて、上述の個々の穴の面積相当径を算出する。ここで、穴の面積が1.0μm2未満の値となったものは、穴ではなくノイズである可能性がある。よって、ノイズの影響を除外するため、これ以降の分析では、分析対象から除外する。
測定対象範囲、すなわち12箇所の分析対象範囲において識別された全ての穴(上述の穴の面積が1.0μm2未満の値となったものを除く)の集合を、穴の母集団として設定する。
穴の母集団における、個々の穴について、穴の輪郭により規定される穴の面積および円周の長さに基づき、下記の式(1)により、穴の円形度が算出される。
円形度=4π×(面積)/(円周の長さ)2・・・(1)
円形度=4π×(面積)/(円周の長さ)2・・・(1)
さらに、測定対象領域に存在する穴の母集団を、面積相当径が面積相当径D90以上の穴によって構成される第1の母集団と、面積相当径が面積相当径D90よりも小さい穴によって構成される第2の母集団とに分ける。そして、面積相当径が面積相当径D90以上の穴によって構成される第1の母集団における複数の穴の円形度の平均値を算出する。これを、本実施形態の第1の母集団における複数の穴の円形度の平均値とする。
<カバレッジの測定方法>
誘電体層20に対する内部電極層30の被覆率としてのカバレッジの測定方法について説明する。
誘電体層20に対する内部電極層30の被覆率としてのカバレッジの測定方法について説明する。
まず、積層体10の高さ方向における中央部に位置する内部電極層30と誘電体層20とを電界剥離により引き剥がすことにより内部電極層30を露出させる。次に、内部電極層30の測定対象領域としての第1の領域A1~第4の領域A4の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。なお、第1の内部電極層31を露出させた場合は、まず、第1の内部電極層31の第1の領域A1および第2の領域A2の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。その後、FIB(集束イオンビーム)加工により、第2の内部電極層32を露出させる。そして、第2の内部電極層32の第3の領域A3および第4の領域A4の一部が上述の分析対象範囲aとして設定され、SEM観察が行われる。なお、第2の内部電極層32のSEM観察を行った後に、第1の内部電極層31のSEM観察を行ってもよい。
その後、SEM画像の解析により、分析対象範囲aにおける内部電極層30の領域が識別される。その後、分析対象範囲aの面積と、内部電極層30の領域の面積に基づき、下記の式(2)により、誘電体層20に対する内部電極層30の被覆率が算出される。
被覆率(%)=(内部電極層の面積/分析対象範囲の面積)×100・・・(2)
被覆率(%)=(内部電極層の面積/分析対象範囲の面積)×100・・・(2)
測定対象範囲を構成する12箇所の分析対象範囲について、誘電体層20に対する内部電極層30の被覆率が算出される。そして、その平均値を、本実施形態の誘電体層20に対する内部電極層30の被覆率とする。
<内部電極層の厚みの測定方法>
複数の内部電極層30の厚みの測定方法について説明する。
複数の内部電極層30の厚みの測定方法について説明する。
まず、積層セラミックコンデンサをL寸法の1/2の位置まで断面研磨し、特定のWT断面を露出させる。そして、研磨により露出させた積層体10のWT断面をSEMにて観察する。
次に、積層体10の断面の中心を通る積層方向に沿った中心線、およびこの中心線から両側に等間隔に2本ずつ引いた線の合計5本の線上における内部電極層30の厚さを測定する。ここで、この5箇所の内部電極層30の厚みの測定は、積層体10の積層方向における3つの部分それぞれで行われる。そして、3つの部分×5箇所の合計15箇所の内部電極層30の厚みの平均値を、本実施形態における内部電極層30の厚みとする。
次に、本実施形態の積層セラミックコンデンサ1の製造方法について説明する。
誘電体層20用の誘電体シートおよび内部電極層30用の導電性ペーストが準備される。誘電体シートおよび内部電極用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってもよい。
誘電体シート上に、内部電極層30用の導電性ペーストが、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで印刷される。これにより、第1の内部電極層31のパターンが形成された誘電体シートおよび、第2の内部電極層32のパターンが形成された誘電体シートが準備される。
内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第1の主面TS1側の第1の主面側外層部12となる部分が形成される。その上に、第1の内部電極層31のパターンが印刷された誘電体シートおよび第2の内部電極層32のパターンが印刷された誘電体シートが順次積層されることにより、内層部11となる部分が形成される。この内層部11となる部分の上に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第2の主面TS2側の第2の主面側外層部13となる部分が形成される。これにより、積層シートが作製される。
積層シートが静水圧プレスなどの手段により高さ方向にプレスされることにより、積層ブロックが作製される。
積層ブロックが所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みがつけられてもよい。
積層チップが焼成されることにより、積層体10が作製される。焼成温度は、誘電体層20や内部電極層30の材料にもよるが、900℃以上1400℃以下であることが好ましい。
ここで、内部電極層30に存在する穴の面積相当径D99を所定値以下、例えば8.0μm以下、4.7μm以下、あるいは3.2μm以下とするために、また、所定の範囲内に収めるために、上述の製造条件が調整される。
具体的には、内部電極層30のパターンが印刷された誘電体シートの積層時の圧力、温度、加圧時間が調整されることにより、内部電極層30に存在する穴の面積相当径D99が所定値以下となるように調整される。例えば、内部電極層30が比較的薄い場合は、積層シートのプレス時の圧力が高めに設定される。
また、内部電極層30に存在する穴の面積相当径D99を所定値以下とするために、内部電極層30用の導電性ペーストの材料が調製されてもよい。例えば、内部電極層30の主成分がNiである場合、導電性ペーストの原料となるNi粒子として大きめの平均粒子径の粒子が用いられることにより、Ni粒子どうしの接合開始温度とセラミックの焼結収縮開始温度とを近づけることができる。これにより、内部電極層30の玉化が抑制され、面積相当径D99が所定値以下となるように調整される。また、内部電極層30用の導電性ペーストに誘電体層20に含まれるセラミック粉末と同じセラミック粉末を共材として添加する場合、大きめの平均粒子径の共材が用いられることにより、Ni粒子どうしの接合開始温度とセラミックの焼結収縮開始温度とを近づけることができる。これにより、内部電極層30の玉化が抑制され、面積相当径D99が所定値以下となるように調整される。また、内部電極層30用の導電性ペーストのNi粒子、共材、溶剤間の親和性を制御することにより、共材分散性を高めてもよい。これにより、内部電極層30の玉化が抑制され、穴の面積相当径D99が所定値以下となるように調整される。
また、積層チップの焼成時に、積層チップを密に並べて配置しておくことにより、焼成時のチップ内温度の均一性が高められてもよい。これにより、内部電極層30の玉化が抑制され、面積相当径D99が所定値以下となるように調整される。また、積層チップをセラミック粉に埋め込んだ状態で焼成することにより、焼成時のチップ内外の温度の均一性が高められてもよい。これにより、内部電極層30の玉化が抑制され、面積相当径D99が所定値以下となるように調整される。なお、焼成時は、積層チップの第1の側面および第2の側面に近い部分、例えば内部電極層30の第1の側面WS1側の辺および内部電極層の第2の側面WS2側の辺の温度が上昇しやすい。よって、この部分で内部電極層30の玉化が発生しやすい。しかしながら、上述の方法により、内部電極層30の第1の領域A1~第4の領域A4の玉化が抑制され、内部電極層30に存在する穴の面積相当径D99を所定値以下とすることができる。
なお、内部電極層30が2段階印刷で形成されることにより、少なくとも、積層チップの第1の側面および第2の側面に近い部分、例えば第1の領域A1~第4の領域A4に存在する穴の面積相当径D99が、所定値以下となるように内部電極層30が形成されてもよい。この場合、少なくとも第1の領域A1~第4の領域A4に、平均粒子径が大きめのNi粒子および平均粒子径が大きめの共材を含む導電性ペーストが印刷される。そして、内部電極層30の中心領域を含むその他の領域に、平均粒子径が比較的小さめのNi粒子および平均粒子径が比較的小さめの共材を含む導電性ペーストが印刷される。これにより、少なくとも第1の領域A1~第4の領域A4に存在する穴について、その面積相当径D99を所定値以下とすることができる。
なお、上述の内部電極層30に存在する穴の面積相当径D99を所定値以下とする手法は、適宜組み合わせることができる。これにより、内部電極層30に存在する穴の面積相当径D99を所定値以下、例えば8.0μm以下、4.7μm以下、3.2μm以下に、あるいは、所定の範囲内に調整することができる。同様に、上述の手法により、内部電極層30に存在する穴の面積相当径D90を所定値以下、あるいは、所定の範囲内に調整することができる。
なお、内部電極層30に存在する複数の穴の円形度を所定値以下、例えば面積相当径D90以上の穴の円形度の平均値を0.7以下、あるいは0.46以下とするために、内部電極層30用の導電性ペーストの材料が調製されてもよい。例えば、内部電極層30の主成分がNiである場合、導電性ペーストの原料となるNi粒子として、粒子径にバラツキを有する粒子が用いられてもよい。これにより、複数の小さな穴がつながったようないびつな形状の穴が形成され、大きめの穴の円形度を小さくすることができる。また、誘電体層20に含まれるセラミック粉末と同じセラミック粉末を共材として添加する場合、共材として、粒子径にバラツキを有する共材が用いられてもよい。これにより、複数の小さな穴がつながったようないびつな形状の穴が形成され、大きめの穴の円形度を小さくすることができる。これらの方法を用いることにより、面積相当径D90以上の穴の円形度の平均値を所定値以下とすることができる。
なお、内部電極層30が2段階印刷で形成されることにより、少なくとも、積層チップの第1の側面および第2の側面に近い部分、例えば第1の領域A1~第4の領域A4に存在する穴の円形度が、所定値以下となるように内部電極層30が形成されてもよい。この場合、少なくとも第1の領域A1~第4の領域A4に、粒子径にバラツキを有するNi粒子および粒子径にバラツキを有する共材を用いた導電性ペーストが印刷される。そして、内部電極層30の中心領域を含むその他の領域には、粒子径のバラツキが抑制されたNi粒子および粒子径のバラツキが抑制された共材を含む導電性ペーストが印刷される。これにより、少なくとも第1の領域A1~第4の領域A4に存在する穴について、面積相当径D90以上の穴の円形度の平均値を所定値以下とすることができる。なお、このような手法を用いて、第1の領域A1~第4の領域A4に存在する穴の円形度の平均値が、内部電極層30の中心領域に存在する穴の円形度の平均値よりも低くなるように内部電極層30が形成されてもよい。
積層体10の両端面に下地電極層(第1の下地電極層50A、第2の下地電極層50B)となる導電性ペーストが塗布される。本実施形態においては、下地電極層は、焼き付け層である。ガラス成分と金属とを含む導電性ペーストが、例えばディッピングなどの方法により、積層体10に塗布される。その後、焼き付け処理が行われ、下地電極層が形成される。この時の焼き付け処理の温度は、700℃以上900℃以下であることが好ましい。
なお、焼成前の積層チップと、積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。このとき、添加するセラミック材料として、誘電体層20と同種のセラミック材料を用いることが特に好ましい。この場合は、焼成前の積層チップに対して、導電性ペーストを塗布し、積層チップと積層チップに塗布した導電性ペーストを同時に焼き付けて、焼き付け層が形成された積層体10を形成する。
その後、下地電極層の表面に、めっき層が形成される。本実施形態においては、第1の下地電極層50Aの表面に、第1のめっき層60Aが形成される。また、第2の下地電極層50Bの表面に、第2のめっき層60Bが形成される。本実施形態では、めっき層として、Niめっき層およびSnめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となるため、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。Niめっき層およびSnめっき層は、例えばバレルめっきにより、順次形成される。
なお、下地電極層を薄膜層で形成する場合は、マスキングなどを行うことにより、外部電極を形成したい部分に下地電極層としての薄膜層が形成される。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された1.0μm以下の層である。
なお、下地電極層として導電性樹脂層を設ける場合、導電性樹脂層は、焼き付け層を覆うように配置されてもよいし、焼き付け層を設けずに積層体10上に直接配置されてもよい。導電性樹脂層を設ける場合は、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストが焼き付け層上もしくは積層体10上に塗布され、その後、250~550℃以上の温度で熱処理される。これにより、熱硬化樹脂が熱硬化して、導電性樹脂層が形成される。この熱処理時の雰囲気は、N2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は100ppm以下であることが好ましい。
なお、下地電極層を設けずに、めっき層が積層体10の内部電極層30の露出部に直接配置されてもよい。この場合は、積層体10の第1の端面LS1および第2の端面LS2にめっき処理が施され、内部電極層30の露出部上にめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となるため、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを採用することが好ましい。また、必要に応じて、下層めっき層の表面に形成される上層めっき層を、下層めっき層と同様の工法により形成してもよい。
このような製造工程により、積層セラミックコンデンサ1が製造される。
なお、積層セラミックコンデンサ1の構成は、図1~4Bに示す構成に限定されない。例えば、積層セラミックコンデンサ1は、図15A、図15B、図15Cに示すような、2連構造、3連構造、4連構造の積層セラミックコンデンサであってもよい。
図15Aに示す積層セラミックコンデンサ1は、2連構造の積層セラミックコンデンサ1であり、内部電極層30として、第1の内部電極層33および第2の内部電極層34に加えて、第1の端面LS1および第2の端面LS2のどちらにも引き出されない浮き内部電極層35を備える。図15Bに示す積層セラミックコンデンサ1は、浮き内部電極層35として、第1の浮き内部電極層35Aおよび第2の浮き内部電極層35Bを備えた、3連構造の積層セラミックコンデンサ1である。図15Cに示す積層セラミックコンデンサ1は、浮き内部電極層35として、第1の浮き内部電極層35A、第2の浮き内部電極層35Bおよび第3の浮き内部電極層35Cを備えた、4連構造の積層セラミックコンデンサ1である。このように、内部電極層30として、浮き内部電極層35を設けることにより、積層セラミックコンデンサ1は、対向電極部が複数に分割された構造となる。これにより、対向する内部電極層30間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。よって、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ1の高耐圧化を図ることができる。なお、本実施形態の積層セラミックコンデンサ1は、4連以上の多連構造であってもよいことはいうまでもない。
なお、積層セラミックコンデンサ1は、2個の外部電極を備える2端子型のものであってもよいし、多数の外部電極を備える多端子型のものであってもよい。
なお、上述した実施形態では、積層セラミック電子部品として、誘電体セラミックにより構成される誘電体層20がセラミック層として用いられている積層セラミックコンデンサを例示した。しかしながら、本開示の積層セラミック電子部品はこれに限定されない。例えば、本開示のセラミック電子部品は、セラミック層として圧電体セラミックを用いた圧電部品、セラミック層として半導体セラミックを用いたサーミスタ等の種々の積層セラミック電子部品にも適用可能である。圧電体セラミックとしてはPZT(チタン酸ジルコン酸鉛)系セラミック等が挙げられ、半導体セラミックとしてはスピネル系セラミック等が挙げられる。
本実施形態の積層セラミック電子部品によれば、以下の効果を奏する。
(1)本実施形態の積層セラミック電子部品1は、積層された複数のセラミック層20と、セラミック層20上に積層された複数の内部導体層30とを有し、高さ方向に相対する第1の主面TS1および第2の主面TS2と、高さ方向に直交する幅方向に相対する第1の側面WS1および第2の側面WS2と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面LS1および第2の端面LS2と、を有する積層体10と、内部導体層30に接続される外部電極40と、を備え、内部導体層30には、面積相当径の異なる複数の穴が存在し、内部導体層30に存在する複数の穴の面積相当径の累積分布における累積値が99%となる面積相当径を面積相当径D99としたとき、面積相当径D99は、8.0μm以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
(2)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径D99は、4.7μm以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
(3)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径D99は、3.2μm以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
(4)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径D99は、2.0μm以上8.0μm以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
(5)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径D99は、2.0μm以上4.0μm以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
(6)本実施形態の積層セラミック電子部品1において、セラミック層20に対する内部導体層30の被覆率は、70%以上99%以下である。これにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることができる。
(7)本実施形態の積層セラミック電子部品1において、セラミック層20に対する内部導体層30の被覆率は、86%以上93%以下である。これにより、静電容量の低下を抑制しつつ、製品の信頼性を高めることができる。
(8)本実施形態の積層セラミック電子部品1において、内部導体層30の厚みは、0.2μm以上2.0μm以下である。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
(9)本実施形態の積層セラミック電子部品1において、内部導体層30の厚みは、0.2μm以上0.3μm以下である。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
(10)本実施形態の積層セラミック電子部品1において、内部導体層30の厚みの寸法は、面積相当径D99の値よりも小さい。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
(11)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、内部導体層30の厚みの寸法は、面積相当径D90の値の半分以下の大きさである。これにより、静電容量を確保しやすい構成を採用しつつ、電界集中を抑制することができる。
(12)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、面積相当径が面積相当径D90以上の穴によって構成される第1の母集団における複数の穴の円形度の平均値が、0.7以下である。これにより、電界集中がより抑制される。
(13)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、面積相当径が面積相当径D90以上の穴によって構成される第1の母集団における複数の穴の円形度の平均値が、0.2以上0.7以下である。これにより、電界集中がより抑制される。
(14)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、面積相当径が面積相当径D90以上の穴によって構成される第1の母集団における複数の穴の円形度の平均値が、0.2以上0.46以下である。これにより、電界集中がより抑制される。
(15)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径D99は、8.0μm以下であり、内部導体層30に存在する複数の穴の面積相当径D90は、4.0μm以下である。これにより、電界集中を抑制することができる。
(16)本実施形態の積層セラミック電子部品1において、内部導体層30に存在する複数の穴の面積相当径D99は、2.0μm以上8.0μm以下であり、内部導体層30に存在する複数の穴の面積相当径D90は、1.9μm以上4.0μm以下である。これにより、電界集中を抑制することができる。
(17)本実施形態の積層セラミック電子部品1の外部電極40は、第1の端面LS1側に配置される第1の外部電極40Aと、第2の端面LS2側に配置される第2の外部電極40Bと、を有し、複数の内部導体層30は、第1の外部電極40Aと電気的に接続する複数の第1の内部導体層31と、第2の外部電極40Bと電気的に接続する複数の第2の内部導体層32と、を有し、第1の内部導体層31は、第1の側面WS1側の第1の辺WE1と、第2の側面WS2側の第2の辺WE2と、を有し、第2の内部導体層32は、第1の側面WS1側の第3の辺WE3と、第2の側面WS2側の第4の辺WE4と、を有し、第1の内部導体層31における、第1の辺WE1から10μm離れた位置から第1の辺WE1から50μm離れた位置までの領域を第1の領域A1とし、第2の辺WE2から10μm離れた位置から第2の辺WE2から50μm離れた位置までの領域を第2の領域A2とし、第2の内部導体層32における、第3の辺WE3から10μm離れた位置から第3の辺WE3から50μm離れた位置までの領域を第3の領域A3とし、第4の辺WE4から10μm離れた位置から第4の辺WE4から50μm離れた位置までの領域を第4の領域A4とし、第1の領域A1、第2の領域A2、第3の領域A3および第4の領域A4に存在する穴の集合を穴の母集団としたとき、面積相当径D99は、穴の母集団における穴の面積相当径の累積分布における累積値が99%となる面積相当径である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
(18)本実施形態の積層セラミック電子部品1は、積層された複数のセラミック層20と、セラミック層20上に積層された複数の内部導体層30とを有し、高さ方向に相対する第1の主面TS1および第2の主面TS2と、高さ方向に直交する幅方向に相対する第1の側面WS1および第2の側面WS2と、高さ方向および幅方向に直交する長さ方向に相対する第1の端面LS1および第2の端面LS2と、を有する積層体10と、内部導体層30に接続される外部電極40と、を備え、内部導体層30には、面積相当径の異なる複数の穴が存在し、外部電極40は、第1の端面LS1側に配置される第1の外部電極40Aと、第2の端面LS2側に配置される第2の外部電極40Bと、を有し、複数の内部導体層30は、第1の外部電極40Aと電気的に接続する複数の第1の内部導体層31と、第2の外部電極40Bと電気的に接続する複数の第2の内部導体層32と、を有し、第1の内部導体層31は、第1の側面WS1側の第1の辺WE1と、第2の側面WS2側の第2の辺WE2と、を有し、第2の内部導体層32は、第1の側面WS1側の第3の辺WE3と、第2の側面WS2側の第4の辺WE4と、を有し、第1の内部導体層31における、第1の辺WE1から10μm離れた位置から第1の辺WE1から50μm離れた位置までの領域を第1の領域A1とし、第2の辺WE2から10μm離れた位置から第2の辺WE2から50μm離れた位置までの領域を第2の領域A2とし、第2の内部導体層32における、第3の辺WE3から10μm離れた位置から第3の辺WE3から50μm離れた位置までの領域を第3の領域A3とし、第4の辺WE4から10μm離れた位置から第4の辺WE4から50μm離れた位置までの領域を第4の領域A4とし、第1の領域A1、第2の領域A2、第3の領域A3および第4の領域A4に存在する穴の集合を穴の母集団とし、穴の母集団における穴の面積相当径の累積分布における累積値が99%となる面積相当径を面積相当径D99としたとき、面積相当径D99は、8.0μm以下である。これにより、電界集中を抑制し、信頼性の高い積層セラミック電子部品を提供することができる。
<実施例>
本実施形態に記載された製造方法にしたがって、面積相当径D99が異なる値となるように作製された複数のロット(第1ロット~第3ロット)の積層セラミックコンデンサを実施例の試料として作製した。その後、作製した試料を用いて、加速寿命試験(HALT試験)による信頼性試験を行った。
本実施形態に記載された製造方法にしたがって、面積相当径D99が異なる値となるように作製された複数のロット(第1ロット~第3ロット)の積層セラミックコンデンサを実施例の試料として作製した。その後、作製した試料を用いて、加速寿命試験(HALT試験)による信頼性試験を行った。
<積層セラミックコンデンサの製造>
まず、本実施形態に記載された製造方法にしたがって、以下の仕様の積層セラミックコンデンサを実施例の試料として作製した。
まず、本実施形態に記載された製造方法にしたがって、以下の仕様の積層セラミックコンデンサを実施例の試料として作製した。
・積層セラミックコンデンサの寸法:L×W×T=2.15mm×1.41mm×1.45mm
・容量:4.7μF
・定格電圧:25V
・誘電体層:BaTiO3
・内部電極層:Ni
・下地電極層:導電性金属(Cu)とガラス成分を含む電極
・めっき層:Niめっき層2μmおよびSnめっき層2μmの2層構造
・積層セラミックコンデンサのロット
(第1ロット)内部電極層の穴の面積相当径D99:2.2μm
(第2ロット)内部電極層の穴の面積相当径D99:3.2μm
(第3ロット)内部電極層の穴の面積相当径D99:4.7μm
・容量:4.7μF
・定格電圧:25V
・誘電体層:BaTiO3
・内部電極層:Ni
・下地電極層:導電性金属(Cu)とガラス成分を含む電極
・めっき層:Niめっき層2μmおよびSnめっき層2μmの2層構造
・積層セラミックコンデンサのロット
(第1ロット)内部電極層の穴の面積相当径D99:2.2μm
(第2ロット)内部電極層の穴の面積相当径D99:3.2μm
(第3ロット)内部電極層の穴の面積相当径D99:4.7μm
ここで、第1ロット~第3ロットは、異なる製造方法によって製造されたロットであり、それぞれ内部電極層に存在する複数の穴の面積相当径D99が異なる。なお、各ロットごとに、面積相当径D99測定用の試料を5個作製し、5個の試料の面積相当径D99の測定値の平均値を、ロットの面積相当径D99の値として算出した。また、各ロットごとに、加速寿命試験(HALT試験)用の試料を40個作製した。
<加速寿命試験>
周囲温度150℃で、64Vの直流電圧を印加し、加速寿命試験(HALT)を行った。絶縁抵抗が10kΩ以下に低下した時点を故障とした。結果をワイブル解析することにより、平均故障時間(MTTF)を算出した。表1に加速度試験の結果を示す。
周囲温度150℃で、64Vの直流電圧を印加し、加速寿命試験(HALT)を行った。絶縁抵抗が10kΩ以下に低下した時点を故障とした。結果をワイブル解析することにより、平均故障時間(MTTF)を算出した。表1に加速度試験の結果を示す。
表1に示されるように、第3ロットの平均故障時間よりも第2ロットの故障平均時間の方が長く、第2ロットの平均故障時間よりも第1ロットの故障平均時間が長いことが確認された。すなわち、面積相当径D99が8.0μm以下であって、面積相当径D99が小さいロットになるほど、故障時間が長くなり、信頼性が高くなる傾向が確認された。
本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、上記実施形態において記載する個々の望ましい構成を2つ以上組み合わせたものもまた本発明である。
1 積層セラミックコンデンサ(積層セラミック電子部品)
10 積層体
LS1 第1の端面
LS2 第2の端面
WS1 第1の側面
WS2 第2の側面
TS1 第1の主面
TS2 第2の主面
20 誘電体層(セラミック層)
30 内部電極層(内部導体層)
31 第1の内部電極層(第1の内部導体層)
32 第2の内部電極層(第2の内部導体層)
H 穴
WE1 第1の辺
WE2 第2の辺
WE3 第3の辺
WE4 第4の辺
A1 第1の領域
A2 第2の領域
A3 第3の領域
A4 第4の領域
40 外部電極
40A 第1の外部電極
40B 第2の外部電極
L 長さ方向
W 幅方向
T 高さ方向
10 積層体
LS1 第1の端面
LS2 第2の端面
WS1 第1の側面
WS2 第2の側面
TS1 第1の主面
TS2 第2の主面
20 誘電体層(セラミック層)
30 内部電極層(内部導体層)
31 第1の内部電極層(第1の内部導体層)
32 第2の内部電極層(第2の内部導体層)
H 穴
WE1 第1の辺
WE2 第2の辺
WE3 第3の辺
WE4 第4の辺
A1 第1の領域
A2 第2の領域
A3 第3の領域
A4 第4の領域
40 外部電極
40A 第1の外部電極
40B 第2の外部電極
L 長さ方向
W 幅方向
T 高さ方向
Claims (14)
- 積層された複数のセラミック層と、前記セラミック層上に積層された複数の内部導体層とを有し、高さ方向に相対する第1の主面および第2の主面と、前記高さ方向に直交する幅方向に相対する第1の側面および第2の側面と、前記高さ方向および前記幅方向に直交する長さ方向に相対する第1の端面および第2の端面と、を有する積層体と、
前記内部導体層に接続される外部電極と、を備え、
前記内部導体層には、面積相当径の異なる複数の穴が存在し、
前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が99%となる面積相当径を面積相当径D99としたとき、
前記面積相当径D99は、8.0μm以下である、積層セラミック電子部品。 - 前記面積相当径D99は、4.7μm以下である、請求項1に記載の積層セラミック電子部品。
- 前記面積相当径D99は、3.2μm以下である、請求項1に記載の積層セラミック電子部品。
- 前記面積相当径D99は、2.0μm以上8.0μm以下である、請求項1に記載の積層セラミック電子部品。
- 前記面積相当径D99は、2.0μm以上4.0μm以下である、請求項1に記載の積層セラミック電子部品。
- 前記セラミック層に対する前記内部導体層の被覆率は、70%以上99%以下である、請求項1~5のいずれか1項に記載の積層セラミック電子部品。
- 前記セラミック層に対する前記内部導体層の被覆率は、86%以上93%以下である、請求項1~5のいずれか1項に記載の積層セラミック電子部品。
- 前記内部導体層の厚みは、0.2μm以上2.0μm以下である、請求項1~7のいずれか1項に記載の積層セラミック電子部品。
- 前記内部導体層の厚みは、0.2μm以上0.3μm以下である、請求項1~7のいずれか1項に記載の積層セラミック電子部品。
- 前記内部導体層の厚みの寸法は、前記面積相当径D99の値よりも小さい、請求項1~9のいずれか1項に記載の積層セラミック電子部品。
- 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、
前記内部導体層の厚みの寸法は、前記面積相当径D90の値の半分以下の大きさである、請求項1~9のいずれか1項に記載の積層セラミック電子部品。 - 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、
面積相当径が前記面積相当径D90以上の穴によって構成される第1の母集団における前記複数の穴の円形度の平均値が、0.7以下である、請求項1~11のいずれか1項に記載の積層セラミック電子部品。 - 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、
面積相当径が前記面積相当径D90以上の穴によって構成される第1の母集団における前記複数の穴の円形度の平均値が、0.2以上0.7以下である、請求項1~11のいずれか1項に記載の積層セラミック電子部品。 - 前記内部導体層に存在する前記複数の穴の面積相当径の累積分布における累積値が90%となる面積相当径を面積相当径D90としたとき、
面積相当径が前記面積相当径D90以上の穴によって構成される第1の母集団における前記複数の穴の円形度の平均値が、0.2以上0.46以下である、請求項1~11のいずれか1項に記載の積層セラミック電子部品。
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