KR20230100937A - 적층형 전자 부품 - Google Patents

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KR20230100937A
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이태겸
김기롱
문선재
안병록
차경진
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 내부 전극 끝단의 연결성을 제어함으로써, 내부 전극 간 단락, 용량 저하, 파괴 전압 저하 등을 억제할 수 있다.

Description

적층형 전자 부품{MUTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
적층형 세라믹 커패시터의 소형화 및 고용량화를 위해서는 내부 전극 및 유전체층의 두께를 얇게 형성할 수 있는 기술이 필요하다.
그러나, 내부 전극의 두께가 얇아질수록 내부 전극 간 단락, 용량 저하, 파괴 전압 저하 등의 문제점이 발생할 수 있다.
본 발명의 여러 목적 중 하나는 신뢰성이 우수한 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 내부 전극 끝단의 연결성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 내부 전극의 평활도가 우수한 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 신뢰성 높은 소형, 고용량 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 생산성이 우수하면서도 신뢰성이 우수한 적층형 전자 부품의 제조방법을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하고, 상기 제1 내부 전극은 상기 제4 면과 이격되어 배치되며 복수의 제1 도체부 및 제1 끊김부를 포함하고, 상기 바디의 제1 및 제2 방향 단면에서, 상기 복수의 제1 도체부 중 두께 및 길이가 80nm 이상인 제1 도체부 중에서 상기 제2 외부 전극에 가장 인접한 제1 도체부에서부터 상기 제1 내부 전극의 내측으로 10μm까지의 영역을 E1, 상기 E1의 길이 중 상기 복수의 제1 도체부가 차지하는 길이의 비율을 제1 내부 전극 끝단의 연결성이라 할 때, 제1 내부 전극의 끝단 연결성의 평균값은 60% 이상일 수 있다.
본 발명의 여러 효과 중 하나는 내부 전극 끝단의 연결성을 향상시켜 적층형 전자 부품의 신뢰성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 내부 전극 끝단의 연결성을 향상시켜 적층형 전자 부품의 단위 부피당 용량을 향상시킨 것이다.
본 발명의 여러 효과 중 하나로 신뢰성 우수한 소형, 고용량 적층형 전자 부품을 제공할 수 있다.
본 발명의 여러 효과 중 하나로 신뢰성 우수한 적층형 전자 부품의 대량 생산이 가능하며, 제조 시간을 단축시킬 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 도 1의 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P1 영역을 확대한 확대도이다.
도 6은 도 2의 P2 영역을 확대한 확대도이다.
도 7은 내부 전극의 끝단 길이를 설명하기 위한 모식도이다.
도 8은 시험번호 3의 제1 및 제2 방향 단면에서 제1 내부 전극의 단부를 공구 현미경을 이용하여 10000배율로 관찰한 이미지이다.
도 9는 시험번호 10의 제1 및 제2 방향 단면에서 제1 내부 전극의 단부를 공구 현미경을 이용하여 10000배율로 관찰한 이미지이다.
도 10은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조방법을 개략적으로 나타낸 도면이다.
도 11은 도 10의 A, B 및 C 영역을 확대하여 도시한 모식도이다.
도 12는 내부 전극 패턴이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 13은 본 발명의 제조방법에 따라 내부 전극 패턴을 인쇄한 경우 도 12의 점선 라인에 따라 내부 전극 패턴의 두께를 측정한 그래프이다.
도 14는 그라비아 인쇄 방법에 따라 내부 전극 패턴을 인쇄한 경우 도 12의 점선 라인에 따라 내부 전극 패턴의 두께를 측정한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 도 1의 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P1 영역을 확대한 확대도이다.
도 6은 도 2의 P2 영역을 확대한 확대도이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극(131); 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극(132); 을 포함하고, 상기 제1 내부 전극(121)은 상기 제4 면과 이격되어 배치되며 복수의 제1 도체부(121a) 및 제1 끊김부(121b)를 포함하며, 상기 제2 내부 전극(122)은 상기 제3 면과 이격되어 배치되며 복수의 제2 도체부(122a) 및 제2 끊김부(122b)를 포함하고, 상기 바디의 제1 및 제2 방향 단면에서, 상기 복수의 제1 도체부(121a) 중 두께 및 길이가 80nm 이상인 제1 도체부 중에서 상기 제2 외부 전극에 가장 인접한 제1 도체부(121a-1)에서부터 상기 제1 내부 전극의 내측으로 10μm까지의 영역을 E1, 상기 E1의 길이 중 상기 복수의 제1 도체부가 차지하는 길이의 비율을 제1 내부 전극 끝단의 연결성(CE1)으로 정의할 때, 제1 내부 전극 끝단의 연결성(CE1)의 평균값은 60% 이상일 수 있다.
적층형 전자 부품의 소형화 및 고용량화를 위해서는 내부 전극 및 유전체층의 두께를 얇게 형성할 수 있는 기술이 필요하다. 그러나, 내부 전극의 두께가 얇아질수록 내부 전극 간 단락, 용량 저하, 파괴 전압 저하 등의 문제점이 발생할 수 있다. 특히, 내부 전극이 얇아질수록 내부 전극의 평활도가 저하될 수 있으며, 내부 전극 끝단의 연결성이 저하될 수 있다. 이에 본 발명에서는 내부 전극 끝단의 연결성을 제어하여 내부 전극 간 단락, 용량 저하, 파괴 전압 저하 등의 발생을 억제하고자 한다.
이하, 적층형 전자 부품(100)의 각 구성 요소를 상세히 설명하도록 한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1) 또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 평균 두께(td)는 특별히 한정할 필요는 없다. 예를 들어, 유전체층(111)의 평균 두께(td)는 0.2μm 이상 2μm 이하일 수 있다.
다만, 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.45μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
본 발명의 일 실시형태에 따르면, 내부 전극 끝단의 연결성이 높기 때문에, 유전체층(111)의 평균 두께가 0.45μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다. 따라서, 유전체층(111)의 평균 두께가 0.45μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 따라서, 유전체층(111)의 평균 두께(td)는 0.45μm 이하인 것이 바람직할 수 있으며, 보다 바람직하게는 0.4μm 이하일 수 있다.
유전체층(111)의 평균 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는 복수의 유전체층(111) 및 유전체층(111)을 사이에 두고 제1 방향으로 대향하도록 배치되는 복수의 내부 전극(121, 122)을 포함할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 제1 방향으로 대향하도록 배치되는 복수의 내부 전극(121, 122)을 포함하는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 양 단면에 배치되는 커버부(112, 113)를 포함할 수 있다.
또한, 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다. 또한, 용량 형성부(Ac)는 복수의 내부 전극(121, 122)이 오버랩된 영역을 의미할 수 있다. 도 2를 참조하면, 용량 형성부(Ac)는 제1 방향 최상부에 배치된 내부 전극에서부터 제1 방향 최하부에 배치된 내부 전극까지의 공간을 의미할 수 있으며, 제1 내부 전극(121) 및 제2 내부 전극(122) 중 어느 하나만 배치되어 제1 내부 전극과 제2 내부 전극이 오버랩되지 않은 영역인 제2 방향 마진부는 제외할 수 있다.
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상면에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하면에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 평균 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 단위 위하여 커버부(112, 113)의 평균 두께는 15μm 이하일 수 있다. 커버부(112, 113)의 평균 두께는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 마진부(114)와 제6 면(6)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
내부 전극(121, 122)은 유전체층(111)과 교대로 적층될 수 있다.
내부 전극(121, 122)은 서로 다른 극성을 갖는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있으며, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 제1 방향으로 번갈아 배치될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 바디(110)의 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 바디(110)의 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디(110)의 제3 면(3) 및 제4 면(4)에는 외부 전극(131, 132)이 배치되어 내부 전극(121, 122)과 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)은 고용량 적층형 전자 부품 구현을 위해 400층 이상 적층될 수 있으나 반드시 이에 제한되는 것은 아니다.
제1 내부 전극(121)은 제4 면과 이격되어 배치되며 복수의 제1 도체부(121a) 및 제1 끊김부(121b)를 포함하며, 제2 내부 전극(122)은 제3 면(3)과 이격되어 배치되며 복수의 제2 도체부(122a) 및 제2 끊김부(122b)를 포함할 수 있다.
소결 과정에서 내부 전극과 유전체층의 소결 거동이 상이함에 따라 내부 전극 뭉침이나 끊김이 발생할 수 있다. 이에, 내부 전극(121, 122)을 두께 방향으로 절단한 단면을 관찰시, 내부 전극(121, 122)은 도체부(121a, 122a)로만 이루어진 것으로 관찰되지 않을 수 있으며, 도체부(121a, 122a) 사이에 끊김부(121b, 122b)가 배치될 수 있다. 도체부(121a, 122b)는 그 크기가 다양할 수 있다. 도체부(121a, 122a) 사이에 끊김부(121b, 122b)가 배치됨에 따라, 복수의 도체부(121a, 122a)의 길이는 서로 상이할 수 있으며, 도체부(121a, 122a)의 두께도 내부 전극 뭉침, 내부 전극 패턴의 두께 차이 등에 의해 서로 상이할 수 있다. 여기서 도체부(121a, 122a)의 길이는 도체부의 제2 방향 크기를 의미할 수 있으며, 도체부(121a, 122a)의 두께는 도체부의 제1 방향 크기를 의미할 수 있다.
내부 전극(121, 122) 내에 끊김부(121b, 122b)가 많을 경우, 용량이 저하되며 신뢰성이 저하될 우려가 있다. 특히, 내부 전극의 중앙부보다 내부 전극 끝단에 이러한 끊김부가 발생할 확률이 높으며, 내부 전극의 두께가 얇아질수록 이러한 경향이 증가할 수 있다.
본 발명의 일 실시형태에 따르면 내부 전극 끝단의 연결성(CE1)을 60% 이상으로 함으로써, 적층형 전자 부품의 단위 부피당 용량이 향상되고, 내부 전극 간 단락 및 파괴 전압 저하 등의 발생을 억제할 수 있다.
도 2 및 도 5를 참조하면, 바디의 제1 및 제2 방향 단면에서, 복수의 제1 도체부(121a) 중 두께 및 길이가 80nm 이상인 제1 도체부 중에서 제2 외부 전극(132)에 가장 인접한 제1 도체부(121a-1)에서부터 제1 내부 전극의 내측으로 10μm까지의 영역을 E1, 상기 E1의 길이 중 상기 복수의 제1 도체부(121a)가 차지하는 길이의 비율을 제1 내부 전극 끝단의 연결성(CE1)이라 할 수 있다. 도 5에서 E1의 길이는 b이며, E1 영역에 배치된 제1 도체부의 길이인 a1, a2, a3, a4를 합한 값은 a이므로, 제1 내부 전극 끝단의 연결성(CE1)은 a/b×100(%)로 계산할 수 있다. 상기 두께 및 길이가 80nm 이상인 제1 도체부 중에서 제2 외부 전극(132)에 가장 인접한 제1 도체부(121a-1)보다 제2 외부 전극에 가깝게 배치되는 두께 및 길이가 80nm 미만인 제1 도체부(121a`)는 E1 영역에서 배제될 수 있다.
제1 내부 전극 끝단의 연결성(CE1)이 저하되는 원인은 내부 전극 패턴의 두께가 불균일함에 따른 것일 수 있다. 따라서, 제1 내부 전극 끝단의 연결성(CE1)의 평균값을 60% 이상으로 확보하기 위해서는 세라믹 그린 시트에 인쇄된 내부 전극 패턴의 표면을 균일하고 평활하게 형성하는 것이 중요할 수 있다. 내부 전극 패턴의 표면을 균일하고 평활하게 형성하는 방법은 특별히 제한할 필요는 없으나, 본 발명의 일 실시형태에 따른 적층형 전자부품을 보다 용이하게 제조할 수 있으며, 제조 시간을 단축할 수 있고 대량으로 생산할 수 있기 위해서는 후술하는 본 발명의 일 실시형태에 따른 제조방법에 의해 적층형 전자 부품을 제조할 수 있다.
이때, 바디의 제1 및 제2 방향 단면은 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면을 의미할 수 있다.
또한, 제1 내부 전극의 끝단 연결성의 평균값은 상기 바디의 제1 및 제2 방향 단면에서 상기 바디를 제1 방향으로 3등분한 영역 중 중앙에 배치된 5개 내지 7개의 제1 내부 전극에서 측정한 값을 평균한 것일 수 있다.
일 실시예에서, 상기 E1과 제1 방향으로 대향하여 배치된 상기 제2 내부 전극의 영역을 F1, 상기 E1에 포함된 제1 도체부(121a)의 면적을 E1s, 상기 F1에 포함된 제2 도체부(122a)의 면적을 F1s라 할 때, E1s/F1s×100의 평균값을 55 이상으로 확보하여 적층형 전자 부품의 단위 부피당 용량 및 신뢰성을 향상시킬 수 있다.
E1s/F1s×100의 평균값의 상한은 특별히 한정할 필요는 없으며, 100에 근접할수록 단위 부피당 용량 및 신뢰성을 최대화할 수 있다.
이때, 상기 E1s/F1s×100의 평균값은 상기 바디의 제1 및 제2 방향 단면에서 상기 바디를 제1 방향으로 3등분한 영역 중 중앙에 배치된 5쌍 내지 7쌍의 제1 및 제2 내부 전극에서 측정한 값을 평균한 것일 수 있다.
일 실시예에서, 복수의 제1 도체부(121a) 중 두께 및 길이가 80nm 이상인 제1 도체부 중에서 상기 제2 외부 전극에 가장 인접한 제1 도체부(121a-1)에서부터 복수의 제1 도체부(121a) 중 길이가 두께의 2배 이상인 제1 도체부 중에서 상기 제2 외부 전극에 가장 인접한 제1 도체부(121a-2)까지의 길이를 제1 내부 전극의 끝단 길이(LE1)로 정의할 때, 상기 제1 내부 전극의 끝단 길이(LE1)의 평균값은 4.2μm 이하일 수 있다. 제1 내부 전극의 끝단 길이(LE1)가 짧을수록 적층형 전자 부품의 단위 부피당 용량 및 신뢰성 확보에 유리하기 때문에 그 하한은 특별히 한정할 필요는 없으며, 0에 근접할수록 단위 부피당 용량 및 신뢰성을 최대화할 수 있다.
이때, 상기 제1 내부 전극의 끝단 길이의 평균값은 상기 바디의 제1 및 제2 방향 단면에서 상기 바디를 제1 방향으로 3등분한 영역 중 중앙에 배치된 5개 내지 7개의 제1 내부 전극에서 측정한 값을 평균한 것일 수 있다.
제1 내부 전극의 끝단 길이(LE1)를 설명하기 위한 모식도인 도 7을 참조하면, Case 1은 제2 외부 전극(132)에 가장 인접한 제1 도체부(121a-1)의 두께 및 길이가 80nm 이상인 경우로, 제2 외부 전극(132)에 가장 인접한 제1 도체부(121a-1)를 시작점으로 하여 길이가 두께의 2배 이상인 제1 도체부(121a-2)까지의 거리를 제1 내부 전극의 끝단 길이(LE1)로 할 수 있다.
도 7의 Case 2는 제2 외부 전극(132)에 가장 인접한 제1 도체부(121a`)의 두께 및 길이가 80nm 미만인 경우로, 제2 외부 전극(132)에 가장 인접한 두께 및 길이가 80nm 미만인 제1 도체부(121a`)는 측정에서 제외하고, 두께 및 길이가 80nm 이상인 제1 도체부 중에서 제2 외부 전극(132)에 가장 인접한 제1 도체부(121a-1)를 시작점으로 하여 길이가 두께의 2배 이상인 제1 도체부(121a-2)까지의 거리를 제1 내부 전극의 끝단 길이(LE1)로 할 수 있다.
도 7의 Case 3은 제2 외부 전극(132)에 가장 인접한 제1 도체부(121a-1, 121a-2)의 두께 및 길이가 80nm 이상이며 길이가 두께의 2배 이상인 경우로, 제1 내부 전극의 끝단 길이(LE1)의 시작점과 끝점이 동일하여 제1 내부 전극의 끝단 길이(LE1)는 0μm이다.
이하, 상술한 제1 내부 전극 끝단의 연결성(CE1), E1s/F1sХ100 및 제1 내부 전극의 끝단 길이(LE1)를 측정하기 위한 구체적인 예를 설명하도록 한다.
우선, 적층형 전자 부품(100)을 제3 방향으로 폴리싱하여 제1 및 제2 방향 단면이 노출되도록 한다. 이때, 하나의 제1 및 제2 방향 단면에서만 제1 내부 전극 끝단의 연결성(CE1), E1s/F1s×100 및 제1 내부 전극의 끝단 길이(LE1)을 측정하는 경우 제3 방향 중앙까지 폴리싱을 수행할 수 있다.
상기 제1 및 제2 방향 단면에서 바디를 제1 방향으로 3등분한 영역 중 중앙에 배치된 내부 전극의 단부를 공구 현미경을 이용하여 10000배율로 관찰한 이미지(가로 27.64μm, 세로 19.18μm)를 얻은 후, 상기 이미지에서 5개 내지 7개의 제1 내부 전극을 분석하여 제1 내부 전극 끝단의 연결성(CE1)의 평균값 및 제1 내부 전극의 끝단 길이(LE1)의 평균값을 구할 수 있다. 또한, 상기 이미지에서 5쌍 내지 7쌍의 제1 및 제2 내부 전극을 분석함으로써 E1s/F1sХ100의 평균값을 구할 수 있다. 이때, 분석은 SigmaScan Pro 프로그램을 사용하여 수행할 수 있다.
한편, CE1의 평균값, E1s/F1s×100의 평균값 및 LE1의 평균값의 보다 일반적인 값을 얻기 위해서는 3개의 제1 및 제2 방향 단면에서 각각 CE1의 평균값, E1s/F1s×100의 평균값 및 LE1의 평균값을 구한 후, 그 값들을 평균할 수 있다. 이 경우, 적층형 전자 부품(100)을 제3 방향으로 1/3, 1/2, 2/3 지점까지 순차적으로 폴리싱을 수행하여 각 지점에서 얻은 3개의 제1 및 제2 단면을 관찰할 수 있다.
하기 표 1은 CE1의 평균값의 변화에 따른 BDV비율을 평가하여 기재한 것이다.
CE1의 평균값, E1s/F1s×100의 평균값 및 LE1의 평균값은 상술한 측정방법에 의하여 측정한 것이다.
표 1에서 BDV(파괴 전압, Breakdown voltage) 비율은 각 시험번호 당 100개의 샘플 칩을 준비한 후, 전압을 상승시켜가며 샘플 칩에 단락이 발생하는 전압을 BDV로 하여 100개의 샘플에 대한 BDV 평균값을 구하였다. 시험번호 1의 BDV 평균값을 기준값(100%)으로 하여, 시험번호 2 내지 11의 평균 BDV 값의 비율을 BDV 비율로 기재하였다.
시험
번호		 CE1의 평균값(%) E1s/F1s×100의
평균값		 LE1의 평균값(μm) BDV
비율
1 92.4 97.3 0.3 100%
2 86.7 91.1 1.1 96%
3 75 89 2.4 92%
4 60.0 55.0 4.2 86%
5 51.6 37.0 6.9 71%
CE1의 평균값이 60.0% 이상인 시험번호 1 내지 4는 BDV비율이 우수한 것을 확인할 수 있다. 또한, 시험번호 1 내지 4는 E1s/F1s×100의 평균값이 55 이상을 만족하며, LE1의 평균값이 4.2μm 이하를 만족하였다.
반면에, CE1의 평균값이 60% 미만인 시험번호 5의 경우 BDV 비율이 71%로 낮은 것을 확인할 수 있다. 또한, 시험번호 5는 E1s/F1s×100의 평균값이 55 미만이며, LE1의 평균값이 4.2μm를 초과하였다.
도 8은 시험번호 1의 제1 및 제2 방향 단면에서 제1 내부 전극의 단부를 공구 현미경을 이용하여 10000배율로 관찰한 이미지(가로 27.64μm, 세로 19.18μm)이며, 도 9는 시험번호 5의 제1 및 제2 방향 단면에서 제1 내부 전극의 단부를 공구 현미경을 이용하여 10000배율로 관찰한 이미지(가로 27.64μm, 세로 19.18μm)이다. 시험번호 1의 경우 내부 전극 패턴을 후술하는 본 발명에 따른 코팅 옵셋 인쇄를 이용하여 인쇄하였으며, 시험번호 5의 경우 내부 전극 패턴을 그라비아 인쇄 방법을 이용하여 인쇄한 것이다.
표 1의 구체적인 측정값을 참조하지 않더라도, 시험번호 5에 비해 시험번호 1의 제1 내부 전극 끝단의 연결성(CE1)이 현저히 높은 것을 도 8 및 도 9의 이미지로 확인할 수 있다.
또한, 내부 전극 패턴(EP`)이 인쇄된 세라믹 그린 시트(GS)을 상부에서 바라본 도면인 도 14, 및 본 발명의 제조방법으로 내부 전극 패턴(EP`)을 인쇄한 경우 도 14의 점선 라인(Ld)에 따라 내부 전극 패턴의 두께를 측정한 그래프인 도 15를 참조하면, 내부 전극 패턴(EP`)의 최대 두께와 최소 두께의 차이가 0.1μm 이하로 두께가 매우 균일한 것을 확인할 수 있다.
반면에, 그라비아 인쇄 방법으로 내부 전극 패턴을 인쇄한 경우 도 14의 점선 라인(Ld)에 따라 내부 전극 패턴의 두께를 측정한 그래프인 도 16을 참조하면, 내부 전극 패턴의 단부가 중앙부보다 두꺼워지는 현상인 새들(saddle) 현상이 발생하며, 내부 전극 패턴의 최대 두께와 최소 두께의 차이가 0.2μm 이상으로 내부 전극 패턴의 두께가 불균일한 것을 확인할 수 있다.
따라서, 제1 내부 전극 끝단의 연결성(CE1)을 높게 확보하기 위해서는 세라믹 그린 시트에 인쇄된 내부 전극 패턴의 표면을 균일하고 평활하게 형성하는 것이 중요하다는 것을 확인할 수 있다.
한편, 제1 내부 전극(121)뿐만 아니라, 제2 내부 전극(122)도 상술한 조건들을 만족할 수 있다.
도 6을 참조하면, 복수의 제2 도체부(122a) 중 두께 및 길이가 80nm 이상인 제2 도체부 중에서 상기 제1 외부 전극에 가장 인접한 제2 도체부(122a-1)에서부터 상기 제2 내부 전극의 내측으로 10μm까지의 영역을 E2, 상기 E2의 길이 중 상기 복수의 제2 도체부가 차지하는 길이의 비율을 제2 내부 전극 끝단의 연결성(CE2)으로 정의할 때, 제2 내부 전극 끝단의 연결성(CE2)의 평균값은 60% 이상일 수 있다.
또한, 상기 E2와 제1 방향으로 대향하여 배치된 상기 제1 내부 전극의 영역을 F2, 상기 E2에 포함된 제2 도체부의 면적을 E2s, 상기 F2에 포함된 제2 도체부의 면적을 F2s라 할 때, E2s/F2s×100의 평균값은 55 이상일 수 있다.
또한, 상기 복수의 제2 도체부(122a) 중 상기 제1 외부 전극에 가장 인접하며 두께 및 길이가 80nm 이상인 제2 도체부(122a-1)에서부터 상기 제1 외부 전극에 가장 인접하며 길이가 두께의 2배 이상인 제2 도체부(122a-2)까지의 길이를 제2 내부 전극의 끝단 길이(LE2)로 정의할 때, 상기 제2 내부 전극의 끝단 길이(LE2)의 평균값은 4.2μm 이하일 수 있다.
일 실시예에서, 제1 내부 전극(121)의 길이 중 제1 도체부(121a)가 차지하는 길이의 비율을 제1 내부 전극의 연결성이라 할 때, 제1 내부 전극의 연결성의 평균값은 80% 이상일 수 있다. 제1 내부 전극의 연결성이 80% 미만인 경우 신뢰성이 저하되고 용량이 저하될 우려가 있다.
일반적으로 내부 전극의 중앙부보다 내부 전극 끝단에 끊김부가 발생할 확률이 높기 때문에, 본 발명의 일 실시예에 따라 제1 내부 전극 끝단의 연결성(CE1)을 60% 이상으로 확보하는 경우 제1 내부 전극의 연결성을 80% 이상으로 확보할 수 있다.
또한, 제2 내부 전극(122)의 길이 중 제2 도체부(122a)가 차지하는 길이의 비율을 제2 내부 전극의 연결성이라 할 때, 제2 내부 전극의 연결성의 평균값은 80% 이상일 수 있다.
제1 내부 전극의 연결성의 평균값 및 제2 내부 전극의 연결성의 평균값은 적층형 전자 부품(100)의 제1 및 제2 방향 단면에서 용량 형성부(Ac) 중 임의의 4개 영역을 공구 현미경을 이용하여 10000배율로 관찰하여 측정한 후 그 값들을 평균한 값일 수 있다.
일 실시예에서, 제1 및 제2 끊김부(121b, 122b)는 기공(pore) 및 유전체 중 하나 이상을 포함할 수 있다. 도 8을 참조하면, 내부 전극의 끊김부 중 검은색으로 관찰되는 부분은 기공으로 판단할 수 있으며, 유전체층과 동일한 색상으로 관찰되는 부분은 유전체로 판단할 수 있다. 끊김부에 배치된 유전체는 유전체층과 유전체층을 연결하는 가교 역할을 수행할 수 있다.
한편, 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 내부 전극(121, 122)의 평균 두께(te)는 특별히 한정할 필요는 없다. 예를 들어, 내부 전극(121, 122)의 평균 두께(te)는 0.2μm 이상 2μm 이하일 수 있다.
다만, 일반적으로 내부 전극을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극의 두께가 0.4μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
본 발명의 일 실시형태에 따르면, 내부 전극 끝단의 연결성이 높기 때문에, 내부 전극(121, 122)의 평균 두께가 0.4μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 내부 전극(121, 122)의 두께가 평균 0.4μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다. 따라서, 내부 전극(121, 122)의 평균 두께(te)는 0.4μm 이하인 것이 바람직할 수 있으며, 보다 바람직하게는 0.35μm 이하일 수 있다.
상기 내부 전극(121, 122)의 평균 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치될 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 실시 형태에서는 세라믹 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
또한, 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0603 (길이×폭, 0.6mm×0.3mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 및 파괴 전압 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.66mm 이하이고, 폭이 0.33mm 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
적층형 전자 부품의 제조 방법
상술한 본 발명의 일 실시형태에 따른 적층형 전자부품을 보다 용이하게 제조할 수 있으며, 제조 시간을 단축할 수 있고 대량으로 생산할 수 있는 제조방법에 대하여 설명하도록 한다.
다만, 상술한 본 발명의 일 실시형태에 따른 적층형 전자부품을 제조하기 위한 제조방법이 하술하는 제조방법으로 제한되는 것은 아님에 유의할 필요가 있다.
도 12는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조방법을 개략적으로 나타낸 도면이다.
도 13은 도 12의 A, B, C 영역을 확대하여 간략하게 도시한 모식도이다.
도 12 및 13을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조방법에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조방법은 연속적으로 공급되는 고분자 시트(S) 상에 실리콘 패턴(SP)을 코팅하는 단계; 상기 실리콘 패턴(SP)이 코팅된 고분자 시트(S) 상에 내부 전극용 페이스트(EP)를 도포하는 단계; 실리콘 패턴(SP) 상에 배치된 내부 전극용 페이스트(EP)을 연속적으로 공급되는 세라믹 그린 시트(GS)에 전사하여 세라믹 그린 시트 상에 내부 전극 패턴(EP`)을 인쇄하는 단계; 상기 내부 전극 패턴(EP`)이 인쇄된 세라믹 그린 시트(GS)를 적층하여 적층체를 형성하는 단계; 상기 적층체를 절단하여 단위 적층체를 얻는 단계; 상기 단위 적층체를 소결하여 바디를 얻는 단계; 및 상기 바디에 외부 전극을 형성하여 적층형 전자 부품을 얻는 단계; 를 포함할 수 있다.
세라믹 그린 시트에 내부 전극 패턴을 인쇄하는 종래의 방법으로는 그라비아 인쇄, 스크린 인쇄 등이 있다. 그러나, 종래의 인쇄 공법으로는 내부 전극 패턴을 균일하고 평활하게 인쇄하는 것에 한계가 존재하였다. 특히, 내부 전극 두께가 점차 얇아질수록 이러한 한계는 더욱 커지게 된다.
본 발명에 따르면 코팅 옵셋 인쇄(Coating Off-set Printing) 방식을 적용함으로써 내부 전극 패턴을 균일하고 평활하게 인쇄하는 것이 가능하며, 내부 전극 패턴이 얇아지더라도 전극 패턴을 균일하고 평활하게 인쇄할 수 있다.
코팅 옵셋 인쇄는 그라비아 인쇄 및 스크린 인쇄와 다르게 메쉬 마스크(mesh mask)나 망점이 있는 설계 디자인을 사용하지 않고, 시트(S) 표면에 실리콘 패턴(SP)을 코팅한 후, 실리콘 패턴(SP)이 코팅된 고분자 시트(PS) 전면에 내부 전극용 페이스트(EP)를 도포하기 때문에 페이스트를 균일하고 평활하게 도포하기 유리한 장점이 있다.
이하, 본 발명의 일 실시형태에 따른 제조방법을 각 단계별로 설명하도록 한다.
실리콘 패턴 코팅 단계
연속적으로 공급되는 고분자 시트(S)에 실리콘 패턴(SP)을 코팅한다.
실리콘을 이용하여 패턴을 형성하는 경우, 10nm 이하로 실리콘 패턴(SP)을 형성할 수 있어 얇은 두께의 내부 전극 패턴(EP`)을 전사하는데 유리한 장점이 있다.
또한, 하나의 실리콘 패턴(SP)에 의해 한번의 전사가 이루어지기 때문에, 시트(S) 및 실리콘 패턴(SP)을 재사용하지 않기 때문에 세척이 필요하지 않으며 내부 전극 패턴(EP`)의 균일성 및 평활성을 향상시킬 수 있다.
고분자 시트(S)를 연속적으로 공급하는 방법은 특별히 한정할 필요는 없다. 일 실시예에서, 고분자 시트(S)는 시트가 감겨진 롤(11)에서 고분자 시트를 되감는 롤(12)로 이동함으로써 연속적으로 공급될 수 있다.
이때, 고분자 시트(S)는 실리콘 패턴을 코팅하기 용이한 폴리에틸렌 테레프탈레이트(PET, Polyethylene Terephthalate) 필름일 수 있다.
고분자 시트(S)에 실리콘 패턴(SP)을 코팅하는 방법은 특별히 한정할 필요는 없다. 예를 들어, 롤투롤 잉크젯 방식을 이용하여 실리콘 잉크를 노즐을 통해 고분자 시트(S) 상에 분사 및 건조시켜 원하는 패턴으로 코팅할 수 있다.
고분자 시트가 감겨진 롤(11)에서 고분자 시트를 되감는 롤(12)로 이동하는 중간 영역에는 이동롤(80)이 배치되어 고분자 시트가 안정적으로 공급되게 할 수 있다. 도 12 및 13을 참조하면, 실리콘 패턴(SP)이 코팅된 고분자 시트(S)를 A 영역에서 내부 전극용 페이스트를 도포하는 B 영역으로 이동롤(80)을 이용하여 이동시킬 수 있다. 이때, A 영역과 B 영역 사이에 건조존(71)이 마련되어 실리콘 패턴(SP)을 건조시킬 수 있다.
내부 전극용 페이스트 도포 단계
이후, B 영역에서는 연속적으로 공급되며 실리콘 패턴(SP)이 코팅된 고분자 시트(S) 전면에 내부 전극용 페이스트(EP)를 도포할 수 있다.
내부 전극용 페이스트(EP)를 도포하는 방법은 특별히 한정하지 않는다. 예를 들면, 다이 코터(20)을 이용하여 내부 전극용 페이스트(EP)를 도포할 수 있다. 다이 코터(20)는 슬릿을 통해 내부 전극용 페이스트(EP)를 고분자 시트(S) 상에 도포할 수 있고, 다이 코터(20)와 고분자 시트(S) 간의 거리를 조절함으로써, 고분자 시트(S)에 도포되는 내부 전극용 페이스트(EP)의 두께를 조절할 수 있다.
도 12 및 13을 참조하면, 내부 전극용 페이스트(EP)이 도포된 고분자 시트(S)를 B 영역에서 내부 전극 패턴을 인쇄하는 C 영역으로 이동롤(80)을 이용하여 이동시킬 수 있다.
한편, 내부 전극용 페이스트(EP)가 용제가 많은 wet 상태에서 전사 공정을 수행하면 실리콘 패턴(SP)에 내부 전극용 페이스트(EP)의 잔여물이 발생할 수 있으며, 내부 전극 패턴(EP`)의 균일성 및 평활성이 저하될 우려가 있다. 이에, B 영역과 C 영역 사이에는 내부 전극용 페이스트를 건조시키는 건조존(72)이 마련되어 내부 전극용 페이스트(EP)을 건조시킬 수 있다. 이에 따라, 내부 전극용 페이스트(EP)의 유동성을 최소화하여 내부 전극 패턴(EP`)의 균일성 및 평활성을 향상시킬 수 있다.
내부 전극 패턴 인쇄 단계
이후, C 영역에서는 실리콘 패턴(SP) 상에 배치된 내부 전극용 페이스트(EP)을 연속적으로 공급되는 세라믹 그린 시트(GS)에 전사하여 세라믹 그린 시트(GS) 상에 내부 전극 패턴(EP`)을 인쇄할 수 있다.
세라믹 그린 시트(GS)는 세라믹 그린 시트(GS)가 감겨진 롤(61)에서 세라믹 그린 시트(GS)를 되감는 롤(12)로 이동함으로써 연속적으로 공급될 수 있다. 세라믹 그린 시트가 감겨진 롤(61)에서 세라믹 그린 시트를 되감는 롤(62)로 이동하는 중간 영역에는 이동롤이 배치되어 세라믹 그린 시트가 안정적으로 공급되게 할 수 있다.
실리콘 패턴(SP) 상에 배치된 내부 전극용 페이스트(EP)는 고분자 시트 압동롤(13)과 세라믹 그린 시트 압동롤(63) 사이를 통과하면서 세라믹 그린 시트 상에 전사되어 내부 전극 패턴(EP`)이 될 수 있다. 세라믹 그린 시트 압동롤(63)은 고분자 시트 압동롤(13)이 회전하는 방향과 반대 방향으로 회전하여 압력을 가함에 따라 실리콘 패턴(SP) 상에 배치된 내부 전극용 페이스트(EP)를 세라믹 그린 시트(GS) 상에 전사할 수 있다.
이후, 내부 전극 패턴(EP`)이 인쇄된 세라믹 그린 시트(GS)는 건조존(73)을 통과하여 건조될 수 있다.
일 실시예에서, 내부 전극 패턴(EP)의 두께 편차는 0.1μm 이하일 수 있다. 내부 전극 패턴(EP)의 두께 편차를 0.1μm 이하로 함으로써, 평활도가 우수한 내부 전극을 형성할 수 있으며, 용량 형성부의 단차를 억제할 수 있다.
도 14는 내부 전극 패턴(EP`)이 인쇄된 세라믹 그린시트(GS)를 도시한 것이다. 도 15는 본 발명의 제조방법에 따라 내부 전극 패턴(EP`)을 인쇄한 경우 도 14의 점선 라인(Ld)에 따라 내부 전극 패턴(EP`)의 두께를 측정한 그래프이다. 도 16은 그라비아 인쇄 방법에 따라 내부 전극 패턴(EP`)을 인쇄한 경우 도 14의 점선 라인(Ld)에 따라 내부 전극 패턴(EP`)의 두께를 측정한 그래프이다.
도 15를 참조하면, 내부 전극 패턴(EP`)의 최대 두께와 최소 두께의 차이가 0.1μm 이하로 두께가 매우 균일한 것을 확인할 수 있다.
반면에, 도 16을 참조하면, 내부 전극 패턴(EP`)의 단부가 중앙부보다 두꺼워지는 현상인 새들(saddle) 현상이 발생하며, 내부 전극 패턴(EP`)의 최대 두께와 최소 두께의 차이가 0.2μm 이상으로 내부 전극 패턴(EP`)의 두께가 불균일한 것을 확인할 수 있다.
내부 전극 패턴(EP)의 평균 두께는 특별히 한정할 필요는 없으며, 얻고자 하는 내부 전극(121, 122)의 두께를 고려하여 결정할 수 있다.
다만, 일반적으로 내부 전극을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극의 두께가 0.4μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
본 발명의 일 실시형태에 따르면, 내부 전극 패턴(EP)의 두께가 균일하고 평활도가 우수하기 때문에 용량 형성부의 단차를 억제할 수 있으며, 소결 후의 내부 전극 평균 두께가 0.4μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 내부 전극 패턴(EP`)의 평균 두께를 제어하여 소결 후의 내부 전극의 평균 두께가 0.4μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
세라믹 그린 시트(GS)의 평균 두께도 특별히 한정할 필요는 없으며, 얻고자 하는 유전체층(111)의 두께를 고려하여 결정할 수 있다.
다만, 본 발명의 일 실시형태에 따르면, 내부 전극 패턴(EP)의 두께가 균일하고 평활도가 우수하기 때문에 용량 형성부의 단차를 억제할 수 있고, 유전체층(111)의 평균 두께(td)가 0.45μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 세라믹 그린 시트(GS)의 평균 두께를 제어하여 소결 후의 유전체층(111)의 평균 두께가 0.45μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품(100)의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
바디 형성 단계
이후, 내부 전극 패턴(EP`)이 인쇄된 세라믹 그린 시트(GS)를 적층하여 적층체를 형성할 수 있다. 적층체를 적층 방향(제1 방향)으로부터 가압하여, 압착시킬 수 있다.
이후, 상기 적층체를 1개의 적층형 전자 부품(100)의 바디(110)에 대응하는 사이즈로 절단하여 단위 적층체를 얻을 수 있다. 이때, 내부 전극 패턴(EP`)의 일단이 제2 방향 양 단면(end surface)을 통하여 교대로 노출되도록 절단할 수 있다.
이후, 상기 단위 적층체를 소결하여 바디(110)를 얻을 수 있다.
외부 전극 형성 단계
이후, 상기 바디(110)에 외부 전극(131, 132)을 형성하여 적층형 전자 부품(100)을 제조할 수 있다.
외부 전극(131, 132)을 형성하는 방법은 특별히 한정하지 않으며, 도전성 금속 및 글라스를 포함하는 페이스트에 딥핑하는 방법을 이용할 수 있으며, 도전성 금속을 포함한 시트를 전사하는 방식으로 형성될 수도 있다. 또한, 도전성 금속 및 수지를 포함하는 페이스트를 이용하거나, 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 외부 전극을 형성할 수도 있다.
또한, 도금 공정을 추가로 수행하여 외부 전극(131, 132)이 도금층(131b, 132b)을 포함하도록 할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
121, 122: 내부 전극
121a, 122a: 도체부
121b, 122b: 끊김부
Ac: 용량 형성부
112, 113: 커버부
114, 115: 마진부
131, 132: 외부 전극

Claims (15)

  1. 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및
    상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하고,
    상기 제1 내부 전극은 상기 제4 면과 이격되어 배치되며 복수의 제1 도체부 및 제1 끊김부를 포함하며, 상기 제2 내부 전극은 상기 제3 면과 이격되어 배치되며 복수의 제2 도체부 및 제2 끊김부를 포함하고,
    상기 바디의 제1 및 제2 방향 단면에서,
    상기 복수의 제1 도체부 중 두께 및 길이가 80nm 이상인 제1 도체부 중에서 상기 제2 외부 전극에 가장 인접한 제1 도체부에서부터 상기 제1 내부 전극의 내측으로 10μm까지의 영역을 E1, 상기 E1의 길이 중 상기 제1 도체부가 차지하는 길이의 비율을 제1 내부 전극 끝단의 연결성으로 정의할 때, 제1 내부 전극 끝단의 연결성의 평균값은 60% 이상인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 E1과 제1 방향으로 대향하여 배치된 상기 제2 내부 전극의 영역을 F1, 상기 E1에 포함된 제1 도체부의 면적을 E1s, 상기 F1에 포함된 제2 도체부의 면적을 F1s라 할 때,
    E1s/F1s×100의 평균값은 55 이상인
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 복수의 제1 도체부 중 두께 및 길이가 80nm 이상인 제1 도체부 중에서 상기 제2 외부 전극에 가장 인접한 제1 도체부에서부터 상기 복수의 제1 도체부 중 길이가 두께의 2배 이상인 제1 도체부 중에서 상기 제2 외부 전극에 가장 인접한 제1 도체부까지의 길이를 제1 내부 전극의 끝단 길이로 정의할 때,
    상기 제1 내부 전극의 끝단 길이의 평균값은 4.2μm 이하인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 제1 내부 전극의 끝단 연결성의 평균값은 상기 바디의 제1 및 제2 방향 단면에서 상기 바디를 제1 방향으로 3등분한 영역 중 중앙에 배치된 5개의 제1 내부 전극에서 측정한 값을 평균한 것인
    적층형 전자 부품.
  5. 제2항에 있어서,
    상기 E1s/F1sХ100의 평균값은 상기 바디의 제1 및 제2 방향 단면에서 상기 바디를 제1 방향으로 3등분한 영역 중 중앙에 배치된 5쌍의 제1 및 제2 내부 전극에서 측정한 값을 평균한 것인
    적층형 전자 부품.
  6. 제3항에 있어서,
    상기 제1 내부 전극의 끝단 길이의 평균값은 상기 바디의 제1 및 제2 방향 단면에서 상기 바디를 제1 방향으로 3등분한 영역 중 중앙에 배치된 5개의 제1 내부 전극에서 측정한 값을 평균한 것인
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 복수의 제2 도체부 중 두께 및 길이가 80nm 이상인 제2 도체부 중에서 상기 제1 외부 전극에 가장 인접한 제2 도체부에서부터 상기 제2 내부 전극의 내측으로 10μm까지의 영역을 E2, 상기 E2의 길이 중 상기 복수의 제2 도체부가 차지하는 길이의 비율을 제2 내부 전극 끝단의 연결성으로 정의할 때, 제2 내부 전극 끝단의 연결성의 평균값은 60% 이상인
    적층형 전자 부품.
  8. 제7항에 있어서,
    상기 E2와 제1 방향으로 대향하여 배치된 상기 제1 내부 전극의 영역을 F2, 상기 E2에 포함된 제2 도체부의 면적을 E2s, 상기 F2에 포함된 제2 도체부의 면적을 F2s라 할 때,
    E2s/F2s×100의 평균값은 55 이상인
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 복수의 제2 도체부 중 상기 제1 외부 전극에 가장 인접하며 두께 및 길이가 80nm 이상인 제2 도체부에서부터 상기 제1 외부 전극에 가장 인접하며 길이가 두께의 2배 이상인 제2 도체부까지의 길이를 제2 내부 전극의 끝단 길이로 정의할 때,
    상기 제2 내부 전극의 끝단 길이의 평균값은 4.2μm 이하인
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 제1 내부 전극의 길이 중 제1 도체부가 차지하는 길이의 비율을 제1 내부 전극의 연결성이라 할 때, 상기 제1 내부 전극의 연결성의 평균값은 85% 이상인
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제1 및 제2 끊김부는 기공 및 유전체 중 하나 이상을 포함하는
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 내부 전극의 평균 두께는 0.4μm 이하인
    적층형 전자 부품.
  13. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.45μm 이하인
    적층형 전자 부품.
  14. 제1항에 있어서,
    상기 바디는 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부를 포함하며, 상기 용량 형성부의 제1 방향 양 단면에 배치되는 커버부를 포함하고,
    상기 커버부의 평균 두께는 15μm 이하인
    적층형 전자 부품.
  15. 제1항에 있어서,
    상기 적층형 전자 부품의 제2 방향 최대 크기는 0.66mm 이하이며, 제3 방향 최대 크기는 0.33mm 이하인
    적층형 전자 부품.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277369A (ja) * 1999-03-29 2000-10-06 Taiyo Yuden Co Ltd 積層セラミック電子部品とその導電ペースト
JP4200792B2 (ja) * 2003-03-12 2008-12-24 株式会社村田製作所 積層セラミックコンデンサ
WO2010146967A1 (ja) * 2009-06-15 2010-12-23 株式会社村田製作所 積層セラミック電子部品およびその製造方法
KR101843190B1 (ko) * 2011-08-31 2018-03-28 삼성전기주식회사 세라믹 전자부품 및 이의 제조방법
WO2013145423A1 (ja) * 2012-03-30 2013-10-03 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
KR20140081568A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 적층 세라믹 전자 부품
KR102057911B1 (ko) * 2013-06-19 2019-12-20 삼성전기주식회사 적층 세라믹 전자부품
US9236185B1 (en) * 2014-11-03 2016-01-12 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
JP6955846B2 (ja) * 2016-06-20 2021-10-27 太陽誘電株式会社 積層セラミックコンデンサ
US11145458B2 (en) * 2018-02-22 2021-10-12 Taiyo Yuden Co., Ltd. Multi-layer ceramic electronic component

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