WO2010146967A1 - 積層セラミック電子部品およびその製造方法 - Google Patents

積層セラミック電子部品およびその製造方法 Download PDF

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英昭 辻
長門 大森
和田 博之
平松 隆
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Abstract

 内部電極を有する積層体を備える積層セラミック電子部品において、セラミック層および内部電極が薄層化されても、積層体を焼結させるための焼成工程において、電極切れや玉化等の状態変化が生じにくいようにするとともに、DCバイアス特性を改善する。 積層体(12)は、セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域(13)と比較的小さい小グレイン領域(14)とに分類される。大グレイン領域は小グレイン領域の外側に位置し、大グレイン領域と小グレイン領域との境界面(15)は、積層体における内部電極の存在する部分(16)を囲みながら積層体の外表面の内側に位置する。積層体を得るため、焼成工程において、室温から最高温度までの平均昇温速度を40℃/秒以上とする温度プロファイルにて熱処理する。

Description

積層セラミック電子部品およびその製造方法

 この発明は、積層セラミック電子部品およびその製造方法に関するもので、特に、積層セラミック電子部品の小型化のために有利に採用され得る技術に関するものである。

 たとえば積層セラミックコンデンサにおいて、その小型化(薄型化)を図るにあたっては、セラミック層だけでなく、内部電極についても薄層化を図ることが有効である。しかしながら、内部電極の薄層化が進むと、生の積層体を焼結させるための焼成工程の結果、電極切れが生じやすくなる。この電極切れを抑制し得る技術として、たとえば以下のものが提案されている。

 特開2008‐226941号公報(特許文献1)では、焼成工程での昇温速度を500℃/時~5000℃/時とすることにより、電極切れを抑制し、電極厚0.8~1μmを実現している。

 特開2000‐216042号公報(特許文献2)では、焼成時の昇温過程における700℃~1100℃で、昇温速度を500℃/時以上とし、1100℃以上において、雰囲気の酸素分圧を10-8atm以下とし、降温過程における1100℃以下の一部において酸素分圧を10-8atm以上とすることにより、クラック等の構造欠陥を抑制し、得られた積層セラミックコンデンサの信頼性を高めるようにしている。

 大韓民国公開特許公報10‐2006‐0135249(特許文献3)では、最高温度より20℃低い温度まで10℃/秒の昇温速度で昇温することにより、電極切れ抑制と昇温時のオーバシュート(昇温時に所望の焼成温度よりさらに高い温度となること)抑制とを両立させている。

 以上、特許文献1~3のいずれに記載の先行技術においても、昇温速度を高くするといった手段によって、内部電極の薄層化が可能となる効果が得られるが、その効果には限界があり、たとえばNiを導電成分として含む内部電極を備える積層セラミックコンデンサにおいて、焼成後の電極厚として0.3μm以下の実現は非常に困難である。

 また、卑金属を導電成分として用いた内部電極を備える生の積層体を焼成するための雰囲気は、たとえばN/H/HO系であり、Ni/NiO平衡酸素分圧より還元側で制御する必要があり、このことは、設備や材料設計に対する制約となる。

 また、内部電極を薄層化するには、低温焼結するセラミック材料を使用することも有効である。低温焼結セラミック材料には、Li等の揮発成分を含ませることがあるが、焼成時において、この揮発成分は飛散しやすい傾向がある。そして、焼成されるべき生の積層体のサイズ、すなわちチップサイズや焼成炉へのチャージ量により、揮発成分の残留量がばらつきやすいが、この残留量ばらつきを抑制することは困難である。

 他方、前述したように、セラミック層の薄層化も、積層セラミックコンデンサの小型化のために有効である。しかし、セラミック層の薄層化は、次のような問題を招くことがある。

 セラミック層の薄層化が進めば進むほど、セラミック層に印加される直流電界強度がより高くなる。一般に、単位体積あたりの静電容量が比較的高い積層セラミックコンデンサのセラミック層には、強誘電体セラミックが用いられている。しかし、強誘電体セラミックは、そこに大きな直流電圧が印加されると、その誘電率が低下するという性質を有している。さらに、強誘電体セラミックには、その誘電率が高い方が、また、印加される直流電界強度が高い方が、直流電圧印加による誘電率の低下率が高くなる傾向がある。

 現状において要求されるセラミック層の薄層化は、それを進めた結果、セラミック層の厚さあたりの直流電圧が高くなり、それにより、誘電体セラミックの直流電圧下での誘電率が低下してしまい、積層セラミックコンデンサの直流電圧下での静電容量がかえって低下するほどのものとなってきている。すなわち、セラミック層の薄層化を進めても、積層セラミックコンデンサの大容量化を図ることが困難な状況にまで、セラミック層の薄層化が既に進んでいる。

 そこで、印加される直流電界強度が高くなっても、誘電体セラミックの誘電率が低下しにくい、すなわち、DCバイアス特性の優れた、積層セラミックコンデンサが求められる。たとえば、特開2006-165259号公報(特許文献4)に記載の技術では、DCバイアス特性を改善するために、材料組成を検討している。しかし、材料組成を変更する場合は、他の諸特性(誘電率、温度特性、信頼性など)とのバランスをとるのが難しく、設計の幅を狭めてしまうという問題を招く。

 なお、上述した課題は、積層セラミックコンデンサについてのものであったが、同様の課題は、積層セラミックコンデンサ以外の積層セラミック電子部品についても遭遇し得る。

特開2008-226941号公報 特開2000-216042号公報 大韓民国公開特許公報10-2006-0135249 特開2006-165259号公報

 そこで、この発明の目的は、上述したような問題を解決し得る積層セラミック電子部品およびその製造方法を提供しようとすることである。

 この発明は、積層された複数のセラミック層とセラミック層間の特定の界面に沿って形成される内部電極とを備える、積層体と、特定の内部電極と電気的に接続されるように積層体の外表面上に形成される外部電極とを備える、積層セラミック電子部品にまず向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。

 すなわち、上記積層体は、セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域と比較的小さい小グレイン領域とに分類され、大グレイン領域は小グレイン領域の外側に位置し、大グレイン領域と小グレイン領域との境界面は、積層体における内部電極の存在する部分を囲みながら積層体の外表面の内側に位置していることを特徴としている。なお、上記境界面が、積層体における、外部電極と内部電極との接続部分に存在するか否かは問わない。

 この発明に係る積層セラミック電子部品のより特定的な実施態様では、上記積層体は、その長さ方向寸法Lおよびその幅方向寸法Wによって規定されるLW面と、その長さ方向寸法Lおよびその厚み方向寸法Tによって規定されるLT面と、その幅方向寸法Wおよびその厚み方向寸法Tによって規定されるWT面とを有する直方体形状であり、上記外部電極はWT面上に形成される。この場合、大グレイン領域と小グレイン領域との境界面は、積層体における内部電極の存在する部分の外側であって、少なくともLW面およびLT面に沿って連続的に延びるように積層体の外表面の内側に位置する。ここで、境界面が、WT面に沿うように延びるか否かは問わない。

 この発明に係る積層セラミック電子部品において、より好ましくは、大グレイン領域でのセラミックのグレイン径分布におけるD80値は、小グレイン領域でのセラミックのグレイン径分布におけるD80値の5倍以上である。

 この発明は、また、積層された複数のセラミック層とセラミック層間の特定の界面に沿って形成される内部電極とを備える、生の積層体を用意する工程と、生の積層体を焼結させるため、焼成する工程とを備える、積層セラミック電子部品の製造方法にも向けられる。この発明に係る積層セラミック電子部品の製造方法は、前述した技術的課題を解決するため、焼成する工程において、室温から最高温度までの平均昇温速度を40℃/秒以上とする温度プロファイルにて熱処理する工程を実施することを特徴としている。

 上記熱処理する工程は、好ましくは、室温から最高温度までの平均昇温速度を100℃/秒以上とする温度プロファイルにて実施される。

 熱処理する工程の前に、生の積層体を脱脂する工程をさらに備えることが好ましい。

 内部電極が導電成分として卑金属を含む場合であっても、熱処理する工程は、卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施されることが好ましい。

 熱処理する工程において、最高温度到達後、温度保持することなく、冷却されることが好ましい。

 この発明に係る積層セラミック電子部品によれば、セラミック層が薄層化されても、DCバイアス特性を良好に維持することができる。特に、この発明が積層セラミックコンデンサに適用される場合には、直流電圧印加による静電容量の低下率を低く抑えることができるとともに、セラミック層において、比較的高い誘電率を得ることができる。このような効果は、次のようなメカニズムによってもたらされるものと推測される。

 境界面の外側にある大グレイン領域は、境界面の内側にある小グレイン領域と比較して、BaTiO系強誘電体に見られる強誘電性が大きいと考えられる。このため、焼成後の冷却時において高温相(常誘電相)から常温相(強誘電相)に相転移が生じる際に、境界面の外側の領域における結晶のc軸方向が積層体の表面に対し垂直方向に配向しやすくなり、表面に垂直な応力が積層体内部に向かって発生すると推測される。

 このとき、境界面の内側のセラミック層において面内方向収縮を喚起する応力がかかると推測され、結晶のc軸方向が積層方向と平行な方向へ配向する応力が喚起されると推測される。

 このような状態において、積層セラミック電子部品に直流電圧が印加された場合、直流電圧により電界強度の方向と結晶のc軸方向が平行になる場合が多いため、電界がセラミック層に印加されても、誘電率はさほど低下しないものと推測される。

 なお、内部電極の存在する部分が境界面によって部分的にしか覆われていない場合(たとえば、境界面がLT面の内側のみ、またはLW面の内側のみに形成されている場合)、上記現象により生じると推測される応力が分散してしまうと推測される。よって、この場合には、この発明の目的は十分には達成されない。

 また、外部電極が形成されている付近(たとえば、WT面の内側など)は、境界面の形成が不十分でも問題はない。外部電極により応力分散が防がれるためであると推測される。

 この発明に係る積層セラミック電子部品の製造方法によれば、積層体において、上述したような特徴あるグレイン径分布を有利に実現することができる。

 また、この発明に係る積層セラミック電子部品の製造方法によれば、内部電極において、熱処理中の電極切れや玉化等の状態変化が抑制され、内部電極の薄層化および高カバレッジ化を進めることができる。従来の熱処理方法では、たとえば、Niを導電成分として含む内部電極を備える積層セラミックコンデンサの場合、内部電極について、0.3μm以下の電極厚および80%以上のカバレッジの実現は非常に困難であったが、この発明に係る製造方法によれば、40℃/秒以上の昇温速度を採用することにより、0.2μm以下の電極厚および80%以上のカバレッジを達成することができる。さらに、昇温速度を100℃/秒以上と高めると、0.1μm以下の電極厚において80%以上のカバレッジを達成することができる。

 熱処理中の電極切れおよび玉化は、セラミック層と内部電極との収縮タイミングのミスマッチにより発生する界面隙間が大きい場合や、与える熱エネルギー総量が大きい場合に、より顕著に発生する。よって、熱処理時における収縮が生じる時間を、従来の40~10分間から、この発明に係る製造方法によれば、120~5秒間と大幅に短縮することができることから、セラミック層と内部電極との界面隙間の発生を抑制することができる。また、最高温度到達後、温度保持することなく、すぐに冷却するようにすれば、熱エネルギー総量を削減することができ、電極切れおよび玉化の抑制により効果的である。

 また、内部電極の薄層化および高カバレッジ化は、内部電極の収縮抑制の結果もたらされたものであるため、内部電極の端部におけるボイドや隙間等の発生も同時に抑制することができる。したがって、熱処理後の積層体のシール性が向上し、積層セラミック電子部品としての耐環境信頼性も向上させることができる。

 また、上記のように内部電極の収縮が抑制されるため、内部電極が積層体の所定の面に引き出される場合、内部電極の引出し端部での引っ込み度合いが非常に小さくなる。また、前述したように、短時間で焼結が完了するため、セラミック層を構成するセラミックの添加成分によるガラス相の表面への移動および析出がほとんど発生しない。したがって、内部電極に電気的に接続される外部電極を形成するにあたって、内部電極の引出し端部を露出させるための工程を省略することができる。

 また、短時間で焼結が完了するため、セラミック層を構成するセラミックにおける添加元素を偏析させることなく均一に存在させることができる。そのため、セラミック層が与える特性を安定させることができる。さらに、比較的少ない添加量であっても、添加元素による効果を十分に発揮させることができる。

 また、セラミック層を構成するセラミックが、Li、B、Pb等の揮発成分(焼結助剤)を含有する場合、短時間で焼結が完了するため、熱処理時のそれら揮発成分の飛散が抑制される。その結果、これら揮発成分の残留量が、積層体のサイズや焼成炉へのチャージ量が変わることによって変動することを抑制することができる。

 また、Niなどの卑金属を導電成分として含む内部電極を備える積層セラミック電子部品にあっては、従来、熱処理工程において、内部電極酸化抑制とセラミック還元抑制とを両立させるため、雰囲気中の酸素分圧を卑金属の平衡酸素分圧近傍に精密に制御する必要があり、焼成炉の設計を煩雑なものとしていた。これに対し、この発明に係る製造方法によれば、熱処理工程において昇温速度が高く、熱処理(セラミック焼結収縮)時間が120~5秒間と短時間であるため、卑金属の平衡酸素分圧より酸化側の雰囲気でも、ほとんど酸化することなく、熱処理を行なうことができる。たとえば、昇温速度40℃/秒では、100ppm(平衡酸素分圧より約3.7桁酸化側/1300℃)、100℃/秒では1000ppm(平衡酸素分圧より約4.7桁酸化側/1300℃)というように、高い酸素分圧下で卑金属を含む内部電極をほとんど酸化させることなく、熱処理することができる。よって、セラミックが還元されにくく、また、再酸化処理する必要もなく、高い信頼性をもって積層セラミック電子部品を製造することができる。

この発明の一実施形態による製造方法によって製造される積層セラミック電子部品の一例としての積層セラミックコンデンサを図解的に示す断面図である。 この発明に係る積層セラミック電子部品に備える積層体において実現されるセラミックのグレイン径分布を説明するための図であり、(A)は積層体の長さ方向寸法Lおよび幅方向寸法Wによって規定されるLW面に平行な面に沿う断面図、(B)は積層体の長さ方向寸法Lおよび厚み方向寸法Tによって規定されるLT面に平行な面に沿う断面図、(C)は積層体の幅方向寸法Wおよび厚み方向寸法Tによって規定されるWT面に平行な面に沿う断面図である。 この発明の実施例による熱処理工程での温度プロファイルを、比較例による温度プロファイルとともに示す図である。 この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体の中央部での内部電極の厚み方向断面を示すSEM観察像である。 この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体の中央部での内部電極の表面状態を示す光学顕微鏡写真である。 この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える内部電極の端部での厚み方向断面を示す光学顕微鏡写真である。 この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体の中央部でのセラミック層のWDXマッピング像であり、異相(MgおよびSi)の偏析状態を示す。 この発明の実施例および比較例の各々によって得られた積層セラミックコンデンサに備える積層体における内部電極の引出し部を示す光学顕微鏡写真である。 この発明に従って実施した実験によって求められた、昇温速度とカバレッジ80%以上確保できる最低電極厚との関係を示す図である。 この発明に従って実施した実験によって求められた、最高温度保持時間と電極カバレッジとの関係を示す図である。 この発明に従って実施した実験によって求められた、所定の酸素分圧下での昇温速度とNi電極酸化度との関係を示す図である。 この発明に従って実施した実験において作製された積層セラミックコンデンサの積層体の一部を撮像したSEM像を示す図である。

 図1を参照して、この発明が適用される積層セラミック電子部品の一例としての積層セラミックコンデンサ1の構造について説明する。

 積層セラミックコンデンサ1は、部品本体としての積層体2を備えている。積層体2は、積層された複数のセラミック層3とセラミック層3間の特定の界面に沿って形成される複数の内部電極4および5とを備えている。積層体2の一方および他方端面6および7には、それぞれ、複数の内部電極4および5の各端部が露出していて、これら内部電極4の各端部および内部電極5の各端部を、それぞれ、互いに電気的に接続するように、外部電極8および9が形成されている。

 このような積層セラミックコンデンサ1を製造するにあたっては、まず、内部電極4および5が印刷されたセラミックグリーンシートを積層するといった周知の方法により、積層体2の生の状態のものが作製される。次いで、生の積層体を焼結させるため、焼成工程が実施される。次いで、焼結した積層体2の端面6および7上に、それぞれ、外部電極8および9が形成され、積層セラミックコンデンサ1が完成される。

 上述した焼成工程において、この発明では、室温から最高温度までの平均昇温速度を40℃/秒以上とする温度プロファイルが適用された熱処理工程が実施される。好ましくは、上記温度プロファイルは100℃/秒以上とされる。

 また、上述の熱処理工程の前に、生の積層体は脱脂処理されることが好ましい。

 内部電極4および5が導電成分としてNiのような卑金属を含むとき、熱処理工程は、卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施されてもよい。

 また、熱処理工程において、前述した最高温度到達後、この温度を保持することなく、直ちに冷却されることが好ましい。

 これらの好ましい条件が採用される理由については、後述する実験例において明らかにする。

 上述した製造方法、特に上述した焼成工程を採用したとき、得られた積層セラミック電子部品の積層体において、図2を参照して以下に説明するようなセラミックのグレイン径分布が実現される。

 図2において、(A)は積層体12の長さ方向寸法Lおよび幅方向寸法Wによって規定されるLW面に平行な面に沿う断面図を示し、(B)は積層体12の長さ方向寸法Lおよび厚み方向寸法Tによって規定されるLT面に平行な面に沿う断面図を示し、(C)は積層体12の幅方向寸法Wおよび厚み方向寸法Tによって規定されるWT面に平行な面に沿う断面図を示している。積層体12は、上記LW面と上記LT面と上記WT面とを有する直方体形状である。

 積層体12は、図2では図示されないが、積層された複数のセラミック層とセラミック層間の特定の界面に沿って形成される内部電極とを備えている。また、図2では図示されないが、特定の内部電極と電気的に接続されるように、外部電極が積層体12の外表面上に形成されている。

 図2では図示されない上記セラミック層、内部電極ならびに外部電極は、図1に示したセラミック層3、内部電極4および5ならびに外部電極8および9に相当する。セラミック層および内部電極の各々の面方向は、たとえば上記LW面と平行であり、外部電極は上記WT面上に形成される。

 図2に示すように、積層体12は、セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域13と比較的小さい小グレイン領域14とに分類される。ここで、大グレイン領域13でのセラミックのグレイン径分布におけるD80値は、小グレイン領域14でのセラミックのグレイン径分布におけるD80値の5倍以上であることが好ましい。

 大グレイン領域13は小グレイン領域14の外側に位置している。大グレイン領域13と小グレイン領域14との境界面15は、積層体12における内部電極の存在する素子部分16の外側であって、積層体12の外表面の内側に位置している。前述したように、外部電極がWT面上に形成される場合、境界面15は、好ましくは、少なくともLW面およびLT面に沿って連続的に延びている。

 言い換えると、積層体12の外表面におけるLW面およびLT面は大グレイン領域13内にあり、LW面およびLT面の各々の内側には境界面15が存在することになる。すなわち、積層体12における、積層方向での両端部に相当する外層部のどこかに境界面15が存在し、内部電極の両側に形成されるサイドギャップ部のどこかに境界面15が存在することになる。

 しかし、外部電極が形成されたWT面には内部電極が引き出されているため、WT面での境界面による作用は、LW面やLT面での境界面15による作用に比べて小さい。よって、WT面に沿って境界面15が形成されるかどうかは問わない。

 この発明が、上述したように、図1に示した積層セラミックコンデンサ1の製造に向けられるとき、セラミック層3は、誘電体セラミックから構成される。しかしながら、この発明が適用されるのは、積層セラミックコンデンサに限らず、その他、インダクタ、サーミスタ、圧電部品などであってもよい。したがって、積層セラミック電子部品の機能に応じて、セラミック層は、誘電体セラミックのほか、磁性体セラミック、半導体セラミック、圧電体セラミックなどから構成されてもよい。

 また、図1に示した積層セラミックコンデンサ1は、2個の外部端子8および9を備える2端子型のものであったが、多端子型の積層セラミック電子部品にもこの発明を適用することができる。

 また、この発明は、直方体形状の積層体を備える積層セラミック電子部品に限らず、直方体形状以外の形状の積層体を備える積層セラミック電子部品にも適用されることができる。

 以下に、この発明の範囲内にある実施例および範囲外の比較例の各々に従って、試料となる積層セラミックコンデンサを作製し、その評価を行なった実験例について説明する。

 1.実験例1(典型的熱処理条件下での実施例および比較例の比較)
 Niを導電成分として含む内部電極およびBaTiOを主成分とするセラミック層を備える積層セラミックコンデンサのための生の積層体を、残留カーボン量が約1000重量ppmとなるまで脱脂処理した後、以下の表1に示すような熱処理条件にて熱処理し、実施例および比較例の各々に係る焼結後の積層体を得た。

Figure JPOXMLDOC01-appb-T000001

 表1において、「昇温速度」は、室温から最高温度までの平均昇温速度を示している。図3は、実施例と比較例との相対比較を容易にするため、各々の温度プロファイルを図示したものである。

 上記熱処理により焼結した実施例および比較例の各々に係る積層体試料を評価した結果が図4ないし図8に示されている。

 図4には、積層体の中央部での内部電極の厚み方向断面が示されている。図4において、相対的に濃い色の領域が内部電極である。図4から、比較例に比べ、実施例によれば、内部電極の連続性を確保しながら、より薄層化が図られていることがわかる。

 図5には、積層体の中央部での内部電極の表面状態が示されている。図5において、相対的に濃い色のスポットが内部電極の欠乏部分である。図5から、比較例に比べて、実施例によれば、内部電極の高カバレッジ化が図られていることがわかる。

 図6には、内部電極の端部での厚み方向断面が示されている。図6において、相対的に薄い色の領域が内部電極である。図6から、比較例に比べて、実施例によれば、内部電極の端部でのボイドや隙間の発生が抑制されていることがわかる。

 これら図4ないし図6に示した評価結果から、実施例によれば、積層体において高いシール性が得られ、そのため、積層セラミックコンデンサの耐環境信頼性を向上させ得ることがわかる。従来、外部電極に対して耐環境信頼性向上のためのシール機能が求められることがあったが、実施例によれば、積層体において高いシール性が得られるので、外部電極は内部電極との電気的接続を達成すれば足り、それゆえ、外部電極の形成にあたっての材料選択やプロセス設計が容易になるという利点も期待できる。

 図7には、積層体の中央部でのセラミック層のWDXマッピング像が示されている。図7では、特に異相(MgおよびSi)の偏析状態が示されている。これら異相は、図7において、相対的に明るいスポットによって示されている。セラミック層を構成するセラミックへの添加元素(Mg、Siなど)は、熱処理後に偏析しやすく、このように偏析した異相は、セラミック層の信頼性に悪影響を及ぼすことが多い。図7からわかるように、実施例によれば、比較例に比べて、添加元素の偏析が極めて少ない。よって、実施例によれば、特性が安定することがわかる。

 図8には、内部電極の引出し部が示されている。図8からわかるように、比較例に比べて、実施例によれば、内部電極の薄層化ばかりでなく、引出し部での引っ込み量が非常に少なく、また、短時間で焼結が完了するため、添加成分によるガラス相の表面への移動および析出がほとんど発生していない。よって、外部電極形成時において、内部電極の引出し端部を露出させるための工程の省略も可能となる。

 2.実験例2(昇温速度と電極厚との関係)
 以下の表2に示すように、昇温速度を種々に変更し、内部電極においてカバレッジ80%以上が得られる最小電極厚を求めた。なお、この実験例2では、内部電極として、Ni箔を用いたもの(Ni箔電極)と、Ni球状粉末を含む導電性ペーストを用いたもの(Ni球状電極)との2種類の試料を作製した。なお、Ni球状粉末を含む導電性ペーストについては、充填率が40~50%程度の比較的低い充填率のものを用いた。

Figure JPOXMLDOC01-appb-T000002

 表2に示した昇温速度と電極厚との関係は図9にも示されている。図9において、「Ni電極A」はNi箔電極であり、「Ni電極B」はNi球状電極である。

 内部電極の薄層化は、セラミック層と内部電極との界面の隙間の影響を受ける。表2および図9に示すように、15℃/秒以下の昇温速度では、電極厚0.3μm以下の内部電極に対する拘束力を維持できず、カバレッジ80%以上の確保は困難である。これに対し、昇温速度を40℃/秒以上とすることにより、短時間でセラミックが焼結収縮するため、0.3μm以下の電極厚においても、80%以上のカバレッジを確保することができる。さらに、昇温速度を100℃/秒以上とすることにより、0.1μm以下の電極厚でも80%以上のカバレッジを確保することができる。

 なお、導電性ペーストを用いたNi球状電極の場合には、上述したような電極厚の水準は、用いた導電性ペーストの充填率により変わる。この実験例で用いた比較的低い充填率の導電性ペーストの場合には、所定のカバレッジを確保し得るようにするためには、電極厚を比較的厚くしなければならない。

 この実験例では、内部電極の導電成分としてNiを用いた場合のものであったが、Ni以外のたとえばCu、Ag、Pt、Pd、Al、Ti、Crまたはそれらの合金であっても同様の傾向が見られる。

 3.実験例3(昇温速度と揮発成分残留量との関係)
 セラミック層を構成するセラミックが、Li、B、Pb等の揮発成分を含む場合、これら揮発成分の熱処理後における残留量は、積層体のサイズや熱処理時の焼成炉への積層体のチャージ量によって変動することが経験的に知られている。したがって、この変動が、実用化段階においては、特性の安定を阻害するといった問題を招く。しかしながら、この発明のように、昇温速度を高くすることにより、セラミックの焼結収縮時間を短時間化することができるため、揮発成分の残留量の変動を大幅に抑制することができる。

 以下の表3には、揮発成分の残留率(=残留量/添加量)に対する昇温速度による影響が示されている。より具体的には、積層体の平面サイズが0.6mm×0.3mm(0603サイズ)の場合と3.2mm×2.5mm(3225サイズ)の場合とについて評価した揮発成分残留率と昇温速度との関係が示されるとともに、「0603サイズ」と「3225サイズ」との各々の揮発成分残留率の差が「残留率ばらつき」として示されている。

Figure JPOXMLDOC01-appb-T000003

 表3から、積層体のサイズによる残留率ばらつきは、昇温速度をより高くすることによって低減することができ、特に昇温速度40℃/秒以上とすることにより、残留率ばらつきを1%以下に抑制できることがわかる。

 上述のような傾向は、熱処理時の積層体のチャージ量を変えた場合にも同様に見られる。

 4.実験例4(最高温度保持時間と電極カバレッジとの関係)
 上述したように、この発明によれば、内部電極の薄層化および高カバレッジ化を実現できるが、これらは、昇温速度に加えて、最高温度保持時間によっても影響される。図10には、電極厚0.3μm相当のNi内部電極を有する積層セラミックコンデンサのための積層体を得るため、昇温速度40℃/秒で1380℃にまで到達した後、この1380℃での保持時間と電極カバレッジとの関係が示されている。

 図10に示すように、昇温速度を高めることにより、1380℃到達直後では高いカバレッジが達成されている。しかし、この1380℃といった最高温度を保持することにより、急激にカバレッジが低下(玉化)することがわかる。これは、急激な昇温中においては、内部電極への拘束力を維持できるが、収縮を完了した最高温度付近では、セラミックに強度はなく、柔らかい状態であるため、温度保持により、内部電極の表面エネルギーを最小にしようとする駆動力が働き、この駆動力によってもたらされる玉化に対抗することができず、その結果、カバレッジが低下することになると考えられる。特に、上記駆動力は、電極厚が薄くなるほど、表面の割合が増加するため、より顕著になる。したがって、最高温度到達後は、その温度を保持することなく、直ちに冷却することが望ましい。

 5.実験例5(昇温速度とNi電極酸化度との関係)
 この実験例5では、熱処理工程での酸素分圧(PO)として、表4および図11に示すように、100ppm、1000ppmおよび10000ppmの3種類の雰囲気を採用した。表4および図11には、100ppm、1000ppmおよび10000ppmの3種類の酸素分圧下での室温から最高温度までの平均昇温速度とNi電極酸化度との関係が示されている。なお、これら酸素分圧の調整は、窒素雰囲気中への所定量の酸素導入によって行なった。

Figure JPOXMLDOC01-appb-T000004

 表4における「PO:10000ppm」の欄において数値が記入されていないものについては評価を行なわなかった。すなわち、酸素分圧が10000ppmの条件下では、昇温速度270℃/秒についてのみ評価した。

 表4および図11から、酸素分圧100ppmにおいて、昇温速度が40℃/秒以上であれば、電極酸化度1%以下でNi内部電極を備える積層セラミックコンデンサの焼成が可能であることがわかる。さらに、昇温速度を100℃/秒以上とすることにより、酸素分圧1000ppmにおいても、電極酸化度1%以下で焼成が可能であることがわかる。また、酸素分圧10000ppmと高くても、この実験例では、昇温速度を270℃/秒とすることにより、0.2%の電極酸化度と抑制できることがわかる。

 これらの結果から、昇温速度を高めることにより、焼成時の酸素分圧が相対的に高くなるので、セラミック還元(酸素空孔の生成)が抑制され、得られた積層セラミックコンデンサの信頼性が向上するといった効果が得られることがわかる。

 6.実験例6(大グレイン領域と小グレイン領域との境界面の影響)
 実験例6では、通常の直方体形状を持つ積層セラミックコンデンサについて、試料1~4をそれぞれ作製し、かつ評価した。試料1~4の概略を述べると、次のとおりである。試料1は、この発明の範囲内の実施例であり、LW面およびLT面の各々の内側に境界面が存在するものである。他方、試料2~4は、この発明の範囲外の比較例である。特に、試料2は、LW面の内側にのみ境界面が存在するもの、試料3は、LT面の内側にのみ境界面が存在するもの、試料4は、いずれにも境界面が存在しないものである。

 (1)セラミック原料粉末の作製
 <比較的小径のセラミック原料粉末A>
 BaCO粉末とTiO粉末とを、Ba/Tiモル比が1.001になるように秤量して、ZrOボールを用いたミルにて湿式混合粉砕した。湿式粉砕で得たスラリーを乾燥後、900℃以上に加熱し、平均粒子径が0.2μmのBaTiO粉末を作製した。このBaTiO粉末100モル部に対し、0.5モル部のDy粉末、1.2モル部のMgCO粉末、0.2モル部のMnCO粉末、および1.0モル部のBaCO粉末をそれぞれ添加し、さらにSiO換算で1.2モル部のSiOゾルを添加して、ZrOボールを使ったミルにより湿式混合粉砕を行ない、その後、湿式混合粉砕で得たスラリーを乾燥し、セラミック原料粉末Aを作製した。

 <比較的大径のセラミック原料粉末B>
 BaCO粉末とTiO粉末とを、Ba/Tiモル比が1.001になるように秤量して、ZrOボールを用いたミルにて湿式混合粉砕した。湿式粉砕で得たスラリーを乾燥後、1000℃以上に加熱し、平均粒子径が0.5μmのBaTiO粉末を作製した。このBaTiO粉末100モル部に対し、0.25モル部のDy粉末、1.2モル部のMgCO粉末、0.2モル部のMnCO粉末、および1.0モル部のBaCO粉末をそれぞれ添加し、さらにSiO換算で1.7モル部のSiOゾルを添加して、ZrOボールを使ったミルにより湿式混合粉砕を行ない、その後、湿式混合粉砕で得たスラリーを乾燥し、セラミック原料粉末Bを作製した。

 (2)セラミックスラリーおよびセラミックグリーンシートの作製
 セラミック原料粉末Aに、ポリブチラール系バインダと可塑剤とを添加し、エチルアルコール類を加えて、ZrOボールミルにより湿式混合粉砕してスラリー化し、グラビアコーターで厚みが2.8μmのセラミックグリーンシートAを成形した。

 セラミック原料粉末Bについても、同様な方法で、厚みが5μmのセラミックグリーンシートBを成形した。

 また、セラミックグリーンシートBを成形するために調製したスラリーを一部分取し、溶剤を部分除去することによって、増粘させたセラミックススラリーCを作製した。

 (3)積層体の作製
 <試料1>
 セラミックグリーンシートA上に、ニッケルを主成分とする導電性ペーストをスクリーン印刷し、内部電極となる導電性ペースト膜パターンを形成した。その後、導電性ペースト膜が形成されたセラミックグリーンシートAを、導電性ペースト膜の引き出されている側が互い違いになるように280枚積層して内層部とし、さらに、この内層部を挟み込む外層部を形成するため、導電性ペースト膜を形成していないセラミックグリーンシートAを積層した。片側の外層部の厚みは145μmであった。次に、このようにして得られたグリーン積層ブロックAに対してダイシングソーを適用して、片側のサイドギャップ部の厚さが145μmになるようにグリーン積層ブロックAをカットし、多数のグリーン積層チップAを得た。

 <試料2>
 セラミックグリーンシートA上に、ニッケルを主成分とする導電性ペーストをスクリーン印刷し、内部電極となる導電性ペースト膜パターンを形成した。その後、導電性ペースト膜が形成されたセラミックグリーンシートAを、導電性ペースト膜の引き出されている側が互い違いになるように280枚積層して内層部とし、さらに、この内層部を挟み込む外層部を形成するため、導電性ペースト膜を形成していないセラミックグリーンシートBを積層した。片側の外層部の厚みは145μmであった。次に、このようにして得られたグリーン積層ブロックBに対してダイシングソーを適用して、片側のサイドギャップ部の厚さが145μmになるようにグリーン積層ブロックBをカットし、多数のグリーン積層チップBを得た。

 <試料3>
 セラミックグリーンシートA上に、ニッケルを主成分とする導電性ペーストをスクリーン印刷し、内部電極となる導電性ペースト膜パターンを形成した。その後、導電性ペースト膜が形成されたセラミックグリーンシートAを、導電性ペースト膜の引き出されている側が互い違いになるように280枚積層して内層部とし、さらに、この内層部を挟み込む外層部を形成するため、導電性ペースト膜を形成していないセラミックグリーンシートAを積層した。片側の外層部の厚みは145μmであった。次に、このようにして得られたグリーン積層ブロックCに対してダイシングソーを適用して、片側のサイドギャップの厚さが10μmになるようにグリーン積層ブロックCをカットした。次に、このように切り分けた個片のLT面となるべき表面に、セラミックススラリーCを、所定の厚み分だけ塗布し、乾燥させ、サイドギャップの厚みを片側で145μmとした。さらにカットを進め、グリーン積層チップCを得た。

 <試料4>
 試料1の場合と同じ工程を適用して、多数のグリーン積層チップDを得た。なお、グリーン積層チップDは、前述のグリーン積層チップAと同じ性状を有するものである。

 (4)積層セラミックコンデンサの作製
 上記のように作製したグリーン積層チップA~Dを、N気流中、280℃で熱処理し、バインダを燃焼除去した。引き続き、これらを、N/H/HO気流中、酸素分圧:10-9.6MPaの雰囲気下で焼成した。

 ここで、表5に示すように、試料1に係るグリーン積層チップAについては、平均昇温速度を40℃/秒、最高温度1300℃、最高温度保持時間1秒間の加熱条件で焼成した。

 また、試料2、3および4の各々に係るグリーン積層チップB、CおよびDについては、平均昇温速度0.17℃/秒、最高温度1220℃、最高温度保持時間1時間の加熱条件で焼成した。

Figure JPOXMLDOC01-appb-T000005

 次に、上記のように焼成して得られた積層チップにおける、内部電極が引き出された端面部に外部電極を形成するため、Cuを主成分とする導電性ペーストを塗布して、800℃の温度で焼き付けることにより、Cu厚膜層を形成し、さらに、Cu厚膜層上に、NiめっきおよびSnめっきを施した。

 このようにして得られた積層セラミックコンデンサの寸法(外部電極を含む寸法)は、長さL:2.0mm、幅W:1.2mm、厚みT:1.2mmであった。また、誘電体セラミック層の1層あたりの厚みは2.0μmであった。また、内部電極の重なり部の面積は2.0mmであった。また、外層部の厚みは120μm、サイドギャップ部の厚みは120μmであった。

 (5)評価
 試料1に係る積層セラミックコンデンサの積層体のLT面に平行な断面を観察したところ、外層部における、最も外側の内部電極から約45μmの距離に、その内外でグレイン径分布の互いに異なる境界面が観察された。同様に、積層体のLW面に平行な断面を観察したところ、サイドギャップ部における、内部電極の側縁から約45μmの距離にも、同様の境界面が観察された。

 図12は、試料1に係る積層セラミックコンデンサの積層体のLT面に平行な断面を撮像したSEM像を示している。図12の上端は、最も外側の内部電極から60μmの距離にあり、図12の下端は、最も外側の内部電極から25μmの距離にある。図12において、境界面の内外でグレイン径分布が互いに異なっている様子が観察される。

 他方、試料2では、外層部のみに境界面が観察され、試料3では、サイドギャップ部のみに境界面が観察された。また、試料4では、いずれにも境界面が観察されなかった。

 次に、各試料に係る積層セラミックコンデンサを破断し、N/H気流中、1000℃の温度下で5分間、サーマル・エッチングを実施した後、破断面を30000倍で撮影したSEM写真を画像解析し、各グレインの面積等価円相当径を、グレイン径として算出することによって、外層部およびサイドギャップ部の各々における、内部電極からの距離が20~40μmの領域にあるグレインのグレイン径、および、内部電極からの距離が50μm~70μmの領域にあるグレインのグレイン径を求めた。

 上記画像解析は、1視野あたりの面積が12.5μmのSEM写真、50視野分について行ない、グレイン径を求めた。そして、各視野において、グレイン径の小さな順に並べて、各グレインの面積の累計が、視野全体の80%に達した順位のグレイン径を、その視野におけるグレイン径分布のD80値と定義した。

 そして、外層部およびサイドギャップ部の各々について、内部電極からの距離が20~40μmの領域がたとえば試料1では境界面内側の領域に相当するが、この領域でのD80値のうち、最大の値を、表6において、「20~40μm領域の最大D80値」として示した。また、内部電極からの距離が50~70μmの領域がたとえば試料1では境界面外側の領域に相当するが、この領域でのD80値のうち、最小の値を、表6において、「50~70μm領域の最小D80値」として示した。

Figure JPOXMLDOC01-appb-T000006

 表6には、前述した境界面の有無についても示されている。

 表6に示すように、境界面が存在しない外層部またはサイドギャップ部では、当然のことながら、「20~40μm領域の最大D80値」と「50~70μm領域の最小D80値」とが同じ値を示している。これに対して、境界面が存在する外層部またはサイドギャップ部では、「20~40μm領域の最大D80値」に比べて、「50~70μm領域の最小D80値」が大きい値を示し、後者の「50~70μm領域の最小D80値」は、前者の「20~40μm領域の最大D80値」の5倍以上の値を示した。

 他方、各試料に係る積層セラミックコンデンサの、直流電圧を印加しない場合の静電容量(CDC0V)を、自動ブリッジ式測定器を用い、120Hz、1.0Vの条件下で、温度25℃において測定した。

 次に、同様の要領にて、直流電圧印加下での静電容量を、直流電圧4Vを1秒間印加した時点での静電容量(CDC4V)として求めた。

 なお、静電容量を測定する24時間前には、150℃の温度にて1時間、測定する積層セラミックコンデンサの試料を加熱し、加熱後から測定するまで、25℃の温度下にて電圧を印加せずに保管する処理を行なった。

 前述した方法で測定した静電容量(CDC0VおよびCDC4V)と、誘電体セラミック層厚み、内部電極重なり面積、および積層数とから、表7に示すように、各試料に係るセラミックコンデンサにおける、直流電圧を印加しない場合の基準の誘電率(εDC0V)と直流電圧下での誘電率(εDC4V)とを求めるとともに、基準の誘電率(εDC0V)および直流電圧下での誘電率(εDC4V)から、基準の誘電率(εDC0V)に対する、直流電圧下での誘電率(εDC4V)の変化率、すなわち誘電率変化率(Δε)[%]を、Δε={(εDC4V-εDC0V)/εDC0V}×100の式により算出した。

Figure JPOXMLDOC01-appb-T000007

 表7からわかるように、試料1において、最も高い誘電率を示した。そして、試料1によれば、基準の誘電率(εDC0V)が高いにも関わらず、他の試料2~4に比べて、直流電圧下での誘電率(εDC4V)があまり低下しておらず、誘電率変化率(Δε)が小さかった。

 このような表7に示した結果と前述した表6に示した結果とを併せて考察すると、次のことがわる。

 試料1によれば、表7に示すように、誘電率変化率(Δε)が小さい。他方、表6に示すように、試料1では、境界面が外層部およびサイドギャップ部の双方において存在し、かつ「20~40μm領域の最大D80値」に比べて「50~70μm領域の最小D80値」が大きい値を示している。このことから、試料1のように、大グレイン領域が小グレイン領域の外側に位置し、かつ大グレイン領域とグレイン領域との境界面が、内部電極の存在する部分の外側であって、外層部およびサイドギャップ部に沿って延びるように積層体の外表面の内側に位置していると、セラミック層が薄層化されても、DCバイアス特性を良好に維持できることがわかる。

 そして、上述したような試料1が有する特徴的なグレイン径分布を有利に実現するには、焼成工程において、室温から最高温度までの平均昇温速度を40℃/秒以上とする温度プロファイルにて熱処理する工程を採用することが有効であることがわかる。

 これに対して、内部電極の存在する部分が境界面によって部分的にしか覆われていない場合、すなわち、試料2のように境界面が外層部のみに存在する場合、または試料3のように境界面がサイドギャップ部のみに存在する場合、さらには、試料4のように境界面がいずれにも存在しない場合には、誘電率変化率が大きくなり、DCバイアス特性が劣ることがわかる。

1 積層セラミックコンデンサ
2,12 積層体
3 セラミック層
4,5 内部電極
8,9 外部電極
13 大グレイン領域
14 小グレイン領域
15 境界面
16 素子部分

Claims (8)

  1.  積層された複数のセラミック層と前記セラミック層間の特定の界面に沿って形成される内部電極とを備える、積層体と、
     特定の前記内部電極と電気的に接続されるように前記積層体の外表面上に形成される外部電極と
    を備え、
     前記積層体は、前記セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域と比較的小さい小グレイン領域とに分類され、前記大グレイン領域は前記小グレイン領域の外側に位置し、前記大グレイン領域と前記小グレイン領域との境界面は、前記積層体における前記内部電極の存在する部分を囲みながら前記積層体の外表面の内側に位置している、
    積層セラミック電子部品。
  2.  積層された複数のセラミック層と前記セラミック層間の特定の界面に沿って形成される内部電極とを備える、積層体と、
     特定の前記内部電極と電気的に接続されるように前記積層体の外表面上に形成される外部電極と
    を備え、
     前記積層体は、その長さ方向寸法Lおよびその幅方向寸法Wによって規定されるLW面と、その長さ方向寸法Lおよびその厚み方向寸法Tによって規定されるLT面と、その幅方向寸法Wおよびその厚み方向寸法Tによって規定されるWT面とを有する直方体形状であり、
     前記外部電極は前記WT面上に形成され、
     前記積層体は、前記セラミック層を構成するセラミックのグレイン径に関して、これが比較的大きい大グレイン領域と比較的小さい小グレイン領域とに分類され、前記大グレイン領域は前記小グレイン領域の外側に位置し、前記大グレイン領域と前記小グレイン領域との境界面は、前記積層体における前記内部電極の存在する部分の外側であって、少なくとも前記LW面および前記LT面に沿って連続的に延びるように前記積層体の外表面の内側に位置している、
    積層セラミック電子部品。
  3.  前記大グレイン領域での前記セラミックのグレイン径分布におけるD80値は、前記小グレイン領域での前記セラミックのグレイン径分布におけるD80値の5倍以上である、請求項1または2に記載の積層セラミック電子部品。
  4.  積層された複数のセラミック層と前記セラミック層間の特定の界面に沿って形成される内部電極とを備える、生の積層体を用意する工程と、
     前記生の積層体を焼結させるため、焼成する工程と
    を備え、
     前記焼成する工程は、室温から最高温度までの平均昇温速度を40℃/秒以上とする温度プロファイルにて熱処理する工程を備える、積層セラミック電子部品の製造方法。
  5.  前記熱処理する工程は、室温から最高温度までの平均昇温速度を100℃/秒以上とする温度プロファイルにて実施される、請求項4に記載の積層セラミック電子部品の製造方法。
  6.  前記熱処理する工程の前に、前記生の積層体を脱脂する工程をさらに備える、請求項4または5に記載の積層セラミック電子部品の製造方法。
  7.  前記内部電極は導電成分として卑金属を含み、前記熱処理する工程は、前記卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施される、請求項4ないし6のいずれかに記載の積層セラミック電子部品の製造方法。
  8.  前記熱処理する工程において、前記最高温度到達後、温度保持することなく、冷却される、請求項4ないし7のいずれかに記載の積層セラミック電子部品の製造方法。
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