KR102089704B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되되, 도전성 금속과 첨가제를 포함하는 제1 및 제2 내부 전극을 포함하는 세라믹 바디를 포함하며, 상기 세라믹 바디의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극 중 바디의 중앙부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량 대비 바디의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Multi-layered ceramic electronic component and method for manufacturing the same}
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 고용량화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
적층 세라믹 커패시터는 내부 전극용 도전성 페이스트와 세라믹 그린시트를 시트법이나 인쇄법 등에 의해 적층하고, 동시 소성하여 제조될 수 있다.
그러나, 유전체 층을 형성하기 위해서 세라믹 그린시트는 약 1100℃ 이상의 고온에서 소성되고, 도전성 페이스트는 보다 저온에서 소결 수축될 수 있다.
따라서, 세라믹 그린시트의 소성 중에 내부전극의 과소성이 발생할 수 있고 이로 인하여 내부전극이 뭉치거나 끊어질 수 있고, 내부전극의 연결성이 저하될 수 있다.
내부전극이 뭉치거나 끊어질 경우 신뢰성 열화의 문제가 생길 수 있으며, 내부전극의 연결성이 저하될 경우 고용량 적층 세라믹 커패시터를 구현할 수 없어 이를 개선할 수 있는 방법이 요구되고 있다.
일본특허공개공보 제 2002-164248 호
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되되, 도전성 금속과 첨가제를 포함하는 제1 및 제2 내부 전극을 포함하는 세라믹 바디를 포함하며, 상기 세라믹 바디의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극 중 세라믹 바디의 중앙부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량 대비 세라믹 바디의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 일 실시형태는 세라믹 그린시트를 마련하는 단계, 도전성 금속 및 첨가제를 포함하되, 500 ppm 이하의 함량을 갖는 황(S)을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 세라믹 바디의 길이-두께(L-T) 방향 단면에 있어서, 상기 내부전극 중 세라믹 바디의 중앙부에 배치된 내부전극 내의 첨가제의 함량 대비 세라믹 바디의 상하부에 배치된 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 실시형태에 의하면 내부전극 중 바디의 중앙부에 배치된 내부전극 내의 첨가제의 함량 대비 바디의 상하부에 배치된 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족하도록 조절함으로써, 고용량 및 고 신뢰성의 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 1의 II-II'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 유전체층 및 내부전극을 개략적으로 나타내는 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 전자부품
본 발명의 일 실시형태는 적층 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 적층 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 1의 II-II'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 유전체층(111)을 포함하는 세라믹 바디(110), 상기 세라믹 바디(110) 내부에 형성되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122) 및 상기 세라믹 바디(110)의 외표면에 형성되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, 마그네슘(Mg), 알루미늄(Al) 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극 사이에 형성된 유전체층(111)의 두께는 0.6㎛이하 일 수 있다.
상기 세라믹 바디(110) 내부에는 제1 및 제2 내부 전극(121, 122)이 형성될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디(110) 내부에 형성될 수 있다.
상기 제1 및 제2 내부 전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부 전극(121, 122)의 말단은 세라믹 바디(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극은 리드부를 갖고, 리드부를 통하여 세라믹 바디의 동일면으로 노출될 수 있다.
또는 제1 및 제2 내부 전극(121, 122)은 리드부를 갖고 리드부를 통하여 세라믹 바디의 하나 이상의 면으로 노출될 수 있다.
상기 세라믹 바디(110)의 외표면에는 제1 및 제2 외부 전극(131, 132)이 형성될 수 있고, 상기 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 바디(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 바디(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 세라믹 바디로 노출되는 제1 및 제2 내부 전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 니켈(Ni), 구리(Cu), 또는 이들 합금을 사용할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 소결시 내부전극의 수축을 억제하기 위하여 도전성 금속과 첨가제를 포함한다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 유전체층 및 내부전극을 개략적으로 나타내는 확대도이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부전극(121, 122)은 내부에 비전극 영역(N)을 포함할 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)에서 비전극 영역(N)을 제외한 부분은 전극 영역(E)으로 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 비전극 영역(N)은 제1 및 제2 내부전극의 소성 과정에서 형성될 수 있으며, 상기 비전극 영역(N)은 내부 전극을 형성하는 도전성 페이스트의 조성물에 의하여 형성될 수 있다.
이에 제한되는 것은 아니나, 비전극 영역(N)은 세라믹 첨가제를 포함할 수 있다.
도 4를 참조하면, 상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속 및 첨가제를 포함하고, 도전성 금속에 의한 전극 영역(E)과 상기 첨가제에 의해 용량 형성에 기여하지 않는 비전극 영역(N)을 포함할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 금속의 종류는 특별히 제한되지 않으며, 예를 들면 비금속(base metal)을 사용할 수 있다.
이에 제한되는 것은 아니나, 예를 들면 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co), 알루미늄(Al) 또는 이들의 합금이 있고, 이들을 하나 이상 포함할 수 있다.
또한, 상기 첨가제는 유전체층(111)을 형성하는 세라믹 분말과 동일한 것을 사용할 수 있으며, 예를 들어 티탄산바륨(BaTiO3) 분말을 사용할 수 있으나 이에 제한되는 것은 아니다.
다른 예로서, 상기 첨가제는 티탄산바륨(BaTiO3), ZrO2, Al2O3, TiN, SiN, AlN, TiC, SiC 및 WC 등일 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 제1 및 제2 내부 전극(121, 122)이 포함하는 상기 첨가제의 함량을 조절함으로써, 제1 및 제2 내부전극 내의 비전극 영역(N)을 제어하여 내부 전극의 강도를 강화시키고, 소결 수축 응력을 완화시켜 수축 시 크랙(crack) 발생을 억제할 수 있다.
좀 더 구체적으로, 상기 세라믹 바디(110)의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족한다.
종래에는 내부전극의 수축을 억제하기 위하여, 내부전극용 도전성 페이스트에 세라믹 첨가제를 첨가하거나, 도전성 금속인 니켈(Ni)의 특성을 변화시키기 위하여 도전성 금속의 표면에 황(S)을 첨가하는 방법을 사용하였다.
종래의 방법 중 내부전극의 수축을 억제하기 위하여, 내부전극용 도전성 페이스트에 세라믹 첨가제를 첨가하는 경우, 내부전극 내에 트랩된 첨가제 분율이 낮고, 바디 내에 배치된 내부전극의 위치별로 첨가제의 분율 차이가 커서, 소형 및 고용량 적층 세라믹 커패시터 구현이 어려운 문제가 있었다.
또한, 도전성 금속인 니켈(Ni)의 특성을 변화시키기 위하여 도전성 금속의 표면에 황(S)을 첨가하는 경우, 내부전극의 수축을 억제하기 위하여 과량의 황(S)이 첨가됨으로 인해 내부전극 내에 트랩된 첨가제 분율이 낮고, 트랩된 첨가제의 분포가 고르지 않아, 소형 및 고용량 적층 세라믹 커패시터 구현이 어려운 문제가 있었다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족함으로써, 전극 뭉침 및 끊김 현상을 막을 수 있고 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있다.
구체적으로, 상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족시키는 방법에 대하여 이하에서 설명하도록 한다.
상기 조건을 만족시키기 위하여, 우선 황(S)을 내부전극용 도전성 페이스트에 첨가하되, 종래와 달리 500 ppm 이하의 미량을 포함시킨다.
또한, 내부전극용 도전성 페이스트는 도전성 금속인 니켈(Ni)의 경우, 180 nm 이하의 미립 입자를 포함하며, 첨가제 역시 30 nm 이하의 미립 분말을 포함한다.
이와 같이, 내부전극용 도전성 페이스트가 종래와 달리 500 ppm 이하의 황(S)을 포함하고, 180 nm 이하의 니켈(Ni) 및 30 nm 이하의 첨가제를 포함함으로써, 내부전극의 수축을 억제함과 동시에, 소성 후에도 첨가제가 바디 내에 배치된 제1 및 제2 내부전극(121, 122) 전체에 균일하게 분포될 수 있다.
이로 인하여, 본 발명의 일 실시형태와 같이, 상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족시킬 수 있다.
일반적으로, 열처리 과정에서 첨가제끼리는 뭉침이 발생하고, 내부전극의 소성 과정에서 상기 첨가제는 스퀴즈 아웃 (Squeeze out)되어, 유전체층으로 흡수된다. 이로 인하여, 유전체층의 두께가 더 두꺼워져서 적층 세라믹 전자부품의 소형화에 문제가 생길 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극용 도전성 페이스트가 종래와 달리 500 ppm 이하의 미량의 황(S)을 포함하기 때문에, 도전성 금속인 니켈(Ni)의 수축 개시 온도가 낮아져서 첨가제가 뭉치기 전에 첨가제를 내부전극 내에 트랩시킬 수 있다.
이와 같이, 내부전극용 도전성 페이스트가 미량의 황(S)을 포함함으로써, 낮은 온도에서 첨가제를 내부 전극 내에 트랩시킬 수 있기 때문에, 첨가제가 유전체층으로 스퀴즈 아웃 (Squeeze out)될 확률이 낮아진다.
이로 인하여, 바디 내 내부전극의 위치별 온도 산포에 따른 첨가제의 입성장 차이가 발생하기 이전에 첨가제의 트랩이 이루어져 위치별 첨가제의 분포의 산포를 감소시킬 수 있다.
또한, 미립의 첨가제를 사용함으로써, 유전체층으로 스퀴즈 아웃 (Squeeze out)될 확률을 낮춤으로써, 내부전극 내 첨가제가 균일하게 분포된 적층 세라믹 전자부품을 구현할 수 있다.
상기의 조건을 만족함으로써, 고용량 및 고 신뢰성의 적층 세라믹 전자부품을 구현할 수 있다.
또한, 상기의 조건에 의해, 내부전극의 열적 안정성이 상대적으로 높아짐으로써, 소성시 유전체층의 수축이 x축, y축 방향 대비 z축으로 더 많이 일어나서 유전체층의 두께가 감소되고 이로 인하여 용량의 상승 효과를 얻을 수 있다.
상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 미만의 경우는 내부전극 페이스트 내 포함되는 황(S)의 함량이 500 ppm을 초과하게 되며, 이 경우에는 유효 용량 저하 및 소성시 크랙 발생 증가 등 신뢰성에 문제가 생길 수 있다.
상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 1.03을 초과하는 경우에는 내부전극 페이스트 내 포함되는 황(S)의 함량이 너무 작아서, 내부전극의 수축을 효과적으로 억제할 수 없으며, 이로 인하여 소성 시 내부전극과 유전체층의 미스 매칭 문제 및 크랙 발생 등 신뢰성에 문제가 생길 수 있다.
상기 제1 및 제2 내부전극(121, 122) 내에 트랩된 첨가제는 도전성 금속 대비 함량비가 1.0 % 이상을 만족할 수 있으며, 보다 바람직하게는 상기 제1 및 제2 내부전극 내에 트랩된 첨가제는 도전성 금속 대비 함량비가 1.0 % 이상 3.0 % 이하를 만족할 수 있다.
상기 제1 및 제2 내부전극 내에 트랩된 첨가제는 도전성 금속 대비 함량비가 1.0 % 이상 3.0 % 이하를 만족함으로써, 고용량 및 고 신뢰성의 적층 세라믹 전자부품을 구현할 수 있다.
상기 제1 및 제2 내부전극(121, 122) 내에 트랩된 첨가제는 도전성 금속 대비 함량비가 1.0 % 미만의 경우에는 소성시 크랙 발생 증가 등 신뢰성에 문제가 생길 수 있다.
상기 제1 및 제2 내부전극 내에 트랩된 첨가제는 도전성 금속 대비 함량비가 3.0 %를 초과하는 경우에는, 첨가제의 양이 많아 비전극 영역(N) 증가에 따른 유효 용량 저하의 문제가 있다.
다시 도 2 및 도 3을 참조하여 보면, 상기 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(120c)은 전체 제1 및 제2 내부전극(121, 122) 중 40 내지 60%를 차지할 수 있다.
상기 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(120c)은 제1 및 제2 내부전극의 적층 방향에서 중앙에 위치한 내부전극을 의미한다.
상기 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극(120a, 120b)은 최상층 및 최하층 내부전극에서부터 전체 제1 및 제2 내부전극(121, 122) 중 10% 이하를 차지할 수 있다.
상기 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극(120a, 120b)은 제1 및 제2 내부전극(121, 122)의 적층 방향에서 최외측에 배치된 내부전극을 포함하고, 제1 및 제2 내부전극 중 상부 및 하부로부터 중앙부 방향으로 전체 제1 및 제2 내부전극(121, 122) 중 10% 이하로 적층된 내부전극을 의미한다.
상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(120c) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극(120a, 120b) 내의 첨가제의 함량비가 0.63 내지 1.03을 만족하는 것은 첨가제를 포함하는 비전극 영역의 면적을 측정함으로써 얻어질 수 있다.
유전체층(111)의 두께(Td)는 0.6㎛ 이하 일 수 있다.
상기 제1 및 제2 내부 전극(121, 122)의 두께(Te)는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면, 0.7㎛이하 일 수 있다. 또는 제1 및 제2 내부 전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 제1 및 제2 내부 전극(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 두께(Te)는 상기 유전체층(111) 사이에 배치되는 제1 및 제2 내부전극의 평균 두께를 의미할 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 세라믹 바디(110)의 길이 - 두께(L-T) 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
적층 세라믹 커패시터의 제조 방법
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 세라믹 그린시트를 마련하는 단계, 도전성 금속 및 첨가제를 포함하되, 500 ppm 이하의 함량을 갖는 황(S)을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 세라믹 바디의 길이-두께(L-T) 방향 단면에 있어서, 상기 내부전극 중 세라믹 바디의 중앙부에 배치된 내부전극 내의 첨가제의 함량 대비 세라믹 바디의 상하부에 배치된 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 도전성 금속 및 첨가제를 포함하되, 500 ppm 이하의 함량을 갖는 황(S)을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계를 포함한다.
도전성 금속인 니켈(Ni)의 특성을 변화시키기 위하여 도전성 금속의 표면에 황(S)을 첨가하되, 종래와 달리 500 ppm 이하의 미량의 함량을 갖는 황(S)을 도전성 페이스트에 포함시킨다.
본 발명의 다른 실시형태에 따르면, 내부전극용 도전성 페이스트가 종래와 달리 500 ppm 이하의 미량의 황(S)을 포함하기 때문에, 도전성 금속인 니켈(Ni)의 수축 개시 온도가 낮아져서 첨가제가 뭉치기 전에 첨가제를 내부전극 내에 트랩시킬 수 있다.
이와 같이, 내부전극용 도전성 페이스트가 미량의 황(S)을 포함함으로써, 낮은 온도에서 첨가제를 내부 전극 내에 트랩시킬 수 있기 때문에, 첨가제가 유전체층으로 스퀴즈 아웃 (Squeeze out)될 확률이 낮아진다.
이로 인하여, 바디 내 내부전극의 위치별 온도 산포에 따른 첨가제의 입성장 차이가 발생하기 이전에 첨가제의 트랩이 이루어져 위치별 첨가제의 분포의 산포를 감소시킬 수 있다.
또한, 미립의 첨가제를 사용함으로써, 유전체층으로 스퀴즈 아웃 (Squeeze out)될 확률을 낮춤으로써, 내부전극 내 첨가제가 균일하게 분포된 적층 세라믹 전자부품을 구현할 수 있다.
상기의 조건을 만족함으로써, 고용량 및 고 신뢰성의 적층 세라믹 전자부품을 구현할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 방법에 있어서, 상기의 특징부 외에는 일반적인 적층 세라믹 커패시터의 제조방법을 따를 수 있으며, 여기서 구체적인 설명은 생략하도록 한다.
실험 예
하기 표 1은 도전성 페이스트 내 황(S)의 함량, 내부전극 내 트랩된 공재의 전체 평균 분율 및 적층 세라믹 커패시터의 중앙부 내부전극의 첨가제 함량 대비 상하부 내부전극의 첨가제 함량비에 따른 수축 크랙 발생 여부 및 목표 용량 구현 여부를 나타내는 데이터이다.
본 실험예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.05~0.2μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 니켈 입자와 세라믹 첨가제를 포함하되, 표 1에 나타난 비율이 되도록 황(S)을 포함한 내부전극용 도전성 페이스트를 마련하였다.
다음으로, 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 220층 내지 300층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 0603 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하여 전기적 특성을 평가하였으며 설계된 chip의 정전용량 측정결과 10% 이상 용량이 저하되는 경우 (예 4.7uF 정전용량을 target으로 4.23 uF 이하의 용량값을 가지는 경우) 목표용량 미구현으로 판정하였다.
소성 크랙은 상술한 것과 동일한 조건으로 제작된 50개의 소성된 세라믹 바디에 대해 도 2와 같이 세라믹 바디의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 광학현미경으로 관찰한 이미지에서 내부전극이 인쇄되지 않은 마진부와 내부전극이 인쇄된 용량형성부의 경계 부분 근처에서 크랙의 발생 여부를 관찰하였다.
표 1의 실험 데이터에서 내부전극과 유전체층의 두께는 1 : 1 이 되도록 제작되었다.
샘플 황 함량
(ppm)		 첨가제 트랩 분율 (%) 중앙부 내부전극의 첨가제 함량 대비 상하부 내부전극의 첨가제 함량비
(%)		 목표 용량 대비 유효 용량 (%) 소성 크랙(ea) 신뢰성 평가
1* 2000 0.1~0.9 0 ~ 30 83 10/100 ×
2* 1000 0.3~0.8 10 ~ 50 87 13/100 ×
3 500 1.0~1.2 63 ~ 78 115 2/100 ○
4 200 1.5~2.2 85 ~ 101 111 1/100 ○
5 100 1.8~3.0 90 ~103 123 1/100 ○
*: 비교예, ○: 양호, ×: 불량
상기 표 1을 참조하면, 비교 예인 샘플 1 및 2는 상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 미만의 경우로서, 내부전극 페이스트 내 포함되는 황(S)의 함량이 500 ppm을 초과하게 되며, 이 경우에는 유효 용량 저하 및 소성시 크랙 발생 증가 등 신뢰성에 문제가 생길 수 있다.
상기 제1 및 제2 내부전극(121, 122) 중 세라믹 바디(110)의 중앙부에 배치된 제1 및 제2 내부전극(121, 122) 내의 첨가제의 함량 대비 세라믹 바디(110)의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 1.03을 초과하는 경우는 본 표 1에서는 개시하지 않았으나, 내부전극 페이스트 내 포함되는 황(S)의 함량이 너무 작아서, 내부전극의 수축을 효과적으로 억제할 수 없으며, 이로 인하여 소성 시 내부전극과 유전체층의 미스 매칭 문제 및 크랙 발생 등 신뢰성에 문제가 생길 수 있다.
본 발명의 실시 예인 샘플 3 내지 5는 본 발명의 수치범위를 만족하는 경우로서, 소성 후 크랙도 발생하지 않고 목표로 하는 정전 용량을 얻을 수 있어 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 바디
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극

Claims (14)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되되, 도전성 금속과 첨가제를 포함하는 제1 및 제2 내부 전극을 포함하는 세라믹 바디를 포함하며,
    상기 세라믹 바디의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극 중 세라믹 바디의 중앙부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량 대비 세라믹 바디의 상하부에 배치된 제1 및 제2 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족하는 적층 세라믹 전자부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 내부전극 내에 트랩된 첨가제는 도전성 금속 대비 함량비가 0.5 % 이상 3.0 % 이하를 만족하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 세라믹 바디의 중앙부에 배치된 제1 및 제2 내부전극은 전체 제1 및 제2 내부전극 중 40 내지 60%를 차지하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 세라믹 바디의 상하부에 배치된 제1 및 제2 내부전극은 최상층 및 최하층 내부전극에서부터 전체 제1 및 제2 내부전극 중 10% 이하를 차지하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 두께를 Te라고 할 때, 0.1㎛≤Te≤0.5㎛를 만족하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 첨가제는 세라믹 재료를 포함하는 적층 세라믹 전자부품.
  8. 세라믹 그린시트를 마련하는 단계;
    도전성 금속 및 첨가제를 포함하되, 500 ppm 이하의 함량을 갖는 황(S)을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
    상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하며,
    상기 세라믹 바디의 길이-두께(L-T) 방향 단면에 있어서, 상기 내부전극 중 세라믹 바디의 중앙부에 배치된 내부전극 내의 첨가제의 함량 대비 세라믹 바디의 상하부에 배치된 내부전극 내의 첨가제의 함량비가 0.63 내지 1.03을 만족하는 적층 세라믹 전자부품의 제조 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 내부전극 내에 트랩된 첨가제는 도전성 금속 대비 함량비가 0.5 % 이상 3.0 % 이하를 만족하는 적층 세라믹 전자부품의 제조 방법.
  11. 제8항에 있어서,
    상기 세라믹 바디의 중앙부에 배치된 내부전극은 전체 내부전극 중 40 내지 60%를 차지하는 적층 세라믹 전자부품의 제조 방법.
  12. 제8항에 있어서,
    상기 세라믹 바디의 상하부에 배치된 내부전극은 최상층 및 최하층 내부전극에서부터 전체 내부전극 중 10% 이하를 차지하는 적층 세라믹 전자부품의 제조 방법.
  13. 제8항에 있어서,
    상기 내부전극의 두께를 Te라고 할 때, 0.1㎛≤Te≤0.5㎛를 만족하는 적층 세라믹 전자부품의 제조 방법.
  14. 제8항에 있어서,
    상기 첨가제는 세라믹 재료를 포함하는 적층 세라믹 전자부품의 제조 방법.
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