KR102319597B1 - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 제1 도금층과 제1 도금층 상에 배치된 제2 도금층을 포함하며, 상기 세라믹 바디의 제1 및 제2 방향 단면에서, 상기 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 전극층의 두께(T1)는 5 μm 이상 30 μm 이하이고, 상기 내부전극 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층의 두께(T2)는 5 μm 이상 15 μm 이하이며, 상기 세라믹 바디의 코너부에 대응하는 상기 전극층의 두께(T3)는 0.1 μm 이상 10 μm 이하인 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic componentthe}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있다.
특히, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 단위 부피당 정전 용량을 극대화 시키는 기술이 필요하다.
따라서, 내부전극의 경우 면적은 최대로 구현하면서 부피를 최소화하여 적층수 증가를 통한 고용량을 구현하여야 한다.
그러나, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 신뢰성 특히, 내습 신뢰성 확보가 큰 이슈가 되고 있다.
일본공개특허공보 2012-199597
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 제1 도금층과 제1 도금층 상에 배치된 제2 도금층을 포함하며, 상기 세라믹 바디의 제1 및 제2 방향 단면에서, 상기 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 전극층의 두께(T1)는 5 μm 이상 30 μm 이하이고, 상기 내부전극 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층의 두께(T2)는 5 μm 이상 15 μm 이하이며, 상기 세라믹 바디의 코너부에 대응하는 상기 전극층의 두께(T3)는 0.1 μm 이상 10 μm 이하인 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면 외부전극 중 도전성 금속과 글라스를 포함하는 소성 전극층의 두께를 위치별로 조절함으로써, 내습 특성을 개선할 수 있어 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 B 영역 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 B 영역 확대도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디 내부에 형성된 내부전극(121, 122), 상기 세라믹 바디(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 바디(110)는 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.
상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제4 면(S4) 또는 제3 면(S3)으로부터 일정 간격을 두고 형성된다.
상기 세라믹 바디의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 0.4 ㎛ 이하일 수 있다.
이때, 하나의 내부전극의 두께는 유전체층 사이에 배치되는 하나의 내부전극의 평균 두께를 의미할 수 있다. 이러한 내부전극의 평균 두께는 세라믹 바디의 길이 방향의 단면을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 액티브부에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
본 발명의 일 실시형태에 따르면 내부전극이 형성된 유전체층은 200층 이상 적층될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 0.4 ㎛ 이하 일 수 있다.
이때, 하나의 유전체층의 두께는 내부전극 사이에 배치되는 하나의 유전체층의 평균 두께를 의미할 수 있다. 이러한 유전체층의 평균 두께는 세라믹 바디의 길이 방향의 단면을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 액티브부에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(111)의 두께는 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 바디(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 커버부(C1) 및 하부 커버부(C2)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 두께를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있으며, 이로 인하여 상기와 같이 세라믹 바디 내부에 배치되는 상부 및 하부 커버부의 두께도 얇아지는 추세이다.
본 발명의 일 실시형태와 같이, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 두께를 가질 경우 커버부의 두께가 얇아 외부의 습기 및 도금액 침투가 용이하고 이로 인하여 내습 신뢰성 불량 가능성이 높아질 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 바디의 외측에 배치되는 전극층과 그 상부의 도금층의 위치별 두께를 조절함으로써 내습 신뢰성을 개선할 수 있다.
즉, 본 발명의 일 실시형태에서는 초소형 고용량 적층 세라믹 커패시터에 있어서, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 얇은 두께를 가질 경우 내습 신뢰성을 개선하기 위하여 외부전극이 포함하는 전극층과 도금층의 위치별 두께를 조절하는 것을 특징으로 한다.
따라서, 상부 커버부(C1) 및 하부 커버부(C2)의 두께가 각각 20 μm를 초과하는 종래의 적층 세라믹 커패시터에 있어서는 본 발명의 일 실시형태와 같이, 세라믹 바디의 길이-두께 방향 단면 및 폭-두께 방향 단면에서의 전극층 및 도금층의 위치별 두께를 조절하지 않더라도 내습 신뢰성이 크게 문제되지 않는다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제2 방향인 길이 방향 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 세라믹 바디(110)의 제1 방향인 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 전극층(131a, 132a)과 상기 전극층(131a, 132a) 상에 배치된 제1 도금층(131b, 132b) 그리고, 상기 제1 도금층 상에 배치된 제2 도금층 (131c, 132c)을 포함한다.
상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 일측 및 타측에 각각 배치된 제1 외부전극(131)과 제2 외부전극(132)을 포함한다.
상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
즉, 상기 전극층(131a, 132a)은 도전성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 전극층(131a, 132a)이 포함하는 도전성 금속은 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 도통함으로써, 전기적 특성을 구현한다.
전극층(131a, 132a)이 포함하는 글라스는 상기 도전성 금속과 함께 외부의 습기를 차단하는 실링재의 역할을 수행한다.
상기 제1 외부전극(131)은 상기 세라믹 바디(110)의 제2 방향인 길이(L) 방향의 일면에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결된 제1 전극층(131a) 및 상기 제1 전극층(131a) 상에 배치된 제1 도금층(131b)과 제1 도금층 상에 배치된 제2 도금층(131c)을 포함한다.
또한, 상기 제2 외부전극(132)은 상기 세라믹 바디(110)의 제2 방향인 길이(L) 방향의 타면에 배치되되, 상기 제2 내부전극(122)과 전기적으로 연결된 제2 전극층(132a) 및 상기 제2 전극층(132a) 상에 배치된 제1 도금층(132b)과 제1 도금층 상에 배치된 제2 도금층(132c)을 포함한다.
상기 전극층(131a, 132a)은 상기 세라믹 바디(110)의 길이(L) 방향 양 측면에 배치되며, 상기 세라믹 바디(110)의 상부면과 하부면인 제1 면(S1)과 제2 면(S2)의 일부까지 연장 배치될 수 있다.
또한, 상기 전극층(131a, 132a)의 상부에 도금층(131b, 131c, 132b, 132c)이 배치될 수 있다.
상기 전극층(131a, 132a)은 제 1 및 제 2 내부전극(121, 122)과 동일한 도전성 금속으로 형성될 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등의 단독 또는 이들의 합금일 수 있다.
상기 제1 도금층(131b, 132b)은 이에 제한되는 것은 아니나, 니켈 도금층일 수 있으며, 상기 제1 도금층(131b, 132b) 상에 배치된 제2 도금층(131c,132c)은 주석 도금층일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)는 5 μm 이상 30 μm 이하이고, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)는 5 μm 이상 15 μm 이하이며, 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)는 0.1 μm 이상 10 μm 이하를 만족한다.
상기 세라믹 바디(110)의 제1 방향은 두께 방향이고, 상기 제2 방향은 세라믹 바디(110)의 길이 방향으로서, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면은 길이-두께 방향 단면을 의미한다.
상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)는 5 μm 이상 30 μm 이하이고, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)는 5 μm 이상 15 μm 이하이며, 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)는 0.1 μm 이상 10 μm 이하를 만족하도록 조절함으로써, 적층 세라믹 전자부품의 내습 신뢰성을 향상시킬 수 있다.
즉, 적층 세라믹 전자부품의 내습 신뢰성 저하를 막기 위해서는 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)는 최소 5 μm 이상은 확보하여야 한다.
또한, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)도 최소 5 μm 이상은 확보하여야 한다.
또한, 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)는 최소 0.1 μm 이상은 확보하여야 한다.
특히, 소성 후 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 내습 신뢰성 저하가 문제될 수 있다.
따라서, 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 경우, 본 발명의 일 실시형태와 같이 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)가 5 μm 이상, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)가 5 μm 이상 및 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)가 0.1 μm 이상이 되도록 제어하여야만 내습 신뢰성 저하를 막을 수 있다.
상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)가 5 μm 미만일 경우에는 내습 신뢰성이 저하될 수 있다.
또한, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)가 5 μm 미만일 경우에도 내습 신뢰성이 저하될 수 있다.
또한, 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)가 0.1 μm 미만일 경우에 내습 신뢰성이 저하될 수 있다.
특히, 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 경우, 상기 각 영역에서의 전극층(131a, 132a)의 두께가 상기 수치 미만일 경우에 내습 신뢰성이 저하될 수 있다.
다만, 상기 박막의 의미가 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.
한편, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)가 30 μm 초과, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)가 15 μm 초과 및 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)가 10 μm 초과의 경우 내습 신뢰성은 개선될 수 있으나, 고용량 적층 세라믹 전자부품의 구현을 할 수 없다는 문제가 있다.
상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1), 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2) 및 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3) 중 어느 하나의 수치라도 본 발명의 수치범위를 벗어나는 경우에는 내습 신뢰성이 저하될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)는 15 μm 이상 30 μm 이하를 만족할 수 있다.
또한, 상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)는 5 μm 이상 15 μm 이하를 만족할 수 있다.
또한, 상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)는 1 μm 이상 9 μm 미만을 만족할 수 있다.
본 발명의 일 실시형태에서는, 상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 각 영역에서의 전극층(131a, 132a)의 두께가 상기 수치범위를 만족함으로써, 초소형 고용량 적층 세라믹 전자부품의 내습 신뢰성을 개선할 수 있다.
상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)가 15 μm 미만일 경우에는 내습 신뢰성이 저하될 수 있다.
또한, 상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)가 5 μm 미만일 경우에도 내습 신뢰성이 저하될 수 있다.
또한, 상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)가 1 μm 미만일 경우에 내습 신뢰성이 저하될 수 있다.
한편, 상기 적층 세라믹 전자부품(100) 중 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T1)가 25 μm 초과, 상기 내부전극(121, 122) 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층(131a, 132a)의 두께(T2)가 15 μm 초과 및 상기 세라믹 바디(110)의 코너부에 대응하는 상기 전극층(131a, 132a)의 두께(T3)가 9 μm 이상의 경우 내습 신뢰성은 개선될 수 있으나, 고용량 적층 세라믹 전자부품의 구현을 할 수 없다는 문제가 있다.
본 발명의 일 실시형태에서, 상기 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하는 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 및 0603 사이즈 (길이X폭 : 0.6 mm X 0.3 mm)를 의미하나, 반드시 이에 제한되는 것은 아니며 그 이하의 사이즈에도 적용될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 제1 도금층(131b, 132b)의 두께(T1b)는 3 내지 5 μm 를 만족할 수 있다.
상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 제1 도금층(131b, 132b)의 두께(T1b)가 3 μm 미만의 경우에는 도금 끊김 빈도가 증가하여 신뢰성 저하의 문제가 생길 수 있다.
상기 세라믹 바디(110)의 두께 방향 중앙부 영역에 대응하는 상기 제1 도금층(131b, 132b)의 두께(T1b)가 5 μm 를 초과하는 경우에는, 고용량 적층 세라믹 전자부품을 구현할 수 없다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
상기 세라믹 그린시트의 두께는 0.6 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 유전체층의 두께는 0.4 ㎛ 이하일 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다
상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다.
상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
상기 내부전극 패턴의 두께는 0.5 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 내부전극의 두께는 0.4 ㎛ 이하일 수 있다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다.
이 후, 칩화한 적층체를 소성하여 세라믹 바디를 제조할 수 있다.
상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.
다음으로, 세라믹 바디의 측면을 덮으며, 세라믹 바디의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.
이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.
실시예 및 비교예에 따른 적층 세라믹 커패시터는 다음과 같은 방법에 따라 마련하였다.
티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.
세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1000℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm이 되도록 하였다.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 전극층을 형성하였으며, 전극층 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다.
상기 방법에 따라 1005 사이즈의 적층 세라믹 캐패시터를 제조하였다. 1005 사이즈는 길이 및 폭이 각각 1.0㎜±0.1㎜ 및 0.5㎜±0.1㎜ 일 수 있다. 상기 적층 세라믹 커패시터에 대하여 다음과 같이 특성을 평가하였다.
하기 표 1은 비교예 및 실시예에 따라 전극층의 위치별 두께에 따른 용량 증가율, 도금 끊김 빈도, 고온/고압 신뢰성 고장 빈도 및 내습 신뢰성 고장 빈도의 측정 결과를 비교하였다.
상기 고온/고압 신뢰성 고장 빈도 및 내습 신뢰성 고장 빈도 평가는 비교예 및 실시예에 대하여 각 400개를 샘플로 정하여 각 위치별 두께에 따라 수행하였다.
상기 고온/고압 신뢰성 평가는 2 Vr, 150 ℃ 조건에서 수행하였으며, 내습 신뢰성 평가는 1 Vr, 8585 조건 (85℃, 상대습도 85%)에서 수행하였다.
T1 (㎛) T2 (㎛) T3 (㎛) 용량 증가율
(%)		 도금 끊김 빈도 고온/고압 신뢰성 고장 빈도 내습 신뢰성 고장 빈도
1* 4 5 1 +9.0 0/100 8/400 7/400
2* 10 5 1 +8.0 0/100 5/400 0/400
3 15 5 1 +7.0 0/100 0/400 0/400
4* 20 1 1 +5.0 0/100 1/400 0/400
5* 3 1 1/100 0/400 1/400
6* 5 0.1 99/100 14/400 12/400
7* 5 0.5 78/100 8/400 4/400
8 5 1 0/100 0/400 0/400
9 5 3 0/100 0/400 0/400
10 10 1 0/100 0/400 0/400
11 15 1 0/100 0/400 0/400
12 30 5 1 +2.0 0/100 0/400 0/400
13 10 1 0/100 0/400 0/400
14* 40 5 1 0.0 0/100 0/400 0/400
15* 10 1 0/100 0/400 0/400
* : 비교예
상기 표 1을 참조하면, 비교예인 샘플 1은 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 전극층의 두께(T1)가 5 μm 미만인 4 μm 인 경우로서, 용량 증가율은 높으나 고온/고압 신뢰성 및 내습 신뢰성 고장 빈도가 높아 신뢰성에 문제가 있음을 알 수 있다.
또한, 비교예인 샘플 2는 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 전극층과 제1 도금층의 두께의 합(T1)이 15 μm 미만인 10 μm 인 경우로서, 용량 증가율은 높으나 고온/고압 신뢰성 고장 빈도가 높아 신뢰성에 문제가 있음을 알 수 있다.
또한, 비교예인 샘플 14와 15는 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 전극층의 두께(T1)가 30 μm 초과인 40 μm인 경우로서, 내습 신뢰성은 문제가 없으나, 용량 증가율이 0 %로서, 고용량 적층 세라믹 전자부품을 구현할 수 없는 문제가 있다.
또한, 비교예인 샘플 4 내지 7은 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 상기 내부전극 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층의 두께(T2)와 상기 세라믹 바디의 코너부에 대응하는 상기 전극층의 두께(T3)가 본 발명의 수치범위를 벗어나는 경우로서, 도금 끊김 빈도, 고온/고압 신뢰성 고장 빈도 및 내습 신뢰성 고장 빈도에서 불량이 다수 발생하여 신뢰성에 문제가 있음을 알 수 있다.
반면, 실시예인 샘플 3 및 샘플 8 내지 13은 1005 사이즈 (길이X폭 : 1.0 mm X 0.5 mm) 이하에 있어서, 본 발명의 수치범위를 만족하는 경우로서, 내습 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극

Claims (21)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
    상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 제1 도금층과 제1 도금층 상에 배치된 제2 도금층을 포함하며,
    상기 세라믹 바디의 제1 및 제2 방향 단면에서, 상기 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 전극층의 두께(T1)는 15 μm 이상 30 μm 이하이고, 상기 내부전극 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층의 두께(T2)는 5 μm 이상 15 μm 이하이며, 상기 세라믹 바디의 코너부에 대응하는 상기 전극층의 두께(T3)는 1 μm 이상 9 μm 미만이고,
    상기 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 제1 도금층의 두께(T1b)는 3 내지 5 μm이고,
    적층 세라믹 전자부품의 사이즈가 1005(길이×폭 : 1.0mm×0.5mm) 이하인 적층 세라믹 전자부품.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 커버부의 두께는 20 ㎛ 이하를 만족하는 적층 세라믹 전자부품.
  7. 삭제
  8. 제1항에 있어서,
    상기 전극층은 도전성 금속과 글라스를 포함하는 소성 전극인 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
  11. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
    상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 제1 도금층과 제1 도금층 상에 배치된 제2 도금층을 포함하며,
    상기 세라믹 바디의 제1 및 제2 방향 단면에서, 상기 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 전극층의 두께(T1)는 15 μm 이상 30 μm 이하이고, 상기 내부전극 중 최외측 내부전극이 위치하는 영역에 대응하는 상기 전극층의 두께(T2)는 5 μm 이상 15 μm 이하이며,
    상기 세라믹 바디의 두께 방향 중앙부 영역에 대응하는 상기 제1 도금층의 두께(T1b)는 3 내지 5 μm 이고,
    적층 세라믹 전자부품의 사이즈가 1005(길이×폭 : 1.0mm×0.5mm) 이하인 적층 세라믹 전자부품.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제11항에 있어서,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 커버부의 두께는 20 ㎛ 이하를 만족하는 적층 세라믹 전자부품.
  16. 제11항에 있어서,
    상기 전극층은 도전성 금속과 글라스를 포함하는 소성 전극인 적층 세라믹 전자부품.
  17. 제11항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
  18. 제11항에 있어서,
    상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
  19. 제1항 또는 제11항에 있어서,
    상기 유전체층의 평균두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
  20. 제1항 또는 제11항에 있어서,
    상기 내부전극의 평균두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
  21. 제1항 또는 제11항에 있어서,
    상기 유전체층의 평균두께는 0.4 ㎛ 이하이고, 상기 내부전극의 평균두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
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